JP2010080816A - 半導体素子および半導体素子の製造方法 - Google Patents

半導体素子および半導体素子の製造方法 Download PDF

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Abstract

【課題】基板表面上に半導体素子構造を形成した後に、基板を裏面側から研削した場合に生じる基板の反りを防止でき、容易にダイシング処理を行うことができ、高集積でパッケージングされる半導体素子として好適な厚みの薄い半導体素子を提供する。
【解決手段】基板１表面上に形成された半導体素子構造と、前記半導体素子構造内に形成され、基板１を裏面側から研削することにより発生する前記基板１を反らせるストレスを補償する補償ストレス膜６とを備えている半導体素子とする。
【選択図】図１

Description

本発明は、半導体素子および半導体素子の製造方法に関し、特に、基板表面上に半導体素子構造を形成した後に、基板を裏面側から研削した場合に生じる基板の反りを防止できる半導体素子および半導体素子の製造方法に関する。
一般に、半導体素子を形成する場合には、基板上に種々なストレス（応力）を有する膜を積層することにより製造工程が進展する。しかし、半導体素子を形成する工程において、基板上に形成された膜のストレスなどに起因する基板の反りが大きい場合、基板を搬送する装置による搬送エラーが生じたり、露光時の寸法バラツキが大きくなったりするという問題が生じる。このような問題を解決する方法として、基板の裏面側に基板の反りを制御するための膜を形成しておき、この膜を除去するタイミングを選択したり、反りを制御するための膜の構造を最適化したりすることで、半導体素子を形成する各工程における基板の反り量をコントロールする方法がある。
また、最近、半導体素子を高集積でパッケージングするために、半導体素子の厚みを薄くすることが要求されている。この要求に対応する方法として、基板表面上に半導体素子構造を形成した後に、基板を裏面側から研削して半導体素子の厚みを薄くする方法が挙げられる。
しかしながら、基板を裏面側から研削して半導体素子の厚みを薄くした場合、研削後の基板が反ってしまって、研削後の基板を分割して複数のチップを形成するためのダイシング処理ができなくなり、パッケージングできなくなる場合があった。
ここで、基板を裏面側から研削して半導体素子の厚みを薄くした場合に生じる基板の反りについて、例を挙げて説明する。図４は、従来の半導体素子の一例を示した図であり、図４（ａ）は、基板を裏面側から研削した後の半導体素子の全体の状態を示した斜視図であり、図４（ｂ）は、図４（ａ）に示す半導体素子の一部のみを拡大して示した概略断面図である。
図４に示す半導体素子は、基板１上に、トランジスタ（図示略）、キャパシタ（図示略）、複数の配線（最上層の配線以外は図示略）などを含む半導体素子構造が形成されてなるものである。図４に示す半導体素子においては、図４（ｂ）に示すように、半導体素子構造に含まれる最上層の配線２上に、酸化膜３とパッシベーション膜４と保護膜５とが下から順に積層されている。また、図４に示す半導体素子は、基板１の表面上に半導体素子構造を形成した後に、基板１の裏面側が研削されることによって、厚みを薄くされたものである。
図４に示す半導体素子は、基板１の表面上に半導体素子構造を形成した後、基板１を裏面側から研削する方法によって製造される。ここで、図５を用いて、図４に示す半導体素子の反りについて説明する。図５（ａ）は、図４に示す半導体素子の製造工程において、基板の表面上に半導体素子構造を形成した段階の反りの状態を説明するための模式断面図であり、図５（ｂ）は、基板を研削した後の半導体素子の反りの状態を説明するための模式断面図である。
図５（ａ）に示すように、図４に示す半導体素子の製造工程において基板１の表面上に半導体素子構造を形成し終えた段階では、基板１の反りは生じていない。しかし、図５（ｂ）に示すように、基板１を研削した後の半導体素子は、基板１を裏面側から研削することにより発生した基板１を反らせるストレスにより、基板１の表面側が収縮したため、図４（ａ）に示すように、基板１の表面側を上として凹形状に大きく反っている。
特に、半導体素子を構成する基板１のストレスが大きい場合や、基板１を裏面側から研削することにより、基板１の反りを制御していた大きなストレスを有する膜を、基板１の一部とともに基板１の裏面から除去した場合には、基板１を裏面側から研削することにより発生する基板１を反らせるストレスが大きくなりやすく、基板１の研削後に反りが発生しやすい。
本発明はこのような事情に鑑みてなされたものであって、基板表面上に半導体素子構造を形成した後に、基板を裏面側から研削した場合に生じる基板の反りを防止でき、容易にダイシング処理を行うことができ、高集積でパッケージングされる半導体素子として好適な厚みの薄い半導体素子を提供することを目的とする。
また、本発明は、基板表面上に半導体素子構造を形成した後に、基板を裏面側から研削して半導体素子の厚みを薄くしても、基板の反りが生じにくく、容易にダイシング処理を行うことができる厚みの薄い半導体素子を容易に製造できる半導体素子の製造方法を提供することを目的とする。
本発明者は、上記問題を解決するために鋭意検討を重ね、本発明を完成した。
本発明の半導体素子は、基板表面上に形成された半導体素子構造と、前記半導体素子構造内に形成され、前記基板を裏面側から研削することにより発生する前記基板を反らせるストレスを補償する補償ストレス膜とを備えていることを特徴とする。
上記の半導体素子は、前記補償ストレス膜のストレスが、−２００ＭＰａ〜−３５０ＭＰａの範囲であるものとすることができる。
また、上記の半導体素子は、前記補償ストレス膜が、１．０μｍ〜２．０μｍの厚みを有するものとすることができる。
また、上記の半導体素子においては、前記補償ストレス膜が、酸化膜を含むものとすることができる。
また、上記の半導体素子においては、前記半導体素子構造が、複数の配線を含むものであり、前記複数の配線のうち最上層の配線上に、パッシベーション膜と、前記パッシベーション膜上に設けられた保護膜とが配置され、前記補償ストレス膜が、前記最上層の配線と前記パッシベーション膜との間、または前記パッシベーション膜と前記保護膜との間に配置されているものとすることができる。
本発明の半導体素子の製造方法は、基板表面上に半導体素子構造を形成する工程と、前記基板を裏面側から研削する工程とを備え、前記半導体素子構造を形成する工程が、前記基板を前記裏面側から研削することにより発生する前記基板を反らせるストレスを補償する補償ストレス膜を形成する工程を含むことを特徴とする。
上記の半導体素子の製造方法は、ストレスが−２００ＭＰａ〜−３５０ＭＰａの範囲となるように前記補償ストレス膜を形成することを特徴とする方法とすることができる。
また、上記の半導体素子の製造方法は、前記補償ストレス膜を、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する方法とすることができる。
本発明の半導体素子は、前記半導体素子構造内に形成され、前記基板を裏面側から研削することにより発生する前記基板を反らせるストレスを補償する補償ストレス膜を備えているので、基板を裏面側から研削することにより発生した基板を反らせるストレスが、補償ストレス膜の応力よって相殺されるものとなり、基板を裏面側から研削した場合に生じる基板の反りを防止できる。したがって、本発明の半導体素子は、容易にダイシング処理を行うことができ、高集積でパッケージングされる厚みの薄い好適な半導体素子となる。
また、本発明の半導体素子の製造方法は、半導体素子構造を形成する工程が、基板を裏面側から研削することにより発生する基板を反らせるストレスを補償する補償ストレス膜を形成する工程を含む方法であるので、基板を裏面側から研削することにより発生する基板を反らせるストレスを、補償ストレス膜の応力よって相殺することができる。よって、本発明の半導体素子の製造方法によれば、基板表面上に半導体素子構造を形成した後に、基板を裏面側から研削して半導体素子の厚みを薄くした場合に発生する基板の反りが生じにくく、容易にダイシング処理を行うことができる厚みの薄い半導体素子を容易に製造できる。
本発明の実施形態について、図面を参照して説明する。
図１は、本発明の半導体素子の一例を示した図であり、図１（ａ）は、基板を裏面側から研削した後の半導体素子の全体の状態を示した斜視図であり、図１（ｂ）は、図１（ａ）に示す半導体素子の一部のみを拡大して示した概略断面図である。
図１に示す半導体素子は、基板１の表面上に、トランジスタ（図示略）、キャパシタ（図示略）、複数の配線（最上層の配線以外は図示略）など半導体素子としての必要な部材を含む半導体素子構造が形成されているものである。また、図１に示す半導体素子を構成する半導体素子構造内には、図１（ｂ）に示すように、補償ストレス膜６が形成されている。
図１に示す半導体素子は、基板１の表面上に半導体素子構造を形成した後に、基板１の裏面側を研削することによって、厚みを薄くされたものである。また、図１に示す半導体素子は、図１（ｂ）に示す補償ストレス膜６が設けられていない場合には、基板１を裏面側から研削することにより発生した基板１を反らせるストレス（引張応力）により、基板１の表面側が収縮して、基板１の表面側を上として凹形状に大きく反るものである。
本実施形態においては、図１（ｂ）に示すように、半導体素子構造に含まれる複数の配線のうち最上層の配線２上に、酸化膜３と補償ストレス膜６とパッシベーション膜４と保護膜５とが下から順に積層されており、補償ストレス膜６が、最上層の配線２とパッシベーション膜４との間に配置されている。なお、補償ストレス膜６は、半導体素子構造内に形成されていればよく、補償ストレス膜６の配置は、最上層の配線２とパッシベーション膜４との間に限定されるものではなく、例えば、パッシベーション膜４と保護膜５との間に配置されていてもよい。
補償ストレス膜６は、基板１を裏面側から研削することにより発生する基板１を反らせるストレス（引張応力）を補償するものである。補償ストレス膜６のストレスは、基板１を裏面側から研削することにより発生する基板１を反らせるストレスに対応するように決定されるものであり、基板１の材質や厚み、半導体素子構造を構成する各部材の材質や厚みなどに応じて適宜変更される。本実施形態においては、補償ストレス膜６のストレスは、−２００ＭＰａ〜−３５０ＭＰａの範囲であることが好ましい。なお、本発明において、マイナス（−）のストレス（応力）とは、圧縮応力を意味している。
また、補償ストレス膜６は、１．０μｍ〜２．０μｍの厚みを有するものであることが好ましい。補償ストレス膜６の厚みが上記範囲未満である場合、補償ストレス膜６による基板１を反らせるストレスを相殺する効果が十分に得られなくなる恐れがある。また、補償ストレス膜６の厚みが上記範囲を超える場合、半導体素子全体の厚みが厚くなり、高集積でパッケージングされる半導体素子として好適な厚みの薄い半導体素子になりにくくなる恐れがある。
また、補償ストレス膜６は、１層からなるものであってもよいが、２層以上積層されてなる多層構造であってもよい。本実施形態においては、補償ストレス膜６は、１層からなるものとされているが、酸化膜３および/またはパッシベーション膜４が補償ストレス膜６して機能するものとされている場合には、多層構造の補償ストレス膜を有するものとみなすことができる。補償ストレス膜６が、多層構造を有するものである場合、補償ストレス膜６が１層からなるものである場合と比較して、補償ストレス膜６を設けることによるストレスが分散されるので、補償ストレス膜６を設けることによるストレスが最上層の配線２に与える影響を小さくすることができるし、補償ストレス膜６のストレス量を、基板１を裏面側から研削することにより発生する基板１を反らせるストレスに対応する量となるように高精度で制御できるため、基板１を裏面側から研削した場合に生じる基板１の反りをより効果的に防止できる。
また、補償ストレス膜６は、酸化膜を含むものであることが好ましく、具体的には、ＴＥＯＳ（テトラエトキシシラン）酸化膜、ＳｉＨ４酸化膜、ＨＤＰ（高密度プラズマ）酸化膜、ＳｉＯ２膜から選ばれる１種または２種以上の酸化膜を含むものであることが好ましい。また、補償ストレス膜６は、プラズマＣＶＤ法によって形成された膜であることが好ましく、特に、プラズマＣＶＤ法によって形成されたＴＥＯＳ酸化膜、ＳｉＨ４酸化膜、ＨＤＰ酸化膜、ＳｉＯ２膜から選ばれる１種または２種以上の酸化膜を含むものであることが好ましい。
酸化膜３としては、特に限定されないが、例えば、ＳｉＯ２膜などからなるものとすることができ、プラズマＣＶＤ法によって形成された膜であることが好ましい。
また、酸化膜３の厚みは、８０ｎｍ以下であることが好ましく、５０ｎｍ以下であることがより好ましい。
また、酸化膜３は、補償ストレス膜６と同様に、基板１を裏面側から研削することにより発生する基板１を反らせるストレス（例えば引張応力）を補償するストレス（例えば圧縮応力）を有するものとすることができる。この場合、酸化膜３を補償ストレス膜６とともに補償ストレス膜を構成する膜として機能させることができ、好ましい。本実施形態においては、酸化膜３のストレスをマイナス（−）にすることで、酸化膜３を補償ストレス膜として機能させることができ、酸化膜３のストレスを−１００ＭＰａ程度とすることが好ましい。
パッシベーション膜４としては、特に限定されないが、ＳｉＯＮ膜やＳｉＮ膜などからなるものとすることができ、プラズマＣＶＤ法によって形成された膜であることが好ましい。パッシベーション膜４が、プラズマＣＶＤ法によって形成されたＳｉＯＮ膜および／またはプラズマＣＶＤ法によって形成されたＳｉＮ膜を含むものである場合、補償ストレス膜６と同様に、基板１を裏面側から研削することにより発生する基板１を反らせるストレス（例えば引張応力）を補償するストレス（例えば圧縮応力）を有するものとすることができる。この場合、パッシベーション膜４を補償ストレス膜６とともに補償ストレス膜を構成する膜として機能させることができ、好ましい。本実施形態においては、パッシベーション膜４のストレスをマイナス（−）にすることで、酸化膜３を補償ストレス膜として機能させることができる。
基板１としては、特に限定されないが、例えば、シリコン基板を用いることができる。
配線２としては、特に限定されないが、Ａｌを含むものであることが好ましい。
保護膜５としては、特に限定されないが、例えば、厚み４〜９μｍのポリイミド膜などを用いることができる。
図１に示す半導体素子を製造するには、まず、基板１の表面上に、トランジスタ（図示略）、キャパシタ（図示略）、複数の配線（最上層の配線以外は図示略）など半導体素子としての必要な部材と、補償ストレス膜６とを含む半導体素子構造を形成する。より詳細には、図３（ａ）に示すように、半導体素子構造に含まれる複数の配線のうち最上層の配線２までの各部材を形成した後、最上層の配線２上に、図３（ｂ）に示すように、酸化膜３と補償ストレス膜６とを下から順に形成し、図１（ｂ）に示すように、補償ストレス膜６上に、パッシベーション膜４と保護膜５とを下から順に形成する。
酸化膜３、補償ストレス膜６、パッシベーション膜４は、プラズマＣＶＤ法によって形成することが好ましい。酸化膜３、補償ストレス膜６、パッシベーション膜４をプラズマＣＶＤ法によって形成する場合、プラズマＣＶＤ法における高周波バイアス条件と低周波バイアス条件とを調整することによって、これらの膜のストレス量を任意にコントロールすることができる。本実施形態においては、プラズマＣＶＤ法によって、酸化膜３およびパッシベーション膜４がマイナスのストレスとなるように形成するとともに、補償ストレス膜６のストレスが−２００ＭＰａ〜−３５０ＭＰａの範囲となるように形成することが好ましい。
また、保護膜５は、ポリイミドを塗布する方法などにより形成される。
このようにして基板１の表面上に半導体素子構造を形成した後、基板１を裏面側から研削して半導体素子の厚みを薄くすることにより、図１に示す半導体素子が得られる。このようにして得られた図１に示す半導体素子は、ダイシング処理されて、高集積でパッケージングされる。
ここで、図２を用いて、図１に示す半導体素子の反りについて説明する。図２（ａ）は、図１に示す半導体素子の製造工程において、基板の表面上に半導体素子構造を形成した段階の反りの状態を説明するための模式断面図であり、図２（ｂ）は、基板を研削した後の半導体素子の反りの状態を説明するための模式断面図である。
ここで、図１に示す半導体素子の製造工程では、基板１の表面上に半導体素子構造を形成し終えた段階では、図２（ａ）に示すように、基板１の表面側を上として凸形状に反っている。図１に示す半導体素子は、補償ストレス膜６が設けられていない場合には、基板１を裏面側から研削することにより基板１の表面側を上として凹形状に反るものであるため、基板１を裏面側から研削する前の段階では、補償ストレス膜６のストレス（例えば圧縮応力）によって逆向きの反りが生じるようにされている。
そして、基板１を研削した後の半導体素子では、基板１を裏面側から研削することにより発生した基板１を反らせるストレス（例えば引張応力）により、基板１の表面側が収縮して補償ストレス膜６のストレス（例えば圧縮応力）が相殺され、図１（ａ）および図２（ｂ）に示すように、基板１の表面側を上として凹形状に容易にダイシング処理できる程度にわずかに反っている。
本実施形態の半導体素子は、基板１の表面上に形成された半導体素子構造と、半導体素子構造内に形成され、基板１を裏面側から研削することにより発生する基板１を反らせるストレスを補償する補償ストレス膜６とを備えているので、基板１を裏面側から研削することにより発生した基板１を反らせるストレス（例えば引張応力）が、補償ストレス膜６のストレス（例えば圧縮応力）によって相殺される。したがって、本実施形態によれば、基板１を裏面側から研削した場合に生じる基板の反りを防止でき、容易にダイシング処理を行うことができ、高集積でパッケージングできる半導体素子を実現できる。
また、本実施形態の半導体素子において、補償ストレス膜６を１．０μｍ〜２．０μｍの厚みを有するものとした場合には、補償ストレス膜６による基板１を反らせるストレスを相殺する効果が十分に得られ、なおかつ、高集積でパッケージングされる半導体素子として好適な厚みの薄い半導体素子となる。
また、本実施形態の半導体素子においては、半導体素子構造が、複数の配線を含むものであり、複数の配線のうち最上層の配線２上に、パッシベーション膜４と、パッシベーション膜４上に設けられた保護膜５とが配置され、補償ストレス膜６が、最上層の配線２とパッシベーション膜４との間に配置されているので、補償ストレス膜６によって半導体素子に付与されるストレスが、補償ストレス膜６を形成する工程までに行われるトランジスタやキャパシタを形成するための各工程に支障をきたす恐れがなく、好ましい。
また、本実施形態の半導体素子の製造方法は、基板１の表面上に半導体素子構造を形成する工程と、基板１を裏面側から研削する工程とを備え、半導体素子構造を形成する工程が、基板１を裏面側から研削することにより発生する基板を反らせるストレスを補償する補償ストレス膜６を形成する工程を含む方法であるので、基板１を裏面側から研削することにより発生する基板を反らせるストレスを、補償ストレス膜６の応力よって相殺することができる。したがって、本実施形態の製造方法によれば、基板１表面上に半導体素子構造を形成した後に、基板１を裏面側から研削して半導体素子の厚みを薄くした場合に発生する基板１の反りが生じにくく、容易にダイシング処理を行うことができる厚みの薄い半導体素子を容易に製造できる。
なお、本実施形態においては、補償ストレス膜６が設けられていない場合に基板１の表面側を上として凹形状に反るものを例に挙げて説明したが、本発明は、補償ストレス膜６が設けられていない場合に基板の表面側を上として凸形状に反るものにおいても、補償ストレス膜のストレスを適宜変更することにより適用できる。
以下、実施例および比較例を示し、本発明を具体的に説明する。
「実施例１」
本発明の実施例である図１に示す半導体素子を、以下に示す製造方法により得た。
まず、直径３００ｍｍ、厚さ７５０μｍのシリコン基板からなる基板１を用意し、基板１の表面上に、トランジスタ、キャパシタ、複数の配線など半導体素子としての必要な部材と補償ストレス膜６とを含む半導体素子構造を形成した。
なお、半導体素子構造に含まれる複数の配線のうち最上層の配線２として、厚さ１．１μｍのＡｌ配線を形成し、最上層の配線２上に、酸化膜３として、低周波バイアスのパワーなどの成膜条件を調整したプラズマＣＶＤ法により、厚さ８０ｎｍ、ストレスが−１００ＭＰａの補償ストレス膜として機能するＳｉＯ２膜を成膜した。また、酸化膜３上に、補償ストレス膜６として、高周波バイアスを２５０Ｗとし、低周波バイアスを８７０ＷとしたプラズマＣＶＤ法により、厚さ１．５μｍ、ストレスが−２５０ＭＰａのＴＥＯＳ酸化膜を成膜し、補償ストレス膜６上にパッシベーション膜４として、プラズマＣＶＤ法により、厚さ５００ｎｍのＳｉＮ膜を成膜した。その後、パッシベーション膜４上にポリイミドを塗布することにより保護膜５を形成した。
ここで、基板１の表面上に半導体素子構造を形成し終えた段階の実施例１の半導体素子の反りを調べた。その結果、実施例１の半導体素子の反りは、基板１の表面側を上として凸形状に２００μｍであった。
続いて、表面上に半導体素子構造の形成された基板１を、基板１の厚さが５０μｍになるまで裏面側から研削して半導体素子の厚みを薄くした。
そして、基板１を研削した後に得られた実施例１の半導体素子の反り（図２（ｂ）において符号ｈ１で示される寸法）を調べた。その結果、実施例１の半導体素子の反りは、基板１の表面側を上として凹形状に１ｃｍ程度であった。また、実施例１の半導体素子は、容易にダイシング処理を行うことができた。
「比較例１」
図４に示す従来の半導体素子を、以下に示す製造方法により得た。
すなわち、補償ストレス膜６を設けないこと以外は実施例１と同様にして比較例１の半導体素子を得た。
なお、比較例１では、基板１の表面上に半導体素子構造を形成し終えた段階の半導体素子に反りはなかった。
しかし、基板１を研削した後に得られた比較例１の半導体素子では、基板１の表面側を上として凹形状に４ｃｍ〜５ｃｍの反り（図５（ｂ）において符号ｈ２で示される寸法）が生じていた。そして、比較例１の半導体素子では、反りが大きいためにダイシング処理を行うことができなかった。
図１は、本発明の半導体素子の一例を示した図であり、図１（ａ）は、基板を裏面側から研削した後の半導体素子の全体の状態を示した斜視図であり、図１（ｂ）は、図１（ａ）に示す半導体素子の一部のみを拡大して示した概略断面図である。 図２（ａ）は、図１に示す半導体素子の製造工程において、基板の表面上に半導体素子構造を形成した段階の反りの状態を説明するための模式断面図であり、図２（ｂ）は、基板を研削した後の半導体素子の反りの状態を説明するための模式断面図である。 図３は、図１に示す半導体素子の製造工程を説明するための工程図である。 図４は、従来の半導体素子の一例を示した図であり、図４（ａ）は、基板を裏面側から研削した後の半導体素子の全体の状態を示した斜視図であり、図４（ｂ）は、図４（ａ）に示す半導体素子の一部のみを拡大して示した概略断面図である。 図５（ａ）は、図４に示す半導体素子の製造工程において、基板の表面上に半導体素子構造を形成した段階の反りの状態を説明するための模式断面図であり、図５（ｂ）は、基板を研削した後の半導体素子の反りの状態を説明するための模式断面図である。
符号の説明
１ 基板
２ 最上層の配線
３ 酸化膜
４ パッシベーション膜
５ 保護膜
６ 補償ストレス膜

Claims (8)

  1. 基板表面上に形成された半導体素子構造と、
    前記半導体素子構造内に形成され、前記基板を裏面側から研削することにより発生する前記基板を反らせるストレスを補償する補償ストレス膜とを備えていることを特徴とする半導体素子。
  2. 前記補償ストレス膜のストレスが、−２００ＭＰａ〜−３５０ＭＰａの範囲であることを特徴とする請求項１に記載の半導体素子。
  3. 前記補償ストレス膜が、１．０μｍ〜２．０μｍの厚みを有するものであることを特徴とする請求項１または請求項２に記載の半導体素子。
  4. 前記補償ストレス膜が、酸化膜を含むものであることを特徴とする請求項１〜請求項３のいずれかに記載の半導体素子。
  5. 前記半導体素子構造が、複数の配線を含むものであり、前記複数の配線のうち最上層の配線上に、パッシベーション膜と、前記パッシベーション膜上に設けられた保護膜とが配置され、
    前記補償ストレス膜が、前記最上層の配線と前記パッシベーション膜との間、または前記パッシベーション膜と前記保護膜との間に配置されていることを特徴とする請求項１〜請求項４のいずれかに記載の半導体素子。
  6. 基板表面上に半導体素子構造を形成する工程と、
    前記基板を裏面側から研削する工程とを備え、
    前記半導体素子構造を形成する工程が、前記基板を前記裏面側から研削することにより発生する前記基板を反らせるストレスを補償する補償ストレス膜を形成する工程を含むことを特徴とする半導体素子の製造方法。
  7. ストレスが−２００ＭＰａ〜−３５０ＭＰａの範囲となるように前記補償ストレス膜を形成することを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記補償ストレス膜を、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することを特徴とする請求項６または請求項７に記載の半導体素子の製造方法。
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