JP4381416B2 - 不規則面を通しての注入方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 230000001788 irregular Effects 0.000 title claims description 45
- 238000002347 injection Methods 0.000 title claims description 24
- 239000007924 injection Substances 0.000 title claims description 24
- 238000002513 implantation Methods 0.000 claims abstract description 51
- 239000010410 layer Substances 0.000 claims description 106
- 239000000463 material Substances 0.000 claims description 36
- 239000011247 coating layer Substances 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 20
- 239000011248 coating agent Substances 0.000 claims description 12
- 238000000576 coating method Methods 0.000 claims description 12
- 229910003460 diamond Inorganic materials 0.000 claims description 6
- 239000010432 diamond Substances 0.000 claims description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 5
- 239000001257 hydrogen Substances 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- 238000004381 surface treatment Methods 0.000 claims description 3
- -1 Si 3 N 4 Inorganic materials 0.000 claims description 2
- 239000001307 helium Substances 0.000 claims description 2
- 229910052734 helium Inorganic materials 0.000 claims description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 235000012431 wafers Nutrition 0.000 description 22
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 15
- 229910052799 carbon Inorganic materials 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 238000004088 simulation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000013077 target material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/263—Bombardment with radiation with high-energy radiation
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- Physics & Mathematics (AREA)
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- High Energy & Nuclear Physics (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
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- Mechanical Treatment Of Semiconductor (AREA)
- Polishing Bodies And Polishing Tools (AREA)
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Description
本発明は、特にエレクトロニクス、マイクロエレクトロニクス及びオプトエレクトロニクス用途向けの半導体材料製ウエハの処理方法に関する。
より正確には、本発明は不規則面を有する少なくとも１つの層を備えたウエハに前記不規則面を通して原子種を注入する方法に関する。
半導体材料製のウエハに様々な作用を得る目的で原子種の注入を行うことは公知である。
例えば、原子種の注入によってウエハ内の或る厚さ位置に脆弱ゾーンを形成することが必要とされる場合がある。
例えばスマートカット（Smartcut：登録商標）法では、脆弱ゾーンの形成に係る原子種の注入を採用している。
スマートカット法の一般的な説明は下記非特許文献１に記述されている。
ジャン・ピエール・コリン(Jean-Pierre Colinge)著「シリコン・オン・インシュレータ技術：VLSI材料(Silicon-On-Insulator Technology: Material to VLSI)」第２版、クルーワー研究出版(Kluwer Academic Publishers)、第50〜51頁
ジャン・ピエール・コリン(Jean-Pierre Colinge)著「シリコン・オン・インシュレータ技術：VLSI材料(Silicon-On-Insulator Technology: Material to VLSI)」第２版、クルーワー研究出版(Kluwer Academic Publishers)、第50〜51頁
ウエハ内の或る厚さ位置に脆弱ゾーンを形成することを目的とする場合（例えばスマートカット法の場合）、一般的には脆弱ゾーンにとってはほぼ同一面内に拡がるようにして凹凸の無い規則的な面とすることが望ましい。
更に一般的には、多くの用途における注入においても、注入原子種がウエハ表面の平均レベル下の同一注入深さ位置でウエハ内に凹凸無く規則的に分布するように注入を実行する必要がある。
しかしながら、不規則面を通して注入を行うと注入原子種の注入深さが不均一に乱れることが避けられない。
この影響を図１に模式的に示す。
図１は、不規則面１２０を有する材料層１２を通過させ、次いで材料層１２の下に位置する基板１１の表層部を通過させてウエハ１０内へ原子種を注入した場合を示している。
ここで「不規則面」という語は、本明細書全体を通して、数オングストロームのオーダーの値よりも大きなｒｍｓ（二乗平均平方根）粗さ及び平坦度を有する表面を意味する。
対照的に、本明細書全体を通してｒｍｓ（二乗平均平方根）粗さが数オングストロームのオーダーの値よりも小さい場合は表面が凹凸の僅かな規則面であることを意味する。
表面１２０の性状が不規則であるので、注入深さ（破線１３で図示）も不規則であることが判る。
これが欠点を構成している。
本発明の目的は、この欠点を解消することである。
本発明においては、この目的を達成するため、凹凸不規則面を有する少なくとも１つの層を備えたウエハ内に前記不規則面を通して原子種を注入することにより脆弱ゾーンとなる注入原子種の最大濃度ゾーンをウエハ内に形成するに際し、原子種の注入に先立って注入深さの均一性を向上させるために前記不規則面を被覆層で被覆する被覆工程を行うことを特徴とする注入方法を提案するものである。
本発明のその他の目的と特徴及び利点を明らかにするため、添付図面を参照しつつ本発明の好適な実施形態を説明すれば以下の通りである。
図２は、基板層２１うえに凹凸不規則面２２０を有する層２２を備えたウエハ２０の模式的な断面構造を示している。
この図２では、被覆層２５によって不規則面２２０が被覆されている。
不規則面を有する層２２を構成する材料は、例えばCVDダイアモンド、Si3N4、AlN、又は多結晶シリコンなどの多結晶材料であればよい。
これらの材料は表面が粗く、例えばＳＯＩ（シリコン・オン・インシュレータ）タイプのウエハに対して例えばウエハの熱伝導性を向上させる目的で適用される。
従って、このようなウエハにおける絶縁層は、SiO2（熱伝導性に劣る）ではなく、ダイアモンド又はSi3N4のような熱伝導性の高い一種以上の材料で形成することが望ましい。
これらの高熱伝導性材料の層は、一般にはエピタキシーによって得ることができるが、それによって得られるエピタキシャル層の表面は凹凸不規則面である。
また、この層２２を形成する高熱伝導性材料は、典型的には硬度の高い材料（例えばダイアモンド）か、或いは不均質（例えば多結晶材料）であることから均一に研磨しにくい材料であり、従って研磨は困難であり、或いは一般的に平坦化は困難である。
更に、層２２を形成するこれらの材料は高価な材料であることが多く、このため材料の損失をできるだけ最小限に抑える必要がある。
層２２は基板層２１の平坦な表面に堆積層を形成することによって得ることもできる。
このような堆積層の形成は、例えばＣＶＤ（化学気相成長法）技術を用いて行われる。
この場合、係る堆積層で形成された層２２は一方の表面２２０が依然として凹凸不規則面であり、基板２１との界面となる他方の面２２１だけが平坦面である。
即ち、堆積層からなる層２２を支持する基板層２１の表面自体は確かに平坦面であるからである。
図２に示す本発明の実施形態による方法では、ウエハ２０は多層ウエハであり、複数の層（この場合は層２２と基板層２１）からなっている。
ここで、本発明による方法は、不規則面を有する単一層ウエハの内部だけでなく、不規則面を有すると共に多層ウエハの表面上又は内部に積層された層内に対しても原子種の均一な注入を行うために実施することができる点に留意すべきである。
従って図２に示した本発明の実施形態による方法に戻ると、ウエハ２０は層２２の下に基板と称する層２１を含んでいる。
本発明による係る実施形態では、不規則面を有する層２２を通して基板層２１内の或る厚さ位置に注入原子種の最大濃度に対応するゾーン２３が形成されるように注入を行う。
注入の前に被覆層がウエハ２０に形成されている。
この被覆層２５は、被覆層材料の堆積層によって形成されている。
ここで、被覆層２５の表面２５０は平坦面である。
これは、特に表面２５０に表面処理を施すことによって達成可能である。
この表面処理は、例えば研磨作業を含む平坦化処理で可能である。
図２において、ゾーン２３は図１に示すゾーン１３よりもはるかに凹凸の少ない規則面であることが判る。
注入工程前に層２２の不規則面が平坦な表面を有する層で被覆されているということは、この原子種の注入を実質的に改善された均一性の注入深さで実行できることを意味する。
従って、注入原子種が最大濃度のゾーン２３に対応した脆弱ゾーンを形成するという状況においては、不規則面を有する層２２を通して原子種の注入を行っても、この注入よって凹凸の僅かな規則面に拡がる脆弱ゾーン２３を形成することが可能である。これは、本発明をスマートカット法の実行のために実施する場合に特に有効な利点となる。
上記のように本発明はスマートカット法の一部の工程として実行可能である。この場合、原子種の注入後に続いて以下の３つの主要な工程が実行される。
・表面２５０に支持基板をボンディングする工程
・ゾーン２３で基板２１を分離する工程
・付加的に分離によってゾーン２３に形成された面を表面処理する工程
・表面２５０に支持基板をボンディングする工程
・ゾーン２３で基板２１を分離する工程
・付加的に分離によってゾーン２３に形成された面を表面処理する工程
この場合、ボンディングの前に表面２５０と支持基板との間に薄い絶縁層を介装することが可能であることにも留意されたい。
この絶縁層の介装は、例えばSiO2被膜などの電気絶縁被膜を表面２５０上に形成することによって達成可能である。
この場合、被覆層２５とその上に形成された付加的な絶縁被膜との積層全体を被覆層とみなすことができる。
上述の絶縁被膜は、原子種の注入前に表面２２０上に既に存在している被覆層の上に形成して被覆層２５の一部を構成するようにしてもよい（この点に関しては図３に示した各例を参照）。
一般的に、被覆層２５は異種材料の複数層で構成されていてもよい。この実施形態については後述する。
本発明をスマートカット法に適用する場合、基板層２１は単結晶シリコン製とすることができる。これは、本発明の他の適用例についても当てはまることである。
原子種の注入は、水素及び／又はヘリウムを用いて実施することが可能である。これは、本発明を特にスマートカット法に適用する場合に当てはまることである。
図３に、局所注入深さに与える被覆層の厚さの影響と被覆層の平坦化の効果を示す。
この図は、４つの局所的注入条件について、被覆層２５と不規則面を有する層２２とを通して基板層２１内へ注入した場合の注入深さを表している（これらの層２１、２２、２５は図２に示した各層に対応する）。
これらの結果は、本発明者らが行ったシミュレーションによるものである。
これらのシミュレーション結果において、
・層２１は単結晶シリコンの特性を有している。
・層２２は炭素（ダイアモンドに対応する）の特性を有し、不規則面を有する層に対応している。
・層２５は次の２つの層からなっている。
・炭素層２２の不規則面（この層の不規則性は図３の各シミュレーションにおける種々の炭素層厚みに対応している）上に形成されたシリコン層
・上記シリコン層を被覆しているSiO2層
・層２１は単結晶シリコンの特性を有している。
・層２２は炭素（ダイアモンドに対応する）の特性を有し、不規則面を有する層に対応している。
・層２５は次の２つの層からなっている。
・炭素層２２の不規則面（この層の不規則性は図３の各シミュレーションにおける種々の炭素層厚みに対応している）上に形成されたシリコン層
・上記シリコン層を被覆しているSiO2層
図３に示した４つのシミュレーション結果は下記の４種の水素注入条件に対応している。
例１は、厚さ2000Å(200nm)の炭素層を2000Å(200nm)のシリコン層と1000Å(100nm)のSiO2層で被覆した例である。この場合、シリコン基板層２１内の注入深さは1170Å(117nm)である。
例２は、厚さ1000Å(100nm)の炭素層を2000Å(200nm)のシリコン層と1000Å(100nm)のSiO2層で被覆した例である。この場合、シリコン基板層２１内の注入深さは2793Å(279.3nm)である。
例３は、厚さ2000Å(200nm)の炭素層を1000Å(100nm)のシリコン層と1000Å(100nm)のSiO2層で被覆した例である。この場合、シリコン基板層２１内の注入深さは2383Å(238.3nm)である。
例４は、厚さ1000Å(100nm)の炭素層を1000Å(100nm)のシリコン層と1000Å(100nm)のSiO2層で被覆した例である。この場合、シリコン基板層２１内の注入深さは3865Å(386.5nm)である。
これら４つの例における注入条件（照射量、照射エネルギー、その他）は、いずれも同一である。
これらの結果は、次のような幾つかの影響を示している。
第１に、先ず不規則面に注目すると、不規則性を有する炭素層２２の表面を通して且つ被覆層を通して注入が行われた場合、注入条件がこの表面上の各点で同一であれば、炭素層２２の不規則性は注入深さに対して単に再現されるだけでなく増幅される。これは次のような比較から明らかである。即ち、
・例１と例２を比較すると、炭素層の厚さの差が1000Å(100nm)で注入深さに1623Å(162.3nm)の差が生じている。
・例３と例４を比較すると、炭素層の厚さの差が1000Å(100nm)で注入深さに1482Å(148.2nm)の差が生じている。
・例１と例２を比較すると、炭素層の厚さの差が1000Å(100nm)で注入深さに1623Å(162.3nm)の差が生じている。
・例３と例４を比較すると、炭素層の厚さの差が1000Å(100nm)で注入深さに1482Å(148.2nm)の差が生じている。
第２に、被覆層２５で炭素層２２の不規則面を平坦化することによって注入深さの差は実質的に極めて低減される。これは次のような比較から明らかである。即ち、
・例２と例３を比較すると、炭素層２２の厚さの差が1000Å(100nm)であるのに注入深さの差は僅か410Å(41nm)である。この例２と例３の比較は、被覆層２５の一部を構成しているシリコン層が、このシリコン層を被覆するSiO2層の形成前に平坦化されている状態に対応している。従って例２と例３の比較は、このような平坦化の利点を示している。
・例２と例３を比較すると、炭素層２２の厚さの差が1000Å(100nm)であるのに注入深さの差は僅か410Å(41nm)である。この例２と例３の比較は、被覆層２５の一部を構成しているシリコン層が、このシリコン層を被覆するSiO2層の形成前に平坦化されている状態に対応している。従って例２と例３の比較は、このような平坦化の利点を示している。
即ち、炭素層２２の厚さの相違によって生じる注入深さの差を最小限に抑えるには、平坦化された被覆が特に有効であることが判る。
本発明の変形実施形態によれば、被覆層２５の厚さをウエハ表面上の各箇所で局所的に適合させることにより注入深さを選択的に適合させ、結果として注入深さの均一性を更に向上させるようにすることが可能であることにも留意されたい。
このような被覆層２５の厚さの局所的な適合は、この被覆層の形成過程中に果たすことができ、或いはその後処理過程（選択的化学エッチング又は平坦化など）で果たすこともできる。
ここまでは、シリコンとSiO2からなる被覆層２５で不規則面を被覆することについて図３を参照して本発明の実施方法を説明してきた。
ところで、既に理解されるように、被覆層２５に用いる材料の材質が注入深さの差に影響を及ぼすこともある。
図４は、原子種として水素を種々の材料層内に注入する場合の注入エネルギー（ｘ軸上にプロットした注入エネルギー(keV)）の関数としての平均注入深さ（ｙ軸上にプロットしたRp(Å)）を示している。
この図４から、同一の注入条件でも注入対象材の材質によって平均注入深さが異なることが判る。
このように、各種注入対象材料をその材質毎に特定の注入深さ係数によって特徴付けることが可能である。
従って、図４から注入深さ係数が小さくなる順に下記の５つの注入対象材料を分類することが可能である（即ち、同一の注入条件では注入深さ係数の高い材料の方が注入深さは深くなる。）
・SiO2
・Si
・ゲルマニウム
・炭素（ダイアモンド）
・酸化アルミニウム
・SiO2
・Si
・ゲルマニウム
・炭素（ダイアモンド）
・酸化アルミニウム
これらの材料における注入深さ係数の差は本発明の方法に効果的に利用することが可能である。
即ち、それぞれが不規則面を有する層２２の材料の注入深さ係数にできるだけ近い注入深さ係数を有する一種類以上の材料からなる被覆層２５によって不規則面を被覆することにより注入深さの均一性を更に向上可能であることが本発明者らによって既に確認されている。
従って、不規則面を有する層２２を上述のような被覆層２５で被覆し、この被覆層の表面を平坦化処理（好ましくは研磨工程を含む）することにより、不規則面の存在による層２２の局所的な厚さの違いで生じる注入深さの差を最小限に抑制する最適条件が得られるのである。
この場合、層２２と被覆２５との重ね合わせからなる積層が基板層の上に形成される。この積層部分は全面に亘って一定の厚さ（平坦化による）と可能な限り均一な注入深さ係数とを有するものとすることが望ましいことは述べるまでもない。
また、被覆層２５内において複数の異種材料層を組み合わせ、これら異種材料の注入深さ係数の平均値が被覆対象の不規則面を有する層２２の注入深さ係数の値と一致するようにすることも可能であることも勿論である。
尚、ここで言う平均値とは、被覆層２５を構成する各層の個々の厚さによって重み付けした値であることは当然である。
Claims (13)
- 凹凸不規則面を有する少なくとも１つの層を備えたウエハ内に前記不規則面を通して原子種を注入する方法において、原子種の注入により脆弱ゾーンとなる注入原子種の最大濃度ゾーンをウエハ内に形成するに際し、原子種の注入に先立ち、注入深さの均一性を向上させるために前記不規則面を被覆層で被覆する被覆工程を備えたことを特徴とする注入方法。
- 前記ウエハが多層ウエハであり、該多層ウエハが少なくとも１つの基板と不規則面を有する層とを含んでいることを特徴とする請求項１に記載の方法。
- 不規則面を有する層を通して原子種の注入を実行することを特徴とする請求項１又は２に記載の方法。
- 被覆層を不規則面上に形成することを特徴とする請求項１〜３のいずれか１項に記載の方法。
- 注入深さの均一性が向上するように被覆層の材質を選択することを特徴とする請求項１〜４のいずれか１項に記載の方法。
- 不規則面を有する層の材料の注入深さ係数と被覆層を構成する材料の注入深さ係数との差が最小となるように被覆層の材質を選択することを特徴とする請求項１〜５のいずれか１項に記載の方法。
- 被覆工程中に被覆層が平滑面となるように被覆層を形成することを特徴とする請求項１〜６のいずれか１項に記載の方法。
- 被覆工程中に被覆層の表面処理を実行することを特徴とする請求項１〜７のいずれか１項に記載の方法。
- 被覆工程中に被覆層の平坦化処理を実行することを特徴とする請求項１〜８のいずれか１項に記載の方法。
- 被覆工程中に被覆層の研磨処理を施すことを特徴とする請求項１〜９のいずれか１項に記載の方法。
- 水素及び／又はヘリウムを注入することを特徴とする請求項１〜１０のいずれか１項に記載の方法。
- 注入工程の後にスマートカット（Smartcut：登録商標）法を実行することを特徴とする請求項１〜１１のいずれか１項に記載の方法。
- 不規則面を有する層を構成する材料が、ダイアモンド、Si3N4、AlN、又は多結晶シリコンからなることを特徴とする請求項１〜１２のいずれか１項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0308462A FR2857503B1 (fr) | 2003-07-10 | 2003-07-10 | Procede d'implantation au travers d'une surface irreguliere |
| PCT/FR2004/001826 WO2005008756A1 (fr) | 2003-07-10 | 2004-07-12 | Procede d’implantation au travers d’une surface irreguliere |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007525823A JP2007525823A (ja) | 2007-09-06 |
| JP4381416B2 true JP4381416B2 (ja) | 2009-12-09 |
Family
ID=33522937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006518307A Active JP4381416B2 (ja) | 2003-07-10 | 2004-07-12 | 不規則面を通しての注入方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US7018913B2 (ja) |
| EP (1) | EP1644969B1 (ja) |
| JP (1) | JP4381416B2 (ja) |
| KR (1) | KR100751628B1 (ja) |
| CN (1) | CN100419961C (ja) |
| AT (1) | ATE467904T1 (ja) |
| DE (1) | DE602004027138D1 (ja) |
| FR (1) | FR2857503B1 (ja) |
| WO (1) | WO2005008756A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1858071A1 (en) * | 2006-05-18 | 2007-11-21 | S.O.I.TEC. Silicon on Insulator Technologies S.A. | Method for fabricating a semiconductor on insulator type wafer and semiconductor on insulator wafer |
| US8088672B2 (en) | 2008-06-20 | 2012-01-03 | Tien-Hsi Lee | Producing a transferred layer by implanting ions through a sacrificial layer and an etching stop layer |
| WO2012170027A1 (en) * | 2011-06-09 | 2012-12-13 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Method for producing a field effect transistor with implantation through the spacers |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04168764A (ja) * | 1990-11-01 | 1992-06-16 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| WO1996015550A1 (en) * | 1994-11-10 | 1996-05-23 | Lawrence Semiconductor Research Laboratory, Inc. | Silicon-germanium-carbon compositions and processes thereof |
| KR100304161B1 (ko) * | 1996-12-18 | 2001-11-30 | 미다라이 후지오 | 반도체부재의제조방법 |
| JP2967745B2 (ja) * | 1997-02-06 | 1999-10-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6326279B1 (en) * | 1999-03-26 | 2001-12-04 | Canon Kabushiki Kaisha | Process for producing semiconductor article |
| FR2817395B1 (fr) * | 2000-11-27 | 2003-10-31 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede |
-
2003
- 2003-07-10 FR FR0308462A patent/FR2857503B1/fr not_active Expired - Fee Related
-
2004
- 2004-05-05 US US10/840,599 patent/US7018913B2/en not_active Expired - Lifetime
- 2004-07-12 WO PCT/FR2004/001826 patent/WO2005008756A1/fr active Search and Examination
- 2004-07-12 JP JP2006518307A patent/JP4381416B2/ja active Active
- 2004-07-12 DE DE602004027138T patent/DE602004027138D1/de active Active
- 2004-07-12 EP EP04767657A patent/EP1644969B1/fr not_active Not-in-force
- 2004-07-12 CN CNB2004800197230A patent/CN100419961C/zh not_active Expired - Fee Related
- 2004-07-12 AT AT04767657T patent/ATE467904T1/de not_active IP Right Cessation
- 2004-07-12 KR KR1020067000528A patent/KR100751628B1/ko active IP Right Grant
-
2005
- 2005-10-31 US US11/261,785 patent/US7265435B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7265435B2 (en) | 2007-09-04 |
| WO2005008756A1 (fr) | 2005-01-27 |
| FR2857503A1 (fr) | 2005-01-14 |
| US20050009348A1 (en) | 2005-01-13 |
| EP1644969B1 (fr) | 2010-05-12 |
| CN100419961C (zh) | 2008-09-17 |
| KR20060029684A (ko) | 2006-04-06 |
| ATE467904T1 (de) | 2010-05-15 |
| US7018913B2 (en) | 2006-03-28 |
| CN1820354A (zh) | 2006-08-16 |
| DE602004027138D1 (de) | 2010-06-24 |
| US20060051944A1 (en) | 2006-03-09 |
| EP1644969A1 (fr) | 2006-04-12 |
| JP2007525823A (ja) | 2007-09-06 |
| KR100751628B1 (ko) | 2007-08-22 |
| FR2857503B1 (fr) | 2005-11-11 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090814 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| RD02 | Notification of acceptance of power of attorney |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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