JP5068635B2 - 半導体ヘテロ構造を作製する方法 - Google Patents

半導体ヘテロ構造を作製する方法 Download PDF

Info

Publication number
JP5068635B2
JP5068635B2 JP2007311074A JP2007311074A JP5068635B2 JP 5068635 B2 JP5068635 B2 JP 5068635B2 JP 2007311074 A JP2007311074 A JP 2007311074A JP 2007311074 A JP2007311074 A JP 2007311074A JP 5068635 B2 JP5068635 B2 JP 5068635B2
Authority
JP
Japan
Prior art keywords
layer
wafer
lattice
composition
donor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007311074A
Other languages
English (en)
Other versions
JP2008141206A (ja
JP2008141206A6 (ja
Inventor
オールネット セシル
フィグエット クリストフ
ダバル ニコラス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2008141206A publication Critical patent/JP2008141206A/ja
Publication of JP2008141206A6 publication Critical patent/JP2008141206A6/ja
Application granted granted Critical
Publication of JP5068635B2 publication Critical patent/JP5068635B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明はドナー・ウェーハを作製する工程と持ち運び用ウェーハを作製する工程とを備える半導体ヘテロ構造を作製する方法に関する。
本発明はドナー・ウェーハを作製する工程と持ち運び用ウェーハを作製する工程とを備える半導体ヘテロ構造を作製する方法に関するものであって、ドナー・ウェーハを作製する工程は第１の面内格子定数を持つ第１の基板を備えるステップと、該第１の基板上に上部が格子緩和状態で第２の面内格子定数を有する少なくとも空間的に組成傾斜した緩衝層を備えるステップと、該組成傾斜した緩衝層上に、格子緩和状態で第３の面内格子定数を有する半導体材料の組成非傾斜層を形成するステップと、該組成非傾斜層上に半導体材料の最上層を形成するステップと、を備え、持ち運び用ウェーハを作製する工程は第２の基板を備えるステップと、該第２の基板上に絶縁層を形成するステップと、ドナー・ウェーハを持ち運び用ウェーハに接合するステップと、を備えるものである。
このような半導体ヘテロ構造は、例えば、最上層或いは最上層と組成非傾斜層の１部をドナー・ウェーハから切り離して持ち運び用ウェーハ上へ移転するために用いられる。
ドナー・ウェーハの主たる構造は、歪半導体層を含む半導体ヘテロ構造デバイスについて開示している特許文献１によって公知である。公知のヘテロ構造はシリコン或いはゲルマニウムの歪エピタキシャル層を含み、この歪エピタキシャル層はシリコン基板上に配置された空間的に傾斜したＧｅxＳｉ1-xエピタキシャル層と、その上に配置されたＧｅx0Ｓｉ1-x0組成非傾斜層とがシリコン基板と前記の歪み層の間に介在している構造である。このようなヘテロ構造は面発光ＬＥＤやＭＯＳＦＥＴ用の基板として役に立つ。
ＧｅxＳｉ1-x空間的組成傾斜層が、下層の基板と成膜される格子緩和した材料との中間の格子定数になるようにして、欠陥密度の最小化を図るように用いられる。この構造の結晶品質を改善するために、格子緩和した層としては、通常は、組成傾斜層の最上部の組成に対応する一定のＧｅ組成を有するＳｉＧｅの組成非傾斜層が備えられる。
通常得られる構造は、特に接合する工程とその上に更なる層を成長する工程に更に用いるためには、不適切な表面構造を持っている。半導体ヘテロ構造においてドーパントの相互拡散を防止することを主眼としている特許文献２は、更なる層を成長する前に、平坦化工程、具体的には化学機械研磨（ＣＭＰ）工程を導入することを提案している。ここでＣＭＰの役目は、典型的には約２Å程度の、研磨された平坦な表面を準備することである。ＣＭＰに続いて、基板は引き続く層の成膜のための準備として、更なる処理を必要とする。そのような処理としてＨＦ溶液と、更に酸化物を除去するための熱処理を行うことによる表面処理を含む。そこで特許文献２はシリコン・ゲルマニウム或いは格子歪みシリコン層のような更なる層をエピタキシャル成膜することを提案している。
米国特許第５，４４２，２０５号明細書 米国特許第２００３／０２１５９９０号明細書
しかしながら、先行する技術文献に書かれた工程を適用すると、半導体ヘテロ構造として達成される表面特性は不十分であるように見える。実際、更なる層を成膜する前に熱処理すると、シリコン・ゲルマニウム表面に凹凸が生じる。引き続く、例えば、格子歪みシリコン層の成長の間に、表面凹凸は最終的な凹凸が小さくなる傾向があるが、しかしながらＣＭＰ工程のあとの、組成傾斜したＧｅＳｉ層の表面、或いは、もし存在する場合には、キャップ層の凹凸に比べてかなり大きな凹凸にとどまる。その理由は格子歪みシリコンの厚さが、この層内或いは格子歪み層と下層との界面において欠陥が核を成す臨界膜厚以上にすることが出来ないためである。それ故に、格子歪みシリコン層の全厚さは薄すぎて、格子歪みシリコン層の表面を所望の値まで完全に平坦にするために更なるＣＭＰを実行することは出来ない。表面凹凸の部分的な改良を可能とする厚さの側面に加えて、特許文献２は平坦化の後に、層を成長させる温度の制御法についても提案しているが、それでも達成される最終的な表面凹凸の値は５Åの程度である。
この工程は格子歪み最上層の表面凹凸を低減することにはなるが、格子歪み最上層と下層のＳｉＧｅ層との界面の凹凸には影響をおよぼさない。この界面は、層の転送と分割されるＳｉＧｅ層の残りの部分を除去した後には、最終的なｓＳＯＩ製品の最上層表面となるものであるので、出来上がるｓＳＯＩ構造はなお増加した表面凹凸を持つことになる。
ドナー・ウェーハの最上層の大きな表面凹凸と全体の表面形態のために、ドナー・ウェーハと、上面に絶縁層を持っているかも知れない持ち運び用ウェーハとを直接ウェーハ接合する間に、転送されない領域が生じたり、空隙が出来たりなどの問題が生じる。この問題は、接合の後に分割するためのスマートカット（登録商標）プロセスとして知られるような、接合の前にイオン注入をする場合には特に重要である。接合されるウェーハの表面特性は優れていなくても接合力を補強するために、一般に、接合された構造を高温で一定時間熱処理することが可能ではあるが、このような高温熱処理はスマートカット（登録商標）工程には勧められない。ここでは４００〜５００℃で行われる分離工程の前に非常に良好な接合特性を有していることが重要である。それ故に、約２００℃での低温接合工程の後ですら接合は高品質となるように、ドナー・ウェーハの表面状態は接合の前にほとんど完全に近いものでなければならない。「ほとんど完全な」表面とは凹凸が少ないばかりでなく、非常に均一な表面形態を意味する、非常に平坦な表面を持っていなければならない。
さらに、持ち運び用基板上に絶縁物が準備されているときは、分離は常により多くの欠陥を含むものになったことが観測されている。この効果はドナー・ウェーハに注入されたイオン種が接合界面へ拡散するためであると説明される。ドナー・ウェーハ上にこの拡散を阻止する絶縁層が存在すると、このイオン種が界面に到達して、効率の良い接合とそれにともなう高品質の分離を阻止するような結果になる前にこのイオン種を吸収するようになる。
ドナー・ウェーハの接合のためには、それ故にドナー・ウェーハの最上層上に絶縁層を、例えば最上層の酸化工程を用いて、或いはより好適には、絶縁層を成膜することによって形成することが必要であった。というのは、最上層は通常は薄すぎて酸化工程によって絶縁物を形成することが出来ないためである。ドナー・ウェーハ上に絶縁層を形成することはドナー・ウェーハの熱処理と関係しているので、ドナー・ウェーハの熱負荷はドナー・ウェーハの或る熱限界を超えることになり、例えばドナー・ウェーハの内部のゲルマニウムの意図しない拡散を引き起こし、それが今度はドナー・ウェーハの層間の界面の拡散を引き起こす。
成膜は凹凸のある表面を形成する傾向にあるので、追加的研磨工程が必要になり、その結果、出来上がる絶縁層を一様な厚さで実現するのは困難である。絶縁物の成膜および／または研磨のために、形成される絶縁層の厚さの不均一性が生じていた。この厚さの変動は出来上がる基板の輻射率に影響を及ぼし、それはつぎに、厚い格子歪みシリコンを提供するためにｓＳＯＩ基板上にエピタキシャル成膜をするような工程、あるいはデバイス作製工程のような次の工程における表面上の温度分布に影響を与える。
更に、上に酸化膜を成膜したドナー・ウェーハの均一性と表面状態が良くないのでドナー・ウェーハを持ち運び用ウェーハと接合する工程が複雑になる。
本発明は、このような課題に鑑みてなされたものであり、その目的とするところは、接合工程の前に、最上層を持つドナー・ウェーハ基板上への熱負荷を軽減し、かつ良好な接合と分離が実現できるようにすることである。
このような目的を達成するために、本発明に係る方法は、前記の組成非傾斜層が前記第１および第２の格子定数の中間の第３の格子定数を持つ格子歪みを含む平坦化層であること、および、持ち運び用ウェーハの絶縁層がドナー・ウェーハの最上層の自由表面に直接接合されるか、あるいは、持ち運び用ウェーハの絶縁層がドナー・ウェーハの最上層の表面上に存在する、厚さが１０ナノメートル以下である皮相層上に接合されるにように、該持ち運び用ウェーハとドナー・ウェーハが接合されること、とを特徴とする。
組成傾斜した緩衝層と最上層の間に平坦化層を設けて、平坦化層の面内格子定数の値を前記第１と第２の格子定数の値の中間に選ぶことによって、ドナー・ウェーハと持ち運び用ウェーハのいわゆる「逆さ接合」が困難なく適用できる、ということは本発明の驚くべき発見である。このアイディアによって、非傾斜の平坦化層の表面凹凸は下方の組成傾斜した緩衝層の表面凹凸に比べて低減する。その結果、ドナー・ウェーハの表面凹凸は現状技術水準のヘテロ構造に比べて低減し、接合の前にドナー・ウェーハの最上層上に絶縁層を成膜する必要なく、ドナー・ウェーハは持ち運び用ウェーハと直接接合ができる。これは下地の平坦化層の格子歪みを内蔵しているが平坦な表面上に最上層が成長しているという事実によるものである。ドナー・ウェーハ上に絶縁層を形成することが省けるので、このウェーハ上の熱負荷は低減され、熱負荷に関係する上記の欠点の全てが作用しなくなり、ドナー・ウェーハが持ち運び用ウェーハと特に良好に接合できる。
この文脈において「面内格子定数」はさまざまな層の界面に実質的に平行な方向におけるさまざまな層の格子定数に対応していて、層が格子緩和状態にある状態で示すであろう格子定数を指している。実際、格子定数は用いられる材料に依存するが、それが成膜される下層となる材料の性質にも依存することは知られている。以下に色々な層の格子定数の値を比較することが出来るように、格子定数はその層が格子緩和状態にあるであろう時の値を言うのが常であり、擬似格子整合成長或いはコメンシュレート成長という用語で知られるヘテロエピタキシャル条件下にある、格子歪みを受けた状態における値を言うのではない。界面は２つの格子定数で特徴付けられるので、上に記した条件は両方の格子定数に対して満たされているか、或いは一方だけで満たされているかである。ついでに、ヘテロ構造の最上層は必ずしも最終の層ではなく、格子が歪んでいるか緩和しているかに関わらず、更なる層がその上に備えられることもありうる。
好適なる実施例によれば、平坦化層および／または最上層は緩衝層の成長温度よりも低い成長温度で成長することが出来る。平坦化層の中間的な面内格子定数に加えて、平坦化層および／または最上層の成長温度を緩衝層の成長温度に比べて低くすることによって、半導体ヘテロ構造の表面凹凸は従来技術によって達成される表面凹凸に比べて更に改良される、ということはもうひとつの驚きの観察結果である。このように２つの凹凸低減方法を組み合わせることによって、接合前のドナー・ウェーハの表面凹凸の全体の減少は更に増大する。
成長温度を、緩衝層を形成するために用いる成長温度よりも５０℃から５００℃低く選ぶのが有利である。温度の正確な選定は、例えば、層のＣＶＤタイプの成膜工程において用いる前駆体に依存する。この範囲では多くの材料に対して最良の結果が達成されている。
有利な実施例によれば、平坦化層の厚さは欠陥が発生する臨界膜厚未満にすることであり、具体的には１，０００Å未満、より具体的には約２００Åから８００Å、さらにより具体的には６００Åである。臨界膜厚は平坦化層とその下層の材料選択に依存するだけでなく、成膜温度の関数でもあるということは注意すべきである。しかしながら、上記の値に対しては改良された表面凹凸値が得られてきている。組成非傾斜層を薄くすることはその表面上に欠陥が発生するのを防ぐために有利であり、さらに、スループットを高くできるので生産性の観点からも有利である。
緩衝層および平坦化層は少なくとも２つの化合物ＡとＢを備え、互いに異なる組成Ａ1-xa2Ｂxa2、Ａ1-xa3Ｂxa3を持つのが有利である。例えば、緩衝層は２元材料の傾斜層であり、基板からスタートして格子定数が最上層との界面に向かって増加（減少）し、平坦化層では２元材料の組成は格子定数が階段的に戻る（または増加する）ように選ぶことが出来る。実際、通常は組成を変えることによって格子定数が変化する。同じ化合物を用いることによって、緩衝層と平坦化層は同様のプロセス条件で成長出来、異なった組成と、それ故に異なった格子定数を実現するためには、化合物の供給量だけを調整すればよい。
組成の差Δｘ＝ｘa2−ｘa3が約０．５％から８％が好ましく、特には２％から５％の間、更に具体的には２．５％であることが望ましい。組成のこの変化に対して最上層の表面については最適の表面凹凸値が達成される。０．５％未満のΔｘでは所望の平坦化効果は十分ではなく、８％を超えるΔｘに対しては平坦化層の最大の厚さは臨界膜厚の低減のために大きく制限される。
最上層は格子歪み層か格子緩和した層であり、特に格子歪みシリコン（ｓＳｉ），シリコン・ゲルマニウム（Ｓｉ1-xＧｅx）、ゲルマニウム（Ｇｅ）および砒化ガリウム（ＧａＡｓ）の中の１つであるのが好適である。これらの材料は最近のエレクトロニクスにおいて重要な役割を演じており、それ故にこれら材料の改良された半導体ヘテロ構造があると電子的な特性の最適化が達成される。基板はシリコンであり、および／または緩衝層はシリコン・ゲルマニウム（Ｓｉ1-xa2Ｇｅxa2）であるのが有利である。シリコンは標準材料として入手が容易であり、製造経費を安く抑えることが出来、更にシリコン・ゲルマニウムについては、緩衝層成膜工程は十分に確立していて、高品質組成傾斜層または段階的な組成変化をもつ層はそれぞれシリコンとゲルマニウムの前駆体の供給を適当に調整することによって達成できる。
好適なる実施例によれば、平坦化層はシリコン・ゲルマニウム（Ｓｉ1-xa3Ｇｅxa3）でありうる。このように平坦化層を成長するためにしなければならないことは所望の層を成長するために緩衝層に対して用いられた工程を適応させるだけである。
別の有利な実施例によれば、Ｓｉ基板から出発して組成傾斜した緩衝層の格子定数は増加する。その結果、緩衝層のＣＭＰと熱処理の後の表面凹凸は山と谷を持つ表面状態になる。ここで結晶材料の格子定数が公称の格子定数と比べて山では大きく、谷では小さくなる傾向にある。ここで公称格子定数のより小さな平坦化層を成長することによって、谷に当たる層の成長速度は山の部分よりも大きくなり、格子定数のより良い整合が見られるようになる。これによって所望の本発明の平坦化の効果に繋がることになる。
最上層および／または平坦化層として用いられるシリコン・ゲルマニウムの成長温度は次のように選ぶのが好適である。
Figure 0005068635
この固有の材料選択に対して、より良い表面凹凸値が観測された。最上層に対して用いるときには格子歪みシリコン・ゲルマニウムの成長温度は６００℃未満、特に５５０℃未満から７００℃の範囲であるように選択するのが有利であり、最上層として用いるときのゲルマニウムの成長温度は５００℃未満になるように選ぶのが有利である。この固有の材料選択に対して、ドナー・ウェーハの最上層のより良い表面凹凸値が観測された。
平坦化層に対する前駆体はハライド元素を含まないようなものを選択するのが好適である。ＧｅＳｉに対しては例えばゲルマン，シラン、或いはジシラン前駆体を用いることが出来る。前駆体にハライドが存在すると、例えば結晶欠陥の位置で選択的エッチングを行うことになり、ＧｅＳｉ材料に存在する結晶欠陥をあらわにする危険性を持つことになり、その結果、欠陥のサイズの増大や、ＧｅＳｉ層の品質の劣化に繋がることになる。
以下の実施例はシリコン基板、シリコン・ゲルマニウム緩衝層および格子歪みシリコン層を用いて記述される。しかしながら、これは本発明をこれらの材料に限定することを表すものではない。実際に本発明は格子歪みＳｉＧｅ，ＳｉＧｅＣ，ＧｅあるいはＧａＡｓのような他の適当な材料にも適用できる。
図１ａから図１ｇは半導体ヘテロ構造を作製する本発明の方法の典型的な実施例の工程を示す。
図１ａに示したステップでは第１の面内格子定数ａ1を持つシリコン基板２が準備される。シリコン基板は色々な大きさと色々な結晶表面を持つものが容易に入手可能である。
図１ｂを参照すると、次のステップではシリコン基板２上に、好ましくはエピタキシャルに、少なくともＳｉ1-xＧｅxの空間的組成傾斜した緩衝層３を成長する。図示された例では、緩衝層３は２つの化合物シリコンとゲルマニウムからなり、その組成は緩衝層３の厚さ方向に変化する。そうすることによって組成傾斜した緩衝層の格子定数はゆっくりと変化する。例えば、シリコン基板２との界面９では、格子定数が下地のシリコン基板２のそれに対応するように、ｘ＝０でスタートする。それからゲルマニウム濃度が約２０％まで増大して、それと共に面内格子定数も大きくなる。しかしながら最終的なゲルマニウム濃度は自由に選択してよく、例えば３０％または４０％、およびに１００％に到達することさえ出来る。
緩衝層３の成長はエピタキシャル装置の中で標準的なプロセス条件を用いて、例えば化学気相成膜のような現状技術を用いて達成できる。シリコン・ゲルマニウムの成膜に適した前駆体ガスは例えばＳｉＨ4、Ｓｉ3Ｈ8、Ｓｉ2Ｈ6、ＤＣＳあるいはＴＣＳおよびＧｅＨ4、ＧｅＨ3Ｃｌ、ＧｅＨ2Ｃｌ2、ＧｅＨＣｌ3あるいはＧｅＣｌ4を含み、キャリアガスとしてＨ2が一緒に使われる。前駆体ガスとその分解温度に依存して、表２に示すように成膜温度が選ばれる。表２はゲルマニウムの組成が２０％までのＳｉ1-xa2Ｇｅxa2の成長に適当ないくつかの可能な例を表している。組成傾斜はＳｉおよび／またはＧｅの前駆体の量を調節することによって達成される。代替手段として、成膜は分子線エピタキシ法を用いても達成できる。
Figure 0005068635
次のステップでは、図１には明確には示されていないが、化学機械研磨（ＣＭＰ）を含む表面処理が行われる。その結果、２μｍ＊２μｍの走査領域で得られた凹凸が約１．３ÅＲＭＳである組成傾斜したＳｉ1-xa2Ｇｅxa2緩衝層３の表面が得られる。次に、実現された構造は熱処理のステップを受ける。それは例えば、弗酸ＨＦ中に出され、水素Ｈ2中で８００から８５０℃の温度範囲で約３分間加熱される。このステップは緩衝層３の表面４から酸化物を除去するために用いられる。しかし、熱処理ステップは表面凹凸を約２．６ÅＲＭＳまで増加させることになる。
表面処理に続いて、図１ｃに示すステップにおいて、緩衝層３上に組成非傾斜の平坦化層５が成長される。この平坦化層５は同じ化合物シリコンとゲルマニウムの一定の組成を持って、しかしその組成Ｓｉ1-xa3Ｇｅxa3は緩衝層３の上部の最終層の組成とは異なっている組成を持って成長される。同じ化合物を持っているので、各化合物に応じて供給される前駆体ガスの量を除いては実質的に同じ成長条件を選ぶことが出来る。緩衝層３と格子整合していない平坦化層５および更なる層の全ての全厚さは臨界膜厚未満でなければならない。これはこの厚さ以上になると起こるであろう転位、或いはその他の欠陥の核発生を防ぐためである。臨界膜厚の値は緩衝層３と平坦化層５の間のＧｅ濃度の差に依存し、また成膜温度に依存する。最良の結果が得られたのは平坦化層５の厚さが１，０００Å未満、特には約２００Åから６００Åまでの厚さに対して、更に特には約６００Åの厚さのときである。平坦化層５の組成は、その層５の面内格子定数ａ3が緩衝層３の最終層の面内格子定数ａ2よりも小さくなるように選択される。緩衝層３の上部のゲルマニウム組成が２０％であるこの例では、平坦化層５の適当な組成は１２から１９．５％であり、特にはゲルマニウムが１７．５％である。緩衝層３においてＧｅの組成が４０％の時は、平坦化層５の濃度は３５％と３９．５％の間である。
図１ｄに示したステップによれば、現状の層成膜方法を用いて格子歪みシリコン（ｓＳｉ）の最上層６を平坦化層５の上にエピタキシャルに成膜して、ドナー・ウェーハ構造１２が完成する。
この実施例によるドナー・ウェーハ１２は第１の面内格子定数 ａ1を持つシリコン基板２と、基板２との界面９では０％のゲルマニウム・パーセンテージを持ち、上部表面４ではゲルマニウム・パーセンテージが約２０％となる組成傾斜したＳｉ1-xa2Ｇｅxa2緩衝層３とを備えている。緩衝層３内では面内格子定数ａ2はＧｅの量が増えると共に増大する。組成傾斜した緩衝層３は実質的には格子緩和している。組成傾斜した緩衝層３上では組成非傾斜の、エピタキシャルＳｉ1-xa3Ｇｅxa3層５が備えられていて、この層は上に記したように緩衝層３をＣＭＰして熱処理した後に形成される。組成非傾斜の平坦化層５は約１２から１９．５％の範囲内、特には１７．５％であるゲルマニウム・パーセンテージを持っている。この層の公称の（すなわち格子緩和時の）面内格子定数ａ3は緩衝層３の上部の値ａ2よりも小さい。しかしながら、厚さが臨界膜厚よりも薄いので、平坦化層５は格子歪みを受けている。ということは、この層の面内格子定数は公称の値よりも大きいことを意味する。最後に、平坦化層５の上部に格子歪みシリコン層６を最上層として形成する。
緩衝層３のポストベーク後の凹凸が約２．６ÅＲＭＳの程度であるときに、約２００Åの厚さを持つ格子歪みシリコン層６に対して表面凹凸値が１．８ÅＲＭＳ未満、特には１．３ÅＲＭＳ未満が達成された。現在までに、現状技術の工程を用いて、１．８ÅＲＭＳを超える程度の表面凹凸しか観測されていない。
平坦化層５と格子歪みシリコン層６の間に埋め込まれた界面７は既に２．５Å ＲＭＳ未満の、特には２．０ÅＲＭＳ未満の、そして更に特には１．８ÅＲＭＳ未満の凹凸を有しているということは注意すべきことである。埋め込まれた界面の凹凸は、ＣＭＰと熱処理の後の２．６Å程度の凹凸を持つ界面４に比べるとこのように改善している。
上に説明した本発明の典型的な実施例は組成傾斜した緩衝層３を含んでいる。しかしながら別の組成構造を有する緩衝層を備えることも可能である。例えば、ＣＭＰと熱処理の前に、組成傾斜層３上にキャップ層を供えることも可能であるし、緩衝層が、２重層の１つが組成傾斜した組成を持ち、２重層の第二番目が一定組成を持つことを特徴とする２重層の積層、特に２重層の３から５周期構造を含んで構成することもできる。一定のゲルマニウム組成を持つ複数の層からなって、層から層へ組成が増大するような緩衝層は更なる代替構造である。さらに、組成非傾斜の平坦化層５と最上層６の間に、これもキャップ層または格子緩和した層と呼ぶべき更なる組成非傾斜層を１層以上備えることも可能である。例えば、平坦化層５上にＳｉＧｅの異なる組成を持つ他のＳｉＧｅ層を成膜してもよい。
シリコン・ゲルマニウム緩衝層３に代わって、シリコン基板２からスタートして格子定数を所望の値までゆっくりと増加させるために、他の化合物材料を用いてもよい。
更なる変形例によれば、格子歪みシリコン層６の代わりにGe、Ｓｉ1-yＧｅyあるいはＳｉＧｅＣ層を最上層として成長しても良い。
半導体ヘテロ構造を作製するための本発明の方法の他の実施例によれば、組成非傾斜の平坦化層５の成長中は、緩衝層３の形成中に用いられる成長温度よりも低い成長温度が用いられる。組成非傾斜のＳｉ1-xＧｅx層５の成長温度は組成傾斜した緩衝層３の成長温度よりも約５０℃から約５００℃低くなるように選ばれる。緩衝層３の成長期間中は高い成長速度を確保するために高い成膜温度を探すのが通常であるが、組成非傾斜層５の成長温度を低く選ぶことによって、たとえ成長速度は低くなっても、Ｓｉ1-xＧｅx緩衝層３の表面の、山の部分よりも谷の部分に材料を優先的に成膜することが可能である。その結果、平坦化が起こる。この効果は、第１の実施例において適用された、より小さな面内格子定数を持つことに関して既に説明した利点につけ加えるべき利点である。このように、組成非傾斜層５の表面７およびまた格子歪みシリコン層である最上層６の表面の平坦化の一層の改善が起こる。
実際、成長温度が高いと、到達する原子の全熱エネルギーが高く、原子が成膜される表面のエネルギーである表面エネルギーは無視できるようになるので、平坦化には積極的な影響を及ぼすことはない。しかしながらこの例のように熱エネルギーが比較的低いと、谷に原子が成膜することによって全表面が小さくなりエネルギー利得が観測されるようになり、表面エネルギーが積極的な影響力を持つことになる。このように、この場合には表面の平坦化が生じる。しかしながら、もし温度が低すぎると、熱エネルギーが十分ではなくなり、到達した原子が谷の中の好適な核形成サイトにまで移動して表面エネルギーを低減することができない。
本発明のこの変形を用いると、表面凹凸特性は埋込界面７でも、また最上層６の表面でも両方とも改善される。約２．６ÅＲＭＳの程度の緩衝層３のポストベーク後の凹凸がある場合に、約２００Åの厚さの格子歪みシリコン層６に関して１．１５ÅＲＭＳという表面凹凸値が達成された。組成非傾斜層 ５と格子歪みシリコン層６の間の埋込界面７でも１．８ÅＲＭＳ未満及び１ÅＲＭＳという低い、改良された凹凸値を持っていた。
実際に用いられる有利な温度範囲は層の材料に依存し、例えばＳｉ1-xＧｅx層に対してはゲルマニウムの量、用いる前駆体ガス、および層厚に依存する。表３は平坦化層５に対する好適なる温度をＳｉ1-xＧｅxにおけるゲルマニウムのパーセンテージの関数として示す。
Figure 0005068635
平坦化層５のＣＶＤ成膜に対して、前駆体をその分解温度が表３に示した温度領域よりも低いか、少なくともその近くとなるように選ばなければならない。その結果、平坦化層５の成長に対しては緩衝層３とは異なる前駆体を用いるか、或いは使用する必要があるということが起こる。
図１ｅは、出来上がるヘテロ構造を持ち運びする材料として適した、シリコン或いは他の材料からなる持ち運び用基板１を準備するステップを示す。
図１ｆを参照すると、持ち運び用基板１４を形成する持ち運び用基板１の上に絶縁層１０が形成される。絶縁層１０は自然に形成される絶縁物或いは成長した絶縁物であり、図示された例では持ち運び用基板１の酸化によって形成されたＳｉ０2である。
図１ｇは持ち運び用ウェーハ１４が絶縁層１０の側でドナー・ウェーハ１２の最上層６の自由表面８の上に直接接合して、ドナー・ウェーハ−持ち運び用基板からなる複合体２０を形成するステップを示す。
ドナー・ウェーハ１２の最上層６上には絶縁層は形成されていないが、接合工程は非常にうまく行うことが出来る。ドナー・ウェーハ１２上には別に形成された絶縁層は存在しないために、および平坦化層５の影響のために、ドナー・ウェーハ１２の表面８は凹凸が非常に小さいばかりでなく良好な表面状態を呈していて、それにより表面８は接合工程に好適となる。この方法、即ち逆さ接合工程は、持ち運び用ウェーハに絶縁層を付与することだけが必要な、ドナー・ウェーハを持ち運び用ウェーハと接合する工程に応用できる。ドナー・ウェーハは、接合工程に必要な絶縁層を形成する目的の熱処理を受ける必要がなく、このことはドナー・ウェーハの色々な層間の比較的急峻な界面が保存できて、また、ドナー・ウェーハ上に均一な絶縁層を形成することの困難さを経る必要がないという事柄に通じるものである。
図２ａから２ｆは本発明の更なる実施例、即ち絶縁物ウェーハ上の歪み層、ここでは絶縁物ウェーハ上の格子歪みシリコン（ｓＳＯＩ）を作製するための本発明の方法を用いたスマートカット（登録商標）タイプのプロセスを概略的に示している。
図２ａは上記のようにして作製された基板２、組成傾斜した緩衝層３、組成非傾斜の平坦化層５および格子歪みシリコン層６を備えたドナー・ウェーハ１２を示す。
図２ｂは持ち運び用ウェーハ１４を示す。通常は標準的ウェーハ、例えばシリコンウェーハである持ち運び用基板１の上に絶縁層１０が付与される。この層１０は成膜された層であってもよいし、持ち運び用基板１の熱酸化によって形成しても良い。その結果、例えばＳｉウェーハの場合にはＳｉ０2層になる。絶縁層１０はＳｉ持ち運び用基板１の酸化によって形成されるのが好適である。その理由は、これにより得られる酸化層が非常に均一であり、凹凸がなく，分離ステップのあとの引き続く処理工程において起こるであろう化学的な侵食に対して抵抗力があるからである。
図２ｃはドナー・ウェーハ１２の中に所定の分離領域１６を作るためのプロセスを表す。これは例えば水素イオン或いは他の希ガスのような原子種１８を所定のドーズとエネルギーで注入することによって達成される。注入によって所定の分離領域１６がドナー・ウェーハ１２の内部に作られる。注入条件は所定の分離領域１６が歪み層６の下に位置するように選ばれる。
図２ｄは工程の次のステップを示し、そのステップは、持ち運び用ウェーハ１４の絶縁層１０の自由表面をドナー・ウェーハ１２の最上層６の自由表面上に直接接合することによって、ドナー・ウェーハ１２を持ち運び用ウェーハ１４にはり付ける工程からなり、これによりドナー・ウェーハ−持ち運び用基板からなる複合体２０を形成する。接合工程の前に、時には表面処理のステップを行ってもよい。最上層６の上面には平坦化のための絶縁層はないが、ドナー・ウェーハ１２と持ち運び用ウェーハ１４の間の接合は良好な結果となる。
ドナー・ウェーハ−持ち運び用基板からなる複合体２０はそこで（不図示の）炉内に置かれ、加熱されると、所定の分離領域１６が壊れやすくなり、遂にはドナー・ウェーハ１２の残り部分２２が切り離される。熱エネルギーを与える代わりに、脆弱化と切り離しは、例えば機械的なエネルギー或いは熱エネルギーと機械的エネルギーの組み合わせなど、どのような形の付加エネルギーを供給することによっても達成することが出来る。
図２ｅは分離のステップの結果を示す。絶縁層１０、最上層 ６および組成非傾斜層５の１部がこの順に持ち運び用基板１上に含んで構成された複合材料ウェーハ２４が実現する。
化合物材料ウェーハ２４は次に平坦化層５の残りの部分を除去するために更なる表面処理を受ける。これは、例えばエッチングステップによって達成できる。その結果、以前は埋め込まれていた界面７が今や自由表面となる。
出来上がった絶縁物基板上の格子歪みシリコン２６は図２ｆに示されている。それは持ち運び用基板１と、絶縁層１０と、および最上層６即ちこのような格子歪みシリコン層とを備える。平坦化層５を備えているので、いまや自由表面となった埋込界面７は優れた表面凹凸特性を有しているので、この実施例による格子歪みシリコンウェーハは従来技術よりも改良されている。絶縁物上の格子歪みシリコンウェーハに代わって、前記のＳｉＧｅ、ＧｅあるいはＧａＡｓを含む他のタイプの最上層６を転送することも出来るであろう。
更に、格子歪みシリコン層の厚さはシリコンのエピタキシャル成膜によって、例えば６００Åまで、或いは８００Åまで増加させることが出来るだろう。
前述のｓＳＯＩウェーハのほかに、絶縁物上のＳｉＧｅ（ＳｉＧｅＯＩ）ウェーハを本発明の方法で作製することができる。その方法は例えば最上層６としてＳｉＧｅを用いることにより、或いは最上層６上にＳｉＧｅの格子緩和した層を成膜することによるものであり、ここでＳｉＧｅ層は緩衝層３と格子整合していることが特徴である。
図３ａから３ｇは半導体ヘテロ構造を作製する本発明の方法の他の変形を用いたスマートカット（登録商標）型プロセスの概略を示す。
図３ａから３ｃまでと３ｅから３ｇまでのステップは図２ａから２ｆまでのステップに一般的に対応する。それ故に、これらのステップに関しては、上に与えた図２ａから２ｆまでの記述を参照されたい。
図３ｄを参照すると、薄い皮相層１９がドナー・ウェーハ１２の最上層６の上に存在する。図３ｄの例では、皮相層１９は１０ナノメートル以下の厚さを持つ自然酸化膜である。本発明の他の例では、皮相層１９はドナー・ウェーハ１２上になされる表面処理ステップの結果として形成されることもある。そのような表面処理ステップは洗浄ステップおよび／またはプラズマ活性化ステップを含み、ドナー・ウェーハ１２の最上層６上に非常に薄い酸化膜の皮相層１９が形成されることになる。厚さが≦１０ｎｍと非常に薄いために、皮相層１９は最上層６に追加の層としてわざわざ形成、或いは成膜される酸化膜層あるいは絶縁層と融合するものではない。
図３ｅに示すように、持ち運び用ウェーハ１４はドナー・ウェーハ１２の最上層６上の皮相層１９上に絶縁層１０を介して接合される。ドナー・ウェーハ１２の接合表面上に平坦化の効果を持つに十分な厚さの絶縁層が存在しないにも拘らず、持ち運び用ウェーハ１４とドナー・ウェーハ１２の接合はうまく行われ、非常に良好なドナー・ウェーハ−持ち運び用基板の接合された複合体２０を形成することが出来る。
改良された表面凹凸特性を有する基板を用いるので電気的或いは光学的な特性の改善がはかられる為、本発明の方法で作製されるヘテロ構造は半導体デバイスに用いると有利である。
（ａ）〜（ｇ）は、半導体ヘテロ構造を作製する本発明の方法の典型的な実施例の工程を概略的に示す図である。 （ａ）〜（ｆ）は、半導体ヘテロ構造を作製する本発明の方法を用いたスマートカット（登録商標）型の工程を概略的に示す図である。 （ａ）〜（ｇ）は、半導体ヘテロ構造を作製する本発明の方法の別の変形法を用いたスマートカット（登録商標）型の工程を概略的に示す図である。
符号の説明
１ 第２の基板
２ 第１の基板
３ 組成傾斜した緩衝層
４ 緩衝層３の上面
５ 平坦化層
６ 最上層（格子歪みシリコン）
７ 平坦化層５と最上層６間の埋込界面
８ 最上層６の表面
９ 第１の基板２と組成傾斜した緩衝層３の界面
１０ 持ち運び用ウェーハ上の絶縁層１４
１２ ドナー・ウェーハ
１３ 持ち運び用ウェーハ
１６ 所定の分離領域
１８ イオン
２０ ドナー・ウェーハ−持ち運び用基板からなる複合体
２２ 残り部分

Claims (8)

  1. ドナー・ウェーハ（１２）を作製する工程と持ち運び用ウェーハ（１４）を作製する工程とを備えている半導体ヘテロ構造を作製する方法であって、
    ドナー・ウェーハ（１２）を作製する工程は
    第１の面内格子定数（ａ1）を持つ第１のシリコン基板（２）上に、少なくともＧｅの組成比ｘが０から２０％まで増大するようにＳｉ1-xＧｅxの空間的に組成傾斜した緩衝層（３）をエピタキシャルに形成するステップであって、前記緩衝層は上部が格子緩和状態で第２の面内格子定数（ａ2）を有する、ステップと、
    前記緩衝層の表面を化学機械研磨によって研磨して、ｘａ２が２０％であるＳｉ1-xa2Ｇｅxa2の前記緩衝層の表面を形成するステップと、
    弗酸ＨＦ中に出され、水素Ｈ２中で８００℃から８５０℃の温度範囲で３分間加熱するステップと、
    該組成傾斜した緩衝層（３）上に、格子緩和状態で第３の面内格子定数（ａ3）を有すし、ｘａ３が１２％から１９．５％であるＳｉ1-xa3Ｇｅxa3の組成非傾斜層をエピタキシャルに形成するステップであって、前記組成非傾斜層の厚さは臨界膜厚未満である、ステップと、
    該組成非傾斜層上に格子歪みシリコンの最上層（６）をエピタキシャルに形成するステップと、
    を有し、
    持ち運び用ウェーハ（１４）を作製する工程は
    第２の基板（１）を備えるステップと、
    該第２の基板上に絶縁層（１０）を形成するステップと、
    ドナー・ウェーハ（１２）を持ち運び用ウェーハ（１４）に接合するステップと、
    を有し、
    該組成非傾斜層が前記第１および第２の格子定数（ａ1、ａ2）の中間の第３の格子定数（ａ3）を持つ格子歪みを含む平坦化層（５）であり、および、
    持ち運び用ウェーハ（１４）の絶縁層（１０）がドナー・ウェーハ（１２）の最上層（６）の自由表面（８）に直接接合されるか、あるいは、
    持ち運び用ウェーハ（１４）の絶縁層（１０）がドナー・ウェーハ（１２）の最上層（６）の表面（８）上に存在する、厚さが１０ナノメートル以下である皮相層（１９）上に接合されるように、該持ち運び用ウェーハ（１４）とドナー・ウェーハ（１２）が接合されること、とを特徴とする方法。
  2. ドナー・ウェーハ（１２）を作製する工程と持ち運び用ウェーハ（１４）を作製する工程とを備えている半導体ヘテロ構造を作製する方法であって、
    ドナー・ウェーハ（１２）を作製する工程は
    第１の面内格子定数（ａ1）を持つ第１のシリコン基板（２）上に、少なくともＧｅの組成比ｘが０から４０％まで増大するようにＳｉ1-xＧｅxの空間的に組成傾斜した緩衝層（３）をエピタキシャルに形成するステップであって、前記緩衝層は上部が格子緩和状態で第２の面内格子定数（ａ2）を有する、ステップと、
    前記緩衝層の表面を化学機械研磨によって研磨して、ｘａ２が４０％であるＳｉ1-xa2Ｇｅxa2の前記緩衝層の表面を形成するステップと、
    弗酸ＨＦ中に出され、水素Ｈ２中で８００℃から８５０℃の温度範囲で３分間加熱するステップと、
    該組成傾斜した緩衝層（３）上に、格子緩和状態で第３の面内格子定数（ａ3）を有すし、ｘａ３が３５％から３９．５％であるＳｉ1-xa3Ｇｅxa3の組成非傾斜層をエピタキシャルに形成するステップであって、前記組成非傾斜層の厚さは臨界膜厚未満である、ステップと、
    該組成非傾斜層上に格子歪みシリコンの最上層（６）をエピタキシャルに形成するステップと、
    を有し、
    持ち運び用ウェーハ（１４）を作製する工程は
    第２の基板（１）を備えるステップと、
    該第２の基板上に絶縁層（１０）を形成するステップと、
    ドナー・ウェーハ（１２）を持ち運び用ウェーハ（１４）に接合するステップと、
    を有し、
    該組成非傾斜層が前記第１および第２の格子定数（ａ1、ａ2）の中間の第３の格子定数（ａ3）を持つ格子歪みを含む平坦化層（５）であり、および、
    持ち運び用ウェーハ（１４）の絶縁層（１０）がドナー・ウェーハ（１２）の最上層（６）の自由表面（８）に直接接合されるか、あるいは、
    持ち運び用ウェーハ（１４）の絶縁層（１０）がドナー・ウェーハ（１２）の最上層（６）の表面（８）上に存在する、厚さが１０ナノメートル以下である皮相層（１９）上に接合されるように、該持ち運び用ウェーハ（１４）とドナー・ウェーハ（１２）が接合されること、とを特徴とする方法。
  3. 平坦化層（５）および／または最上層（６）が緩衝層（３）の成長温度よりも低い成長温度で成長されることを特徴とする、請求項１又は２のいずれかに記載の方法。
  4. 平坦化層（５）および／または最上層（６）の成長温度が緩衝層（３）の成長温度よりも５０℃から５００℃低いことを特徴とする、請求項３に記載の方法。
  5. 平坦化層（５）の厚さは欠陥が発生する臨界膜厚未満、具体的には１，０００Å未満の厚さであることを特徴とする、請求項１から４のいずれかに記載の方法。
  6. 最上層（６）は、前記格子歪みシリコンに代えて、具体的にはシリコン・ゲルマニウム（Ｓｉ1-xＧｅx）、ゲルマニウム（Ｇｅ）、および砒化ガリウム（ＧａＡｓ）の中の１つであることを特徴とする、請求項１から５に記載の方法。
  7. 最上層（６）は前記格子歪みシリコンに代えてシリコン・ゲルマニウム（Ｓｉ1-xＧｅx）とし、および／または平坦化層（５）をシリコン・ゲルマニウム（Ｓｉ1-xＧｅx）するとき、シリコン・ゲルマニウム（Ｓｉ1-xＧｅx）の成長温度は、ゲルマニウムの組成に依存して下表のように決められることを特徴とする、請求項１から６のいずれかに記載の方法。
    Figure 0005068635
  8. 最上層（６）を前記格子歪みシリコンに代えてシリコン・ゲルマニウム（Ｓｉ1-xＧｅx）としたとき、シリコン・ゲルマニウム（Ｓｉ1-xＧｅx）の成長温度は６００℃未満とし、一方、最上層（６）をゲルマニウム（Ｇｅ）としたとき、ゲルマニウムの成長温度は５００℃未満とすることを特徴とする、請求項１から７のいずれかに記載の方法。
JP2007311074A 2006-11-30 2007-11-30 半導体ヘテロ構造を作製する方法 Active JP5068635B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP06291860.2 2006-11-30
EP06291860.2A EP1928020B1 (en) 2006-11-30 2006-11-30 Method of manufacturing a semiconductor heterostructure

Publications (3)

Publication Number Publication Date
JP2008141206A JP2008141206A (ja) 2008-06-19
JP2008141206A6 JP2008141206A6 (ja) 2008-08-28
JP5068635B2 true JP5068635B2 (ja) 2012-11-07

Family

ID=37989091

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007311074A Active JP5068635B2 (ja) 2006-11-30 2007-11-30 半導体ヘテロ構造を作製する方法

Country Status (7)

Country Link
US (1) US7459374B2 (ja)
EP (1) EP1928020B1 (ja)
JP (1) JP5068635B2 (ja)
KR (1) KR100934037B1 (ja)
CN (1) CN100585801C (ja)
SG (1) SG143126A1 (ja)
TW (1) TWI358755B (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
JP4894390B2 (ja) * 2006-07-25 2012-03-14 信越半導体株式会社 半導体基板の製造方法
US7998835B2 (en) * 2008-01-15 2011-08-16 Globalfoundries Singapore Pte. Ltd. Strain-direct-on-insulator (SDOI) substrate and method of forming
EP2157602A1 (en) * 2008-08-20 2010-02-24 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. A method of manufacturing a plurality of fabrication wafers
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
EP3442006A3 (de) * 2011-01-25 2019-02-20 EV Group E. Thallner GmbH Verfahren zum permanenten bonden von wafern
FR2972567B1 (fr) * 2011-03-09 2013-03-22 Soitec Silicon On Insulator Méthode de formation d'une structure de ge sur iii/v sur isolant
JP5810718B2 (ja) * 2011-03-18 2015-11-11 富士ゼロックス株式会社 シリコン層転写用基板及び半導体基板の製造方法
US8802534B2 (en) * 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
FR2977069B1 (fr) * 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
TWI509659B (zh) 2013-08-02 2015-11-21 Nat Univ Tsing Hua 異質材料之自我對準水平接合製作方法
WO2015038309A1 (en) * 2013-09-16 2015-03-19 Applied Materials, Inc. Method of forming strain-relaxed buffer layers
JP6094541B2 (ja) 2014-07-28 2017-03-15 信越半導体株式会社 ゲルマニウムウェーハの研磨方法
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
US10332782B2 (en) * 2015-06-01 2019-06-25 Globalwafers Co., Ltd. Method of manufacturing silicon germanium-on-insulator
US9870940B2 (en) 2015-08-03 2018-01-16 Samsung Electronics Co., Ltd. Methods of forming nanosheets on lattice mismatched substrates
US10529616B2 (en) 2015-11-20 2020-01-07 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
DE102016214573A1 (de) * 2016-08-05 2018-02-08 Robert Bosch Gmbh Verfahren zum Herstellen eines Schichtstapels und/oder einer Topologie, Schichtstapel und Verfahren zum Erfassen eines Magnetfelds
KR101889352B1 (ko) 2016-09-13 2018-08-20 한국과학기술연구원 변형된 저마늄을 포함하는 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
JP7123182B2 (ja) 2018-06-08 2022-08-22 グローバルウェーハズ カンパニー リミテッド シリコン箔層の移転方法
CN108878263B (zh) * 2018-06-25 2022-03-18 中国科学院微电子研究所 半导体结构与其制作方法
WO2020150482A1 (en) * 2019-01-16 2020-07-23 The Regents Of The University Of California Wafer bonding for embedding active regions with relaxed nanofeatures
FR3098643B1 (fr) * 2019-07-09 2023-01-13 Commissariat Energie Atomique Fabrication d'un dispositif photosensible à semiconducteur
CN112582257A (zh) * 2020-11-23 2021-03-30 中国科学院微电子研究所 一种用于半导体量子计算的应变纯化硅衬底及其形成方法
CN112530855B (zh) * 2020-12-04 2024-04-12 中国科学院上海微系统与信息技术研究所 复合异质集成半导体结构、半导体器件及制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
JP2004507084A (ja) * 2000-08-16 2004-03-04 マサチューセッツ　インスティテュート　オブ　テクノロジー グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
JP4296726B2 (ja) * 2001-06-29 2009-07-15 株式会社Ｓｕｍｃｏ 半導体基板の製造方法及び電界効果型トランジスタの製造方法
JP4296727B2 (ja) * 2001-07-06 2009-07-15 株式会社Ｓｕｍｃｏ 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
KR100710513B1 (ko) 2001-08-06 2007-04-23 가부시키가이샤 섬코 반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
US7060632B2 (en) 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
EP1530800B1 (en) * 2002-08-23 2016-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
EP1439570A1 (en) 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it
US6963078B2 (en) * 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
TWI263709B (en) * 2004-02-17 2006-10-11 Ind Tech Res Inst Structure of strain relaxed thin Si/Ge epitaxial layer and fabricating method thereof
JP2006080278A (ja) * 2004-09-09 2006-03-23 Toshiba Ceramics Co Ltd 歪みシリコンウエハおよびその製造方法
US7202124B2 (en) * 2004-10-01 2007-04-10 Massachusetts Institute Of Technology Strained gettering layers for semiconductor processes
US20060151787A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation LOW CONCENTRATION SiGe BUFFER DURING STRAINED Si GROWTH OF SSGOI MATERIAL FOR DOPANT DIFFUSION CONTROL AND DEFECT REDUCTION

Also Published As

Publication number Publication date
JP2008141206A (ja) 2008-06-19
US7459374B2 (en) 2008-12-02
KR100934037B1 (ko) 2009-12-28
EP1928020A1 (en) 2008-06-04
TWI358755B (en) 2012-02-21
SG143126A1 (en) 2008-06-27
KR20080049630A (ko) 2008-06-04
CN100585801C (zh) 2010-01-27
CN101192512A (zh) 2008-06-04
TW200830368A (en) 2008-07-16
US20080132031A1 (en) 2008-06-05
EP1928020B1 (en) 2020-04-22

Similar Documents

Publication Publication Date Title
JP5068635B2 (ja) 半導体ヘテロ構造を作製する方法
JP2008141206A6 (ja) 半導体ヘテロ構造を作製する方法
JP4907256B2 (ja) 半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法
JP5101263B2 (ja) 半導体ヘテロ構造
TWI760855B (zh) 高電阻率絕緣層上矽(soi)晶圓
EP1482549B1 (en) Method of fabrication of a heteroepitaxial microstructure
JP2022165964A (ja) パワーデバイス用の窒化ガリウムエピタキシャル構造
JP2008153671A6 (ja) 半導体ヘテロ構造
US20070134901A1 (en) Growth of GaAs expitaxial layers on Si substrate by using a novel GeSi buffer layer
US8648387B2 (en) Nitride semiconductor template and method of manufacturing the same
CN114496732B (zh) 制造绝缘体上硅锗的方法
US7767548B2 (en) Method for manufacturing semiconductor wafer including a strained silicon layer
KR100768507B1 (ko) 반도체 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111005

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111021

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120221

RD13 Notification of appointment of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7433

Effective date: 20120222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120222

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120313

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120703

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120724

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120815

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150824

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5068635

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250