TWI760855B - 高電阻率絕緣層上矽(soi)晶圓 - Google Patents

高電阻率絕緣層上矽(soi)晶圓 Download PDF

Info

Publication number
TWI760855B
TWI760855B TW109132786A TW109132786A TWI760855B TW I760855 B TWI760855 B TW I760855B TW 109132786 A TW109132786 A TW 109132786A TW 109132786 A TW109132786 A TW 109132786A TW I760855 B TWI760855 B TW I760855B
Authority
TW
Taiwan
Prior art keywords
single crystal
silicon wafer
layer
crystal silicon
semiconductor layer
Prior art date
Application number
TW109132786A
Other languages
English (en)
Other versions
TW202103259A (zh
Inventor
伊格 珮杜斯
思力肯斯 科姆
王剛
尚恩 G 湯瑪斯
Original Assignee
環球晶圓股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 環球晶圓股份有限公司 filed Critical 環球晶圓股份有限公司
Publication of TW202103259A publication Critical patent/TW202103259A/zh
Application granted granted Critical
Publication of TWI760855B publication Critical patent/TWI760855B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76262—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76278—Vertical isolation by selective deposition of single crystal silicon, i.e. SEG techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Photovoltaic Devices (AREA)

Abstract

本發明提供一種用於製造SOI結構之高電阻率單晶半導體操作結構。該操作結構包含操作基板與內埋氧化物層之間的中間半導體層。該中間半導體層包含多晶、非晶形、奈米晶或單晶結構且包含選自由以下組成之群之材料：Si1-x Gex 、Si1-x Cx 、Si1-x-y Gex Sny 、Si1-x-y-z Gex Sny Cz 、Ge1-x Snx 、IIIA族氮化物、半導體氧化物及其任何組合。

Description

高電阻率絕緣層上矽(SOI)晶圓
[ 相關申請案之 交叉參考 ] 本申請案主張2014年1月23日申請的美國專利申請案第61/930,507號之優先權，其全部揭示內容以其全文引用的方式併入本文中。
本發明大體上關於半導體晶圓製造之領域。更特定言之，本發明係關於一種用於形成絕緣層上半導體(例如絕緣層上矽)結構之方法，且更特定言之係關於一種用於生產抵抗在內埋氧化物層附近區域中形成反轉層之操作晶圓之方法，該操作晶圓適用於製造絕緣層上半導體結構。
半導體晶圓一般由單晶錠(例如矽錠)製備，修整及研磨單晶錠以具有一或多個平面或凹口用於在後續程序中晶圓之正確定向。接著將錠切成個別晶圓。雖然本文將參考由矽建構之半導體晶圓，其他材料可用於製備半導體晶圓，諸如鍺、碳化矽、矽鍺或砷化鎵。
半導體晶圓(例如矽晶圓)可用於複合層結構之製備。複合層結構(例如絕緣層上半導體，且更具體言之，絕緣層上矽(silicon-on-insulator；SOI)結構)一般包含操作晶圓或層、裝置層及該操作層與該裝置層之間的絕緣(亦即，介電質)膜(通常為氧化物層)。一般而言，裝置層為約0.01微米至約20微米厚，諸如約0.05微米至20微米厚。一般而言，複合層結構，諸如絕緣層上矽(SOI)、藍寶石上矽(silicon-on-sapphire；SOS)及石英上矽，是藉由使兩個晶圓緊密接觸隨後熱處理以增強結合來產生。
熱退火之後，對結合結構進行進一步加工以移除很大部分之供體晶圓以實現層轉移。舉例而言，可使用晶圓薄化技術，例如蝕刻或研磨，通常稱為回蝕SOI (亦即，BESOI)，其中將矽晶圓結合至載體晶圓且接著緩慢地蝕刻掉直至在該載體晶圓上僅保留薄矽層。參見例如美國專利第5,189,500號，其揭示內容以引用的方式併入本文中就如同以其全文所闡述一樣。此方法為耗時且昂貴的，浪費該等基板中之一者且對薄於幾微米之層而言一般不具有適合的厚度均勻性。
實現層轉移之另一常見方法為利用氫植入隨後以熱方法誘導層分離。在供體晶圓之前表面下方的指定深度處植入粒子(例如氫原子或氫原子與氦原子之組合)。所植入之粒子在植入粒子之指定深度處在供體晶圓中形成分裂平面。清潔供體晶圓之表面以移除在植入過程期間沈積在晶圓上之有機化合物。
接著將供體晶圓之前表面結合至載體晶圓以經由親水性結合過程形成結合晶圓。在結合之前，藉由使晶圓之表面曝露於含有例如氧或氮之電漿來活化供體晶圓及/或載體晶圓。曝露於電漿在通常稱為表面活化之過程中修改表面之結構，該活化過程使得供體晶圓與載體晶圓中之一者或兩者之表面為親水性。接著將晶圓壓在一起且在其之間形成鍵。此鍵為相對弱的且在進一步加工可能發生之前必須加強。
在一些方法中，供體晶圓與載體晶圓之間的親水性結合(亦即，結合晶圓)藉由加熱結合晶圓對或使其退火來加強。在一些方法中，晶圓結合可在低溫，諸如大致300℃與500℃之間下發生。在一些方法中，晶圓結合可在高溫，諸如大致800℃與1100℃之間下發生。高溫使供體晶圓與載體晶圓之鄰接表面之間形成共價鍵，因此固化供體晶圓與載體晶圓之間的結合。同時藉由加熱結合晶圓或使其退火，較早植入供體晶圓中之粒子弱化分裂平面。
接著沿分裂平面自結合晶圓分離(亦即分裂)供體晶圓之一部分以形成SOI晶圓。可藉由將結合晶圓置放於夾具中進行分裂，其中垂直於結合晶圓之相對側施加機械力以便將供體晶圓之一部分拉離結合晶圓。根據一些方法，利用吸盤來施加機械力。藉由在分裂平面處的結合晶圓之邊緣處施加機械楔來起始供體晶圓之部分之分離以便沿分裂平面起始裂紋擴張。藉由吸盤施加之機械力接著自結合晶圓拉動供體晶圓之部分，因此形成SOI晶圓。
根據其他方法，可取而代之使結合對經受高溫歷經一定時間段以自結合晶圓分離供體晶圓之部分。曝露於高溫使裂紋沿分裂平面起始及擴張，因此分離供體晶圓之一部分。此方法允許轉移層之較好均勻性且允許供體晶圓之再循環，但通常要求將植入與結合對加熱至接近500℃溫度。
對諸如天線開關之RF相關裝置使用高電阻率絕緣層上半導體(例如絕緣層上矽)晶圓在成本及集成方面提供優於傳統基板之益處。為了在使用導電基板用於高頻應用時減少寄生功率損失且使固有諧波失真降至最大，有必要(但不足夠)使用具有高電阻率之基板晶圓。因此，RF裝置之操作晶圓之電阻率為至少50 Ohm-cm，且更通常大於約500 Ohm-cm。極高電阻率半導體基板，諸如矽晶圓，易於在BOX/操作界面處形成高導電性電荷反轉層或累積層，其降低基板之有效電阻率且產生寄生功率損失及在RF頻率下操作裝置時之裝置非線性。參見圖1，其描繪高電阻率絕緣層上矽結構1，該結構包含p型操作基板2、具有正電荷6之內埋氧化物層4及矽裝置層8。n型反轉層10在具有正電荷6之內埋氧化物層4與p型操作基板2之界面處形成。此等反轉層/累積層10可因施加至裝置自身之BOX固定電荷、氧化物捕獲電荷、界面捕獲電荷及甚至DC偏壓所致。
已開發方法來在任何誘導之反轉層或累積層中捕獲電荷以使得甚至在極接近表面區域中維持基板之高電阻率。已知高電阻率操作基板與內埋氧化物(buried oxide；BOX)之間的電荷捕獲層(charge trapping layer；CTL)可提高使用SOI晶圓製造的RF裝置之效能。已提出多種方法來形成此等高界面捕獲層。舉例而言，形成具有CTL之絕緣層上半導體(例如絕緣層上矽或SOI)用於RF裝置應用之方法中之一者係基於將未摻雜多晶矽膜沈積於具有高電阻率之矽基板上且接著在其上形成氧化物與頂部矽層之堆疊。多晶矽層充當矽基板與內埋氧化物層之間的高缺陷度層。參見圖2，其描繪絕緣層上矽結構20，該結構包含高電阻率基板22、內埋氧化物層24及矽裝置層26。陷阱富集層28，例如多晶矽膜，用作絕緣層上矽結構20中之高電阻率基板22與內埋氧化物層24之間的電荷捕獲層。替代方法為植入重離子以形成近表面損傷層。在頂部矽層26中建構裝置，諸如射頻裝置。
已在學術研究中展示氧化物與基板之間的多晶矽層改進裝置分離、降低傳輸線損失且減少諧波失真。參見例如：H. S. Gamble等人「Low-loss CPW lines on surface stabilized high resistivity silicon,」Microwave Guided Wave Lett. , 9(10), 第395-397頁, 1999；D. Lederer, R. Lobet and J.-P. Raskin,「Enhanced high resistivity SOI wafers for RF applications,」IEEE Intl. SOI Conf. , 第46-47頁, 2004；D. Lederer and J.-P. Raskin,「New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity,」IEEE Electron Device Letters , 第26卷, 第11期, 第805-807頁, 2005；D. Lederer, B. Aspar, C. Laghaé and J.-P. Raskin,「Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI substrate,」IEEE International SOI Conference , 第29-30頁, 2006；及Daniel C. Kerret al.「Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer」, Silicon Monolithic Integrated Circuits in RF Systems, 2008. SiRF 2008 (IEEE Topical Meeting), 第151-154頁, 2008。實際上，多晶矽層作為電荷捕獲層之有效性可能不足以滿足先進SOI RF裝置之效能目標。在某些狀況下，CTL可能降低裝置特徵。
簡言之，本發明係關於一種多層結構，其包括：一單晶矽晶圓操作基板，其包括：兩個大體上平行之主表面，其等之一者係該單晶矽晶圓操作基板之一前表面且其等之另一者係該單晶矽晶圓操作基板之一後表面；一圓周邊緣，其接合該單晶矽晶圓操作基板之該前表面及該後表面；及一中心面，其介於該單晶矽晶圓操作基板之該前表面與該後表面之間；其中該單晶矽晶圓操作基板具有一體電阻率介於大約750 Ohm-cm與大約100,000 Ohm-cm之間；一中間半導體層，其具有比該單晶矽晶圓操作基板之電子親和力為低的電子親和力，其中該中間半導體層包括一多晶、非晶形、奈米晶或單晶結構，及包括選自由Si1-x Gex 、Si1-x-y Gex Sny 、Si1-x-y-z Gex Sny Cz 、Ge1-x Snx 及其等之任何組合組成之群組的一材料，其中x、y及z為在0.1至0.9之值內之莫耳比；一電荷捕獲層，其位於該中間半導體層以及一半導體氧化物層之間；該半導體氧化物層；及一單晶矽裝置層，其與該半導體氧化物層界面接觸。
本發明進一步係關於一種多層結構，其包括：一單晶矽晶圓操作基板，其包括：兩個大體上平行之主表面，其等之一者係該單晶矽晶圓操作基板之一前表面且其等之另一者係該單晶矽晶圓操作基板之一後表面；一圓周邊緣，其接合該單晶矽晶圓操作基板之該前表面及該後表面；及一中心面，其介於該單晶矽晶圓操作基板之該前表面與該後表面之間；其中該單晶矽晶圓操作基板具有一體電阻率介於大約750 Ohm-cm與大約100,000 Ohm-cm之間；一電荷捕獲層，其位於該單晶矽晶圓操作基板之該前表面及一中間半導體層之間；該中間半導體層，其具有比該單晶矽晶圓操作基板之電子親和力為低的電子親和力，其中該中間半導體層包括一多晶、非晶形、奈米晶或單晶結構，及包括選自由Si1-x Gex 、Si1-x-y Gex Sny 、Si1-x-y-z Gex Sny Cz 、Ge1-x Snx 及其等之任何組合組成之群組的一材料，其中x、y及z為在0.1至0.9之值內之莫耳比；一半導體氧化物層；及一單晶矽裝置層，其與該半導體氧化物層界面接觸。
本發明之其他目標及特徵部分為顯而易見的且部分將在下文中指出。
根據本發明，提供一種用於設計及製造絕緣層上半導體晶圓之方法，該等晶圓包含單晶半導體操作結構、介電層(通常為內埋氧化物層或BOX)及裝置層。單晶半導體操作結構，例如單晶半導體操作晶圓，製備成包含具有比操作基板低的電子親和力之中間半導體層。在內埋氧化物層與操作基板之界面處或在該界面附近製備此中間半導體層。包含具有低電子親和力之中間半導體層之單晶半導體操作結構適用於生產絕緣層上半導體(例如絕緣層上矽)結構。根據本發明，在內埋氧化物層與操作基板之間的界面處或在該界面附近之區域形成單晶半導體操作結構(例如晶圓)中具有低電子親和力之中間半導體層。有利地，本發明之方法提供一種具有低電子親和力之中間半導體層，其有效用於提高內埋氧化物層與操作基板之間的界面處的結構區域中針對電荷反轉之抗擾性。
導致高電阻率絕緣層上半導體(HR-SOI，例如高電阻率絕緣層上矽) RF裝置效能降低之關鍵因素為在與內埋氧化物層(BOX)之界面處的SOI p型操作結構之表面上之n型反轉層。反轉層經誘導以中和BOX中之正電荷，其對於矽及其他半導體上之氧化物通常為不可避免的。參見圖1，其為習知絕緣層上矽晶圓1之描述，其中已在內埋氧化物層4與p型操作基板2之界面處形成n型反轉層10。本發明提供一種製造高電阻率絕緣層上半導體結構、例如高電阻率絕緣層上矽結構以用於RF裝置之方法，其經製備成在與內埋氧化物層之界面處或在該界面附近的操作基板區域的針對反轉之抗擾性提高。本發明之HR-SOI結構藉由在操作基板與BOX之間包含中間半導體層之操作結構來製備。中間半導體層由電子親和力比操作基板之電子親和力低的半導體材料製成(電子親和力為自傳導帶底部釋放電子至真空能階所需之能量)。參見圖3，其為包含操作基板32、內埋氧化物層34 (包含正電荷36)及矽裝置層38之絕緣層上矽結構30之描述，根據本發明，其中在內埋氧化物層與操作基板之界面處無n型反轉層形成。取而代之，絕緣層上矽結構30包含具有比操作基板低的電子親和力之未反轉中間半導體層40。具有比操作基板低的電子親和力之此中間半導體層40能夠抑制n型反轉層之形成。
由圖4與圖5中所提供之能帶圖說明在習知p型操作基板中形成n型反轉層之原因。圖4為描繪在BOX形成之前典型的p型操作晶圓之能帶圖之曲線圖，而圖5為描繪在BOX形成之後根據先前技術的操作晶圓之能帶圖之曲線圖。如圖4中所描繪，傳導帶及價帶為真空中之習知p型矽晶圓的典型特徵。在氧化矽層沈積之後，其中一般固有地存在之正電荷需要由負電荷中和。因此，基板中之任何電子載體(帶負電)將被吸引至BOX界面且將於此處累積。因此，相較於p型基板上之主體部分，基板之界面層將用電子填充。如圖5中所描繪，BOX中之正電荷使在與BOX之表面處的矽之價帶及傳導帶彎曲。因此，在表面處出現可移動少數載體電子之負電荷。其形成稱為反轉層之界面導電層。
根據本發明之方法，在內埋氧化物層與操作基板之界面處或在該界面附近由中間半導體層形成單晶半導體操作結構。該中間半導體層具有比操作基板低的電子親和力。中間半導體層提高操作結構抵抗BOX界面附近n型反轉層之形成的能力。中間半導體層經設計成具有比操作基板(其通常為p型基板)高的電子能量。藉由在操作基板與BOX之界面處或在該界面附近形成更高電子能量半導體層，對電子(亦即，可移動負電荷)自高電阻率基板至BOX界面之吸引力降低。換言之，BOX中之正電荷將由中間半導體層中之基本上固定(或較少移動)的帶負電離子中和。舉例而言，若中間半導體層包含SiGe層，則固定電荷中和之原子包含SiGe晶體網路中之Si- 或Ge- 離子。圖6與圖7中說明本發明之操作基板中的半導體層之反轉抑制效應之機制。圖6為描繪在BOX形成之前根據本發明的操作晶圓之能帶圖之曲線圖，其描繪中間半導體層之增強的p型性質，如由與費米能階(Fermi level)相比傳導帶及價帶之相對位置所示。圖7為描繪在BOX形成之後根據本發明的操作晶圓之能帶圖之曲線圖。中間半導體層改變價帶及傳導帶以使得甚至在BOX形成之後，此等帶有效地保持其p型特徵，甚至在附近的BOX耗盡層中亦如此(Ec - Ef ＞Ef - Ev )。
參見圖3，用於本發明中之基板為單晶半導體操作基板32，例如單晶半導體操作晶圓。一般而言，該單晶半導體操作基板32包含兩個大體平行的主表面。平行表面中之一者為基板32之前表面且另一平行表面為基板32之後表面。基板32包含接合前表面與後表面之圓周邊緣及前表面與後表面之間的中心平面。基板32另外包含垂直於中心平面之虛擬中心軸及自該中心軸延伸至圓周邊緣之徑向長度。另外，由於半導體基板，例如矽晶圓，通常具有一些總厚度變化(total thickness variation；TTV)、翹曲及彎曲，前表面上之每一點與後表面上之每一點之間的中點可能未精確地落入一平面內。然而，作為實際問題，TTV、翹曲及彎曲通常為如此輕微，因此近似估計中點可據稱落入大致與前表面及後表面等距的虛擬中心平面內。根據本發明之方法，在絕緣層上半導體結構30之製造中，裝置層38一般衍生自單晶半導體供體基板(未圖示)。在一些實施例中，在本文所述之操作中之任一者之前供體基板可實質上與操作基板32相同，亦即包含相同材料且具有相同一般尺寸。在一些實施例中，操作基板32及供體基板可包含不同材料，例如在絕緣層上藍寶石結構之形成中。
在如本文所述之任何操作之前，操作基板32 (及供體基板)之前表面與後表面可實質上相同。僅為方便起見將表面稱為「前表面」或「後表面」且一般用來區分在上面執行本發明之方法之操作之表面。在本發明之上下文中，單晶半導體操作基板32(例如單晶矽操作晶圓)之「前表面」係指變為結合結構30之內表面之基板主表面。根據本發明之方法，在單晶半導體操作基板32之前表面上製備中間半導體層40。因此，單晶半導體操作基板32(例如操作晶圓)之「後表面」係指變為結合結構之外表面之主表面。相似地，單晶半導體供體基板(例如單晶矽供體晶圓)之「前表面」係指變為結合結構之內表面之單晶半導體供體基板主表面，且單晶半導體供體基板(例如單晶矽供體晶圓)之「後表面」係指變為結合結構之外表面之主表面。供體基板之前表面可包含介電層，例如氧化物層，其變為最終絕緣層上半導體結構30中之內部介電層34。
單晶半導體操作基板及單晶半導體供體基板可為單晶半導體晶圓。在較佳實施例中，半導體晶圓包含選自由以下組成之群之半導體材料：矽、碳化矽、藍寶石、氮化鋁、矽鍺、砷化鎵、氮化鎵、磷化銦、砷化銦鎵、鍺及其組合。操作基板32與裝置層38可包含相同半導體材料或其可不同。鑒於其，SOI結構30可包含例如絕緣層上矽、絕緣層上藍寶石、絕緣層上氮化鋁及其他組合。本發明之單晶半導體晶圓，例如單晶矽操作晶圓及單晶矽供體晶圓，其標稱直徑通常為至少約150 mm、至少約200 mm、至少約250 mm、至少約300 mm、至少約400 mm、至少約450 mm或450 mm以上。晶圓厚度可在約250微米至約1500微米之範圍內變化，適當地在約500微米至約1000微米之範圍內。
在尤其較佳實施例中，單晶半導體晶圓包含已自根據習知柴可拉斯基(Czochralski)晶體生長方法或浮區生長方法生長之單晶錠切下的單晶矽晶圓。該等方法以及標準矽切割、研磨、蝕刻及拋光技術揭示於例如F. Shimura, Semiconductor Silicon Crystal Technology, Academic Press, 1989及Silicon Chemical Etching, (J. Grabmaier編) Springer-Verlag, N.Y., 1982 (以引用的方式併入本文中)中。較佳地，藉由熟習此項技術者已知之標準方法拋光及清潔晶圓。參見例如W.C. O'Mara等人,Handbook of Semiconductor Silicon Technology , Noyes Publications。若需要，可在例如標準SC1/SC2溶液中清潔晶圓。在一些實施例中，本發明之單晶矽晶圓為已自根據習知柴可拉斯基(「Cz」)晶體生長方法生長之單晶錠切下的單晶矽晶圓，其標稱直徑通常為至少約150 mm、至少約200 mm、至少約250 mm、至少約300 mm、至少約400 mm、至少約450 mm或450 mm以上。較佳地，單晶矽操作晶圓與單晶矽供體晶圓均具有鏡面拋光前表面光潔度，其不含表面缺陷，諸如刮痕、大粒子等。晶圓厚度可在約250微米至約1500微米之範圍內變化，適當地在約500微米至約1000微米之範圍內。在一些特定實施例中，晶圓厚度可為約725微米。
在一些實施例中，單晶半導體晶圓，亦即操作晶圓及供體晶圓，包含在一般藉由柴可拉斯基生長方法實現之濃度下之間隙氧。在一些實施例中，半導體晶圓包含在約1 PPMA與約30 PPMA之間，諸如約4 PPMA與約18 PPMA之間的濃度下之氧。在一些實施例中，半導體晶圓包含在約10 PPMA與約35 PPMA之間的濃度下之氧。可根據SEMI MF 1188-1105量測間隙氧。
在一些實施例中，半導體操作基板，例如單晶半導體操作基板，諸如單晶矽操作晶圓，具有相對較高的最小體電阻率。一般自藉由柴可拉斯基方法或浮區方法生長之單晶錠切下高電阻率晶圓。Cz生長矽晶圓可在約600℃至約1000℃範圍內之溫度下進行熱退火以便消滅由在晶體成長期間併入之氧所引起的熱供體。在一些實施例中，單晶半導體操作晶圓之最小體電阻率為至少50 Ohm-cm，諸如在約50 Ohm-cm與約100,000 Ohm-cm之間、約100 Ohm-cm與約100,000 Ohm-cm之間、或約500 Ohm-cm與約10,000 Ohm-cm之間、或約750 Ohm-cm與約10,000 Ohm-cm之間、約1000 Ohm-cm與約10,000 Ohm-cm之間、約2000 Ohm-cm與約10,000 Ohm-cm之間或約3000 Ohm-cm與約5,000 Ohm-cm之間。在一些實施例中，單晶半導體操作晶圓之最小體電阻率在約750 Ohm-cm與約5,000 Ohm-cm之間。
在較佳實施例中，高電阻率單晶半導體操作晶圓包含p型摻雜劑，通常為硼。一般而言，p型摻雜劑之濃度為約1×1014 /cm3 或1×1014 /cm3 以下，諸如1×1013 /cm3 或1×1013 /cm3 以下，或1×1012 /cm3 或1×1012 /cm3 以下。在一些實施例中，p型摻雜劑之濃度可在約1×1012 /cm3 與約1×1013 /cm3 之間。用於製備高電阻率晶圓之方法為此項技術中已知的，且該等高電阻率晶圓可自商業供應商，諸如SunEdison公司(St. Peters, MO；以前為MEMC Electronic Materials公司)獲得。
根據本發明之方法，半導體材料作為中間半導體層沈積至單晶半導體操作基板(例如單晶矽操作晶圓)之曝露的前表面上。在一些實施例中，單晶半導體操作基板之前表面包含曝露的氧化前表面層。中間半導體層可包含多晶結構、非晶形結構、奈米晶結構或單晶結構。通常藉由使半導體材料保持底層基板之晶體結構之方法，諸如磊晶沈積來沈積單晶材料。奈米晶材料包括具有約小於約100 nm極小晶粒大小之材料。描述為奈米晶之結構係指自多晶至非晶形之過渡結構。多晶材料指示包含具有隨機晶體定向之小晶體之材料。多晶材料晶粒之大小可為如小至約20奈米。非晶形材料缺乏短程與長程有序。在一些情況下，該材料可包含具有不超過約10奈米結晶度而仍視為基本上非晶形之晶粒。
在BOX與操作基板之界面處或該界面附近形成之中間半導體層包含相對於單晶半導體操作基板具有較低電子親和力之材料。具有比單晶半導體操作基板(通常為單晶矽操作基板)低的電子親和力之例示性材料包括摻雜有鍺、碳、錫及其組合中之一者之矽，或摻雜有錫之鍺。舉例而言，該材料可選自由以下組成之群：Si1-x Gex 、Si1-x Cx 、Si1-x-y Gex Sny 、Si1-x-y-z Gex Sny Cz 、Ge1-x Snx 及其任何組合。在此等化學式中，x、y及z為在0至1之值內變化的莫耳比，以使得材料為合成半導體。在一些實施例中，0＜x＜1且較佳地0.01＜x＜0.99或0.1＜x＜0.9或0.2＜x＜0.7。在其他實施例中，0＜x+y＜1且較佳地0.01＜x+y＜0.99或0.1＜x+y＜0.9或0.2＜x+y＜0.7。在另其他實施例中，0＜x+y+z＜1且較佳地0.01＜x+y+z＜0.99或0.1＜x+y+z＜0.9或0.2＜x+y+z＜0.7。在一些實施例中，x、y及z之值在0.01與0.99之間變化，諸如在約0.05與約0.95之間或在約0.1與約0.9之間。較佳地，x、y及z之值可在約0.2與約0.7之間。額外半導體材料包括IIIA族氮化物及半導體氧化物。在一些實施例中，IIIA族氮化物可包括GaN、AlN、InN、BN及Al1-x-y-z Gax Iny Bz N，其中0＜x+y+z＜1，更佳地0.01＜x+y+z＜0.99或在0.1＜x+y+z＜0.9之間。在一些實施例中，x、y及z之值可在約0.2與約0.7之間。半導體氧化物包括SnO2 、TiO2 、ZnO。
用於沈積至單晶半導體操作基板之前表面(例如視情況單晶矽晶圓)之氧化前表面上之材料可藉由此項技術中已知的手段來沈積。可藉由化學氣相沈積(chemical vapor phase deposition；CVD)、有機金屬CVD、分子束磊晶法(molecular beam epitaxy；MBE)、電漿增強CVD、原子層沈積、物理氣相沈積、脈衝雷射沈積、植入Si中或層轉移來形成層。在一些實施例中，可使用低壓化學氣相沈積(low pressure chemical vapor deposition；LPCVD)、電漿增強式化學氣相沈積(plasma enhanced chemical vapor deposition；PECVD)或物理氣相沈積(physical vapor deposition；PVD)來沈積半導體材料。舉例而言，摻雜有鍺、碳、錫及其組合之多晶矽可藉由化學氣相沈積來沈積。在一些實施例中，可使用二氯矽烷作為Si之前驅體在CVD反應器中發生矽沈積。替代矽前驅體可包括(但不限於)矽烷、二矽烷、三氯矽烷、三矽烷、戊矽烷、新戊矽烷或其他高階前驅體。在一些實施例中，可在約350℃與約950℃之間或約450℃與約950℃之間或約550℃與約690℃之間、諸如約580℃與約650℃之間之溫度範圍下藉由熱解矽前驅體(諸如矽烷(SiH4 ))將矽沈積至表面氧化層上。室壓可在約70毫托至約400毫托之範圍內。對於一些沈積方法，壓力可在約0.5托至約750托之範圍內，諸如在約1托與約750托之間或在約1托與約60托之間。半導體層沈積速率可在10-500 nm/min，較佳20-100 nm/min之範圍內。可藉由在摻雜劑氣體中包括鍺化合物，諸如有機鍺化合物，諸如鍺烷、二鍺烷、異丁基鍺烷、烷基三氯化鍺及二甲基胺基三氯化鍺用鍺摻雜矽。另外，諸如鍺烷基矽烷(germlysilane)或矽烷基鍺之常規前驅體可用於沈積SiGe層。有機金屬錫化合物(諸如氯化錫)及氫化錫前驅體通常用於含錫化合物沈積。可使用諸如四氯化矽及甲烷之前驅體藉由熱電漿化學氣相沈積在磊晶反應器中沈積摻雜有碳之矽。用於CVD或PECVD之適合碳前驅體包括甲基矽烷、甲烷、乙烷、乙烯等。對於LPCVD沈積，甲基矽烷為尤其較佳前驅體，因為其提供碳及矽。對於PECVD沈積，較佳前驅體包括矽烷及甲烷。
可以使得摻雜劑C、Ge或Sn之濃度改變且一般沿自單晶半導體操作基板沈積之方向逐漸增加之方式沈積摻雜有C、Ge或Sn之矽。濃度可根據線性梯度、拋物線梯度變化或可以逐步方式改變。舉例而言，在其中Ge含量以逐步方式增加之方法中，沈積50 nm厚第一Si1-x Gex (其中x=0.2)層隨後沈積30 nm第二Si1-x Gex (其中x=0.4)層。接著沈積30 nm厚第三Si1-x Gex (其中x=0.6)層。梯度Si1-x Gex 層結構之額外益處為在Si1-x Gex 層堆疊中建構電場，其將電子推離層表面。用以實現此梯度Ge分佈之又一方法為自操作基板表面處之起始Ge濃度直至在指定厚度高於起始Ge濃度之最終Ge濃度線性或拋物線地分級Ge組成。舉例而言，Si1-x Gex 之沈積可以呈適合莫耳比之適合前驅體開始以使得x=0.2，亦即，初始沈積為Si0.8 Ge0.2 ，且鍺前驅體濃度可逐漸增加直至形成具有約0.3微米與約5微米之間厚度之中間層，其中最終半導體材料包含Si0.4 Ge0.6 。許多其他變化為可能的而仍屬於本發明之範疇內。
可在一般在約75℃與約300℃之間範圍內的溫度下藉由電漿增強式化學氣相沈積(PECVD)自矽前驅體，諸如矽烷、二矽烷、二氯矽烷、三氯矽烷、三矽烷、戊矽烷、新戊矽烷或其他高階前驅體沈積非晶形矽。
鍺層，其可視情況摻雜有錫，可在至多約300℃溫度下藉由化學氣相沈積藉由包括有機鍺化合物，諸如鍺烷、二鍺烷、異丁基鍺烷、烷基三氯化鍺及二甲基胺基三氯化鍺來沈積。磊晶沈積適用於沈積基本上保持底層操作基板之單晶結構之半導體層。然而，視沈積條件而定，使用磊晶反應器沈積之半導體層可沈積為多晶或非晶形。最後，亦有可能沈積磊晶半導體層且使磊晶沈積半導體層進行進一步加工以藉此將其轉化為高度缺陷結構，其特性與多晶材料相似。
在本發明之上下文中，IIIA族係指硼族元素，包括硼、鋁、鎵、銦。因此，IIIA族氮化物包括氮化硼、氮化鋁、氮化鎵及氮化銦。可使用有機金屬化學氣相沈積(metalorganic chemical vapor deposition；MOCVD)、有機金屬氣相磊晶(metalorganic vapor phase epitaxy；MOVPE)或分子束磊晶法(MBE)沈積IIIA族氮化物層。在一些較佳實施例中，可使用有機金屬化學氣相沈積(MOCVD)沈積IIIA族氮化物層。適合MOCVD反應器可為Veeco TurboDisc或Aixtron G5。在MOCVD中，有機金屬化合物用作前驅體。適用於MOCVD之鋁前驅體包括三甲基鋁及三乙基鋁。用於MOCVD之鎵前驅體包括三甲基鎵及三乙基鎵。適用於MOCVD之銦前驅體包括三甲基銦、三乙基銦、二異丙基甲基銦及乙基二甲基銦。適用於MOCVD之氮前驅體包括銨、苯基肼、二甲基肼、第三丁基胺及氨。硼前驅體包括二硼烷、氯化硼、1,3,5-三(N-甲基)硼氮炔。V族前驅體(例如氨)比IIIA族前驅體(例如三甲基鎵)之莫耳比可在0.1至10000之間，諸如在1至10000之間，較佳在100至1000之間。沈積溫度視合金之組成而定在700℃至1200℃範圍內。含銦氮化物需要沈積溫度朝向下端，在700℃與800℃之間。IIIA族氮化物可在減壓下，諸如約10托至約760托(約101千帕)、較佳在約10托(約1.33千帕)與約80托(約10.67千帕)之間形成。富鋁氮化物偏好低側上之沈積壓力，10-80托。氮、氫或氮與氫之混合物可用作載氣。當含銦氮化物沈積時，氮載氣為較佳的。氮化物合金之厚度在0.01 μm至1 μm範圍內，較佳在0.1 μm至0.5 μm範圍內。在MBE中，可使用Ga、In、Al、B之有機金屬前驅體或固體源。N2 或NH3 可用於作為氮化物前驅體。電漿可用於使前驅體破裂且降低生長溫度。沈積溫度在400℃至900℃範圍內，較佳在600℃與800℃之間。MBE在超高真空(10-10 -10-8 托)中操作。氮化物合金之厚度在0.01 μm至1 μm範圍內，較佳在0.1 μm至0.5 μm範圍內。
在化學氣相沈積室中進行SnO2 、TiO2 及ZnO2 之沈積。典型的錫有機金屬前驅體包括(但不限於)四甲基錫、三甲基氯化錫。典型的鈦有機金屬前驅體包括(但不限於)甲基氯化鈦及氯化鈦；典型的鋅有機金屬前驅體包括(但不限於)二甲基鋅及二乙基鋅。氧、臭氧或水用作氧源。反應器壓力在約10托至約760托(約101千帕)、較佳在約10托(約1.33千帕)與約80托(約10.67千帕)之間範圍內之情況下自400℃至600℃進行沈積。
根據一些實施例，在單晶半導體操作晶圓之前表面層上形成之中間半導體層可沈積為應變半導體層。一般而言，磊晶沈積層基本上保持底層基板之結晶形式，其可為(100)、(110)或(111)。在其中半導體層與基板之晶格常數不同之情況下，磊晶層產生應變以適應差異，通常正如在矽頂部上生長之SiGe及Si:C材料之情況一樣。在一些實施例中，可能需要保持沈積的中間半導體層之應變特徵。在一些實施例中，然而，本發明之方法進一步包括部分地鬆弛或完全鬆弛半導體層。在磊晶晶圓加工(諸如高溫退火)後期間，由於高應變，可在磊晶層中產生及倍增應力誘導之缺陷，諸如位錯。該等缺陷結構之發展降低層中之內部應力且鬆弛應變層。此鬆弛可為局部的或可完全鬆弛半導體層。在磊晶沈積期間可能的是，磊晶層達到其中可發生鬆弛之臨界厚度。在一些實施例中，應變磊晶層可由於所發展的缺陷結構變得完全鬆弛。通常，溫度愈高且磊晶熱處理後之持續時間愈久，完全鬆弛之概率愈高。作為一實例，將在大於1000℃溫度下1小時退火期間基本上鬆弛藉由矽操作結構上之磊晶沈積生長之Si0.5 Ge0.5 層。
中間半導體層之層厚度以實驗方式確定以使得其足以滿足裝置要求但不過多延伸，因為後者增加製造成本。中間半導體層之總厚度可在約0.3微米與約5微米之間，諸如在約0.3微米與約3微米之間，諸如在約0.3微米與約2微米之間或在約2微米與約3微米之間。
根據本發明，具有比操作基板低的電子親和力之中間半導體層之作用不一定為電荷捕獲。然而，此中間半導體層亦可捕獲電荷，為其帶來在RF效能方面之額外益處。在一些實施例中，本發明之方法可與習知電荷捕獲層組合使用。在一些實施例中，可將CTL置放在BOX下方，亦即電荷捕獲層在中間半導體層與介電層之間。在一些實施例中，CTL可在本發明之中間半導體層下方，亦即電荷捕獲層在中間半導體層與操作基板之間。
可藉由半導體加工之習知方法進一步處理中間半導體層來以所需方式修改其特性。舉例而言，SiGe層可用硼植入，其使SiGe晶體結構在高溫處理期間穩定。用諸如氬之重離子植入可用於非晶化添加電荷捕獲能力之半導體層。半導體層之頂部上之電漿或濕式化學蝕刻可改善其用於高品質SOI製造所必需的結合特性。磊晶生長可產生具有粗糙表面之半導體層。在一些實施例中，因此，可能需要化學機械拋光以確保在SOI結合期間之表面平滑度。
在中間半導體層沈積之後，在沈積的半導體材料膜之頂部上形成氧化物膜。此可能藉由此項技術中已知之手段，諸如熱氧化(其中將消耗沈積的半導體材料膜之一定部分)及/或CVD氧化物沈積來完成。氧化物可為化學氧化物、熱氧化物或沈積氧化物。較佳氧化物厚度可在5 Å-10000 Å範圍內，但更佳在5 Å-50 Å範圍內。如先前提及，氧化物膜，例如氧化矽，一般而言，在許多情況下固有地包含淨正電荷。半導體層中之正電荷由若干氧化物電荷產生。該等電荷包括界面捕獲電荷Qit ，其係由於內埋氧化物(例如氧化矽)與單晶半導體操作材料(例如單晶矽)之間的界面特性所致。此電荷視界面之化學組成而定。界面捕獲電荷密度為定向依賴性的。舉例而言，在具有＜100＞晶體定向之單晶矽操作基板之近表面區域中之正電荷密度為約小於具有＜111＞晶體定向之矽中之電荷密度的數量級。在450℃氫退火之後，界面捕獲電荷＜100＞晶體定向矽可低至1010 /cm2 。正電荷之額外來源為固定氧化物電荷Qf ，其為最影響HR-SOI效能之電荷。固定氧化物電荷位於距SiO2 -Si界面大致3 nm內。此電荷為固定的且無法隨表面電位之廣泛變化而帶電或放電。一般而言，Qf 為正的且視氧化與退火條件及矽定向而定。已提出，在氧化停止時，界面附近留下一些離子矽，其可導致正界面電荷Qf 。經仔細處理的SiO2 -Si界面系統之典型的固定氧化物電荷密度對於＜100＞晶體定向表面為約1010 /cm2 且對於＜111＞晶體定向表面為約5×1010 /cm2 。正電荷之另一來源包含氧化物捕獲之電荷Qot 。氧化物捕獲之電荷與二氧化矽中之缺陷相關。此等電荷可例如藉由X射線輻射或高能電子轟擊分佈在氧化物層內部之陷阱來形成。大部分過程相關之氧化物捕獲電荷可藉由低溫退火移除。最後，正氧化物電荷可包含移動離子電荷Qm 。移動離子電荷Qm ，諸如鈉或其他鹼離子為正的且在升高的溫度(例如＞100℃)及高電場操作下在氧化物內移動。內埋氧化物層中之此等正電荷源與因如先前所述n型反轉層之形成所致之HR-SOI裝置降級相關。包含低電子親和力材料之本發明之中間半導體層使得p型操作基板能夠甚至在BOX附近界面區域中保持其p型特徵。
氧化之後，晶圓清潔為視情況選用的。若需要，可例如在標準SC1/SC2溶液中清潔晶圓。另外，可對晶圓進行化學機械拋光(chemical mechanical polishing；CMP)以降低表面粗糙度，較佳降至小於約5埃之RMS2×2 um2 位準，其中均方根為
Figure 02_image001
，粗糙度分佈含有有序的、沿跡線等間隔之點，且yi 為平均線距資料點之垂直距離。
根據本文所述之方法製備的包含單晶半導體操作基板、具有比該操作基板低的電子親和力之中間半導體層及氧化物層之單晶半導體操作晶圓隨後結合根據習知層轉移方法製備之單晶半導體供體基板，例如單晶半導體供體晶圓。亦即，可對單晶半導體供體晶圓進行包括氧化、植入及植入後清潔之標準方法步驟。因此，單晶半導體供體基板，諸如習知地用於製備多層半導體結構之材料之單晶半導體晶圓，例如單晶矽供體晶圓，其已經蝕刻與拋光及視情況氧化，對其進行離子植入以在該供體基板中形成損傷層。可在市售儀器，諸如Applied Materials Quantum II中進行離子植入。植入離子包括He、H、H2 或其組合。在一些實施例中，可能需要使單晶半導體供體晶圓(例如單晶矽供體晶圓)在植入之後進行清潔。在一些較佳實施例中，清潔可包括Piranha清潔隨後去離子水沖洗及SC1/SC2清潔。在本發明之一些實施例中，其中具有藉由氦離子及/或氫離子植入形成的損傷層之單晶半導體供體基板在足以在單晶半導體供體基板中形成熱活化分裂平面之溫度下進行退火。適合工具之實例可為簡單箱式爐，諸如Blue M型號。在一些較佳實施例中，離子植入之單晶半導體供體基板在約200℃至約350℃、約225℃至約325℃、較佳約300℃之溫度下退火。熱退火可發生約2小時至約10小時之持續時間，較佳約8小時之持續時間。此等溫度範圍內之熱退火足以形成熱活化分裂平面。在熱退火以活化分裂平面之後，較佳地清潔單晶半導體供體基板表面。
在一些實施例中，使其中具有熱活化分裂平面之經清潔之單晶半導體供體基板進行氧電漿及/或氮電漿表面活化。在一些實施例中，氧電漿表面活化工具為市售工具，諸如購自EV Group之彼等工具，諸如EVG®810LT低溫電漿活化系統(Low Temp Plasma Activation System)。將具有熱活化分裂平面之單晶半導體供體晶圓載入室中。抽空該室且用O2 回填至小於大氣壓之壓力，藉此形成電漿。將單晶半導體供體晶圓曝露於此電漿持續所需時間，其可在約1秒至約120秒之範圍內。執行氧電漿表面氧化以使得單晶半導體供體基板之前表面為親水性且能夠結合至根據上述方法製備成具有奈米腔層及較佳氧化矽層之單晶半導體操作基板。
隨後使單晶半導體供體基板之親水性前表面層與具有奈米腔層之單晶半導體操作基板之氧化前表面緊密接觸，藉此形成結合結構。由於機械結合為相對較弱的，進一步退火該結合結構以固化供體晶圓與載體晶圓之間的結合。可在至多約1200℃，諸如約1000℃與約1200℃之溫度下、較佳在約1125℃溫度下退火該結合結構。熱退火可具有約30分鐘與約8小時之間，較佳約4小時之持續時間。
熱退火之後，單晶半導體供體基板與單晶半導體操作基板之間的結合為足夠強以經由在分裂平面處分裂結合結構起始層轉移。分裂可根據此項技術中已知之技術進行。在一些實施例中，可將結合結構置放於在一側上附著至固定吸盤及在另一側上由額外吸盤附著在鉸接臂上之習知分裂台中。裂紋在接近吸盤附接處起始，且可移動臂圍繞鉸鏈樞轉，使晶圓分裂開。
在高溫退火及分裂之後，可對結合結構進行清潔加工，該加工經設計以自表面移除薄的熱氧化物且清潔微粒。在一些實施例中，可藉由使用H2 作為載氣在水平流動單晶圓磊晶反應器中進行氣相鹽酸蝕刻製程使單晶半導體供體晶圓達到所需厚度及平滑度。在一些實施例中，磊晶層可沈積在轉移裝置層上。可接著對所完成的SOI晶圓進行線端計量檢驗且最後一次使用典型的SC1-SC2方法進行清潔。
根據本發明且參見圖3，獲得絕緣層上半導體結構30，其中中間半導體層40嵌入介電層34 (例如BOX)下方且與操作基板32接觸。中間半導體層40包含具有比單晶半導體操作基板32低的電子親和力之半導體材料。絕緣層上半導體結構30中之在介電層34下方的中間半導體層40對於抵抗在BOX附近區域中形成n型反轉層可為有效的，藉此保持高電阻率基板32之p型電特徵。
已詳細地描述本發明，將顯而易見的是，在不脫離隨附申請專利範圍中定義之本發明之範疇的情況下，修改及變化為可能的。
以下非限制性實例進一步說明本發明。
實例1
用SiGe塗佈電阻率＞750 Ohm-cm之200 mm單側拋光單晶矽晶圓(SunEdison公司；St. Peters，MO)。將Si1-x Gex 層磊晶沈積在HR-Si操作基板上。Ge之組成在0%至100%範圍內。Si1-x Gex 層之厚度為10-2000 nm，較佳為50-500 nm。使用二氯矽烷及鍺烷分別作為Si及Ge之前驅體在CVD反應器中進行沈積。在1-750托、較佳1-60托之壓力下，沈積溫度在450℃至950℃範圍內。使用10-500 nm/min，較佳20-100 nm/min之沈積速率。所得表面粗糙度(藉由AFM Rms量測)理想地為1 Å-10 Å且若在磊晶沈積之後獲得更高表面粗糙度，則CMP可用於平面化表面。穿透位錯密度在0 cm-2 至1010 cm-2 範圍內。穿透位錯與錯配位錯均具有充當載體陷阱之懸空鍵。可藉由因與位錯相關之應變場之深位準金屬吸雜形成額外陷阱。
實例2
用SiGe塗佈電阻率＞750 Ohm-cm之200 mm單側拋光單晶矽晶圓(SunEdison公司；St. Peters，MO)。Si1-x Gex 層由在HR-Si操作基板上磊晶生長之一系列Ge濃度分級層組成。藉由改變CVD室中之二氯矽烷與鍺烷之氣相濃度使Ge濃度自沈積開始至沈積結束逐漸增加。此梯度Ge分佈自操作基板表面處之起始Ge濃度直至在指定厚度高於起始Ge濃度之最終Ge濃度線性地分級Ge組成。CMP方法可能需要達到Rms＜5 Å。
實例3
用SiGe塗佈電阻率＞750 Ohm-cm之200 mm單側拋光單晶矽晶圓(SunEdison公司；St. Peters，MO)。Si1-x Gex 層由在HR-Si操作基板上磊晶生長之一系列Ge濃度分級層組成。以步進方式改變Ge濃度。沈積50 nm厚第一Si1-x Gex (其中x=0.2)層隨後沈積30 nm第二Si1-x Gex (其中x=0.4)層。接著沈積30 nm厚第三Si1-x Gex (其中x=0.6)層。CMP方法可能需要達到Rms＜5 Å。
實例4
用非晶形Si塗佈電阻率＞750 Ohm-cm之200 mm單側拋光單晶矽晶圓(SunEdison公司；St. Peters，MO)。在此描述藉由沈積非晶形Si (替代地，α-Si:C、α-SiGe、α-Ge等)層形成電荷陷阱層之實例。在操作基板之頂部上，非晶形矽層直接沈積在CVD室內部。使用矽前驅體進行沈積，該等前驅體包括(但不限於)三矽烷、矽烷、二矽烷、二氯矽烷、新戊矽烷或其他更高階前驅體。在0.5托-750托範圍內之壓力下，沈積溫度較佳在350℃-550℃範圍內。在Si之非晶形合金的情況下，可將除矽前驅體氣體之外的適當合金前驅體氣體添加至反應器室(例如對於α-SiGe層為鍺烷或乙鍺烷，對於α-Si:C層為甲基矽烷等)。用於在操作基板之頂部上形成非晶形層之替代方法為在操作與非晶形層之間插入薄氧化物。氧化物可為化學氧化物、熱氧化物或沈積氧化物。較佳氧化物厚度可在5 Å-10000 Å範圍內，但更佳在5 Å-50 Å範圍內。在非晶形層與操作基板之間插入薄氧化物層將會使在後續熱循環期間非晶形層再結晶的量降至最低。最終非晶形層應具有在1 Å-10 Å範圍內之RMS粗糙度。化學機械拋光(CMP)可用於平面化非晶形矽表面以實現所需粗糙度。
實例5
選擇電阻率為3000 Ohm-cm之200 mm矽晶圓作為用於SOI製造之操作基板。使用源氣體SiH4 及GeH4 在650℃下在磊晶低壓CVD反應器中生長1.5 um之SiGe磊晶層。不需要特別注意控制磊晶層之晶體結構。將操作基板結合至供體晶圓。
所選擇的供體晶圓經硼摻雜，其電阻率為10-20 Ohm-cm。在結合之前，供體晶圓在1000℃下在濕氧中接受熱氧化以獲得0.4 um氧化物厚度。接著，用He+ 離子及H2 + 離子進行離子植入至約1×1016 個離子/平方公分之劑量及80 keV能量。最後，在結合之前，供體晶圓在400℃下退火30分鐘。
操作基板與供體晶圓相應地在磊晶層之表面及熱氧化物之表面處結合。為了提高結合強度，在氮電漿中活化兩個表面。
供體晶圓以機械方式藉由將其背面拉離固定在真空夾盤上之操作基板進行分裂。來自供體晶圓之薄矽層及熱氧化物留在操作基板之表面上。藉由在約1050℃溫度下在磊晶反應器中於氯化氫氣體中乾式蝕刻使轉移的矽層變薄至所需厚度。
由於可在不脫離本發明之範疇的情況下在以上組成及方法中進行各種改變，所以意欲將以上描述中含有之所有內容解釋為說明性且不以限制性觀點來解釋。
當介紹本發明或其較佳實施例之要素時，冠詞「一(a)」、「一(an)」、「該(the)」及「該(said)」欲意謂存在一或多個要素。術語「包含」、「包括」及「具有」意欲為包含性的，且意謂可存在除所列要素之外的額外要素。
1:高電阻率絕緣層上矽結構 2:p型操作基板 4:內埋氧化物層 6:正電荷 8:矽裝置層 10:n型反轉層/反轉層/累積層 20:絕緣層上矽結構 22:高電阻率基板 24:內埋氧化物層 26:矽裝置層/頂部矽層 28:陷阱富集層 30:絕緣層上矽結構/絕緣層上半導體結構/ SOI結構 32:操作基板/單晶半導體操作基板 34:內埋氧化物層/介電層 36:正電荷 38:矽裝置層/裝置層 40:未反轉中間半導體層/中間半導體層
圖1為根據先前技術之絕緣層上矽晶圓的描述，其中n型反轉層已在內埋氧化物層與p型操作基板之界面處形成。
圖2為根據先前技術之絕緣層上矽晶圓的描述，其包含高電阻率基板與內埋氧化物層之間的陷阱富集層。
圖3為根據本發明之絕緣層上矽晶圓的描述，其中在內埋氧化物層與操作基板之界面處無n型反轉層形成。
圖4為描繪在BOX形成之前根據先前技術的操作晶圓之能帶圖之曲線圖。
圖5為描繪在BOX形成之後根據先前技術的操作晶圓之能帶圖之曲線圖。
圖6為描繪在BOX形成之前根據本發明的操作晶圓之能帶圖之曲線圖。
圖7為描繪在BOX形成之後根據本發明的操作晶圓之能帶圖之曲線圖。
30:絕緣層上矽結構/絕緣層上半導體結構/SOI結構
32:操作基板/單晶半導體操作基板
34:內埋氧化物層/介電層
36:正電荷
38:矽裝置層/裝置層
40:未反轉中間半導體層/中間半導體層

Claims (26)

  1. 一種多層結構，其包括：一單晶矽晶圓操作基板，其包括：兩個大體上平行之主表面，其等之一者係該單晶矽晶圓操作基板之一前表面且其等之另一者係該單晶矽晶圓操作基板之一後表面；一圓周邊緣，其接合該單晶矽晶圓操作基板之該前表面及該後表面；及一中心平面，其介於該單晶矽晶圓操作基板之該前表面與該後表面之間；其中該單晶矽晶圓操作基板具有一體電阻率介於大約750Ohm-cm與大約100,000Ohm-cm之間；一中間半導體層，其具有比該單晶矽晶圓操作基板之電子親和力為低的電子親和力，其中該中間半導體層包括一多晶、非晶形、奈米晶或單晶結構，及包括選自由Si1-xGex、Si1-x-yGexSny、Si1-x-y-zGexSnyCz、Ge1-xSnx及其等之任何組合組成之群組的一材料，其中x、y及z為在0.1至0.9之值內之莫耳比；一電荷捕獲層，其位於該中間半導體層以及一半導體氧化物層之間；該半導體氧化物層；及一單晶矽裝置層，其與該半導體氧化物層界面接觸。
  2. 如請求項1之多層結構，其中該單晶矽晶圓操作基板包括一p型摻雜劑。
  3. 如請求項1之多層結構，其中該單晶矽晶圓操作基板具有<100>晶體 定向。
  4. 如請求項1之多層結構，其中該單晶矽晶圓操作基板之該前表面係經氧化。
  5. 如請求項1之多層結構，其中該單晶矽晶圓操作基板具有介於大約1000Ohm-cm與大約10,000Ohm-cm之間之一體電阻率。
  6. 如請求項1之多層結構，其中該單晶矽晶圓操作基板具有介於大約2000Ohm-cm與大約10,000Ohm-cm之間之一體電阻率。
  7. 如請求項1之多層結構，其中該單晶矽晶圓操作基板具有介於大約3000Ohm-cm與大約5000Ohm-cm之間之一體電阻率。
  8. 如請求項1之多層結構，其中該中間半導體層包括一應變中間半導體層。
  9. 如請求項1之多層結構，其中該中間半導體層包括一部分鬆弛半導體層。
  10. 如請求項1之多層結構，其中該中間半導體層包括一完全鬆弛半導體層。
  11. 如請求項1之多層結構，其中該中間半導體層之Ge莫耳比係自垂直於該單晶矽晶圓操作基板之方向而往該半導體氧化物層為增加。
  12. 如請求項1之多層結構，其中具有電子親和力低於該單晶矽晶圓操作基板之電子親和力之該中間半導體層，係包括非晶結構及包括Si1-xGex，其中x為在0.1至0.9之值。
  13. 如請求項1之多層結構，其中具有電子親和力低於該單晶矽晶圓操作基板之電子親和力之該中間半導體層，係包括非晶形結構及包括Si1-xGex，其中x為在0.2至0.7之值。
  14. 一種多層結構，其包括：一單晶矽晶圓操作基板，其包括：兩個大體上平行之主表面，其等之一者係該單晶矽晶圓操作基板之一前表面且其等之另一者係該單晶矽晶圓操作基板之一後表面；一圓周邊緣，其接合該單晶矽晶圓操作基板之該前表面及該後表面；及一中心平面，其介於該單晶矽晶圓操作基板之該前表面與該後表面之間；其中該單晶矽晶圓操作基板具有一體電阻率介於大約750Ohm-cm與大約100,000Ohm-cm之間；一電荷捕獲層，其位於該單晶矽晶圓操作基板之該前表面及一中間半導體層之間；該中間半導體層，其具有比該單晶矽晶圓操作基板之電子親和力為低的電子親和力，其中該中間半導體層包括一多晶、非晶形、奈米晶或單晶結構，及包括選自由Si1-xGex、Si1-x-yGexSny、Si1-x-y-zGexSnyCz、Ge1- xSnx及其等之任何組合組成之群組的一材料，其中x、y及z為在0.1至0.9之值內之莫耳比；一半導體氧化物層；及一單晶矽裝置層，其與該半導體氧化物層界面接觸。
  15. 如請求項14之多層結構，其中該單晶矽晶圓操作基板包括一p型摻雜劑。
  16. 如請求項14之多層結構，其中該單晶矽晶圓操作基板具有<100>晶體定向。
  17. 如請求項14之多層結構，其中該單晶矽晶圓操作基板之該前表面係經氧化。
  18. 如請求項14之多層結構，其中該單晶矽晶圓操作基板具有介於大約1000Ohm-cm與大約10,000Ohm-cm之間之一體電阻率。
  19. 如請求項14之多層結構，其中該單晶矽晶圓操作基板具有介於大約2000Ohm-cm與大約10,000Ohm-cm之間之一體電阻率。
  20. 如請求項14之多層結構，其中該單晶矽晶圓操作基板具有介於大約3000Ohm-cm與大約5000Ohm-cm之間之一體電阻率。
  21. 如請求項14之多層結構，其中該中間半導體層包括一應變中間半導體層。
  22. 如請求項14之多層結構，其中該中間半導體層包括一部分鬆弛半導體層。
  23. 如請求項14之多層結構，其中該中間半導體層包括一完全鬆弛半導體層。
  24. 如請求項14之多層結構，其中該中間半導體層之Ge莫耳比係自垂直於該單晶矽晶圓操作基板之方向而往該半導體氧化物層為增加。
  25. 如請求項14之多層結構，其中具有電子親和力低於該單晶矽晶圓操作基板之電子親和力之該中間半導體層，係包括非晶形結構及包括Si1-xGex，其中x為在0.1至0.9之值。
  26. 如請求項14之多層結構，其中具有電子親和力低於該單晶矽晶圓操作基板之電子親和力之該中間半導體層，係包括非晶形結構及包括Si1-xGex，其中x為在0.2至0.7之值。
TW109132786A 2014-01-23 2015-01-23 高電阻率絕緣層上矽(soi)晶圓 TWI760855B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201461930507P 2014-01-23 2014-01-23
US61/930,507 2014-01-23

Publications (2)

Publication Number Publication Date
TW202103259A TW202103259A (zh) 2021-01-16
TWI760855B true TWI760855B (zh) 2022-04-11

Family

ID=52350386

Family Applications (4)

Application Number Title Priority Date Filing Date
TW109108223A TWI709198B (zh) 2014-01-23 2015-01-23 高電阻率絕緣層上矽(soi)晶圓及其製造方法
TW104102422A TWI692060B (zh) 2014-01-23 2015-01-23 高電阻率絕緣層上矽（ｓｏｉ）晶圓及其製造方法
TW111107157A TWI783880B (zh) 2014-01-23 2015-01-23 高電阻率絕緣層上矽(soi)晶圓
TW109132786A TWI760855B (zh) 2014-01-23 2015-01-23 高電阻率絕緣層上矽(soi)晶圓

Family Applications Before (3)

Application Number Title Priority Date Filing Date
TW109108223A TWI709198B (zh) 2014-01-23 2015-01-23 高電阻率絕緣層上矽(soi)晶圓及其製造方法
TW104102422A TWI692060B (zh) 2014-01-23 2015-01-23 高電阻率絕緣層上矽（ｓｏｉ）晶圓及其製造方法
TW111107157A TWI783880B (zh) 2014-01-23 2015-01-23 高電阻率絕緣層上矽(soi)晶圓

Country Status (5)

Country Link
US (4) US10079170B2 (zh)
JP (5) JP6454716B2 (zh)
KR (4) KR102294812B1 (zh)
TW (4) TWI709198B (zh)
WO (1) WO2015112308A1 (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10079170B2 (en) 2014-01-23 2018-09-18 Globalwafers Co., Ltd. High resistivity SOI wafers and a method of manufacturing thereof
US9853133B2 (en) * 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
EP3573094B1 (en) 2014-11-18 2023-01-04 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
CN107533953B (zh) 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
CN114496732B (zh) 2015-06-01 2023-03-03 环球晶圆股份有限公司 制造绝缘体上硅锗的方法
EP3144958B1 (en) 2015-09-17 2021-03-17 Soitec Structure for radiofrequency applications and process for manufacturing such a structure
EP3378094B1 (en) 2015-11-20 2021-09-15 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
US9837412B2 (en) 2015-12-09 2017-12-05 Peregrine Semiconductor Corporation S-contact for SOI
US10622247B2 (en) 2016-02-19 2020-04-14 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a buried high resistivity layer
US10468294B2 (en) 2016-02-19 2019-11-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface
CN107154378B (zh) * 2016-03-03 2020-11-20 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法
CN107154347B (zh) * 2016-03-03 2020-11-20 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法
WO2017155804A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment
US11114332B2 (en) 2016-03-07 2021-09-07 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a plasma nitride layer and method of manufacture thereof
WO2017155806A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof
FR3049763B1 (fr) * 2016-03-31 2018-03-16 Soitec Substrat semi-conducteur sur isolant pour applications rf
FR3051596B1 (fr) * 2016-05-17 2022-11-18 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant
FR3051595B1 (fr) * 2016-05-17 2022-11-18 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant
SG11201810486VA (en) 2016-06-08 2018-12-28 Globalwafers Co Ltd High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
WO2018030666A1 (ko) * 2016-08-11 2018-02-15 에스케이실트론 주식회사 웨이퍼 및 그 제조방법
EP3533081B1 (en) * 2016-10-26 2021-04-14 GlobalWafers Co., Ltd. High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
CN108022934A (zh) * 2016-11-01 2018-05-11 沈阳硅基科技有限公司 一种薄膜的制备方法
EP3549162B1 (en) 2016-12-05 2022-02-02 GlobalWafers Co., Ltd. High resistivity silicon-on-insulator structure and method of manufacture thereof
FR3062517B1 (fr) * 2017-02-02 2019-03-15 Soitec Structure pour application radiofrequence
JP6451881B1 (ja) * 2018-01-24 2019-01-16 株式会社Sumco シリコン層の評価方法およびシリコンエピタキシャルウェーハの製造方法
CN110085550A (zh) * 2018-01-26 2019-08-02 沈阳硅基科技有限公司 一种半导体产品用绝缘层结构及其制备方法
FR3079662B1 (fr) * 2018-03-30 2020-02-28 Soitec Substrat pour applications radiofrequences et procede de fabrication associe
TWI668739B (zh) 2018-04-03 2019-08-11 環球晶圓股份有限公司 磊晶基板及其製造方法
CN112262467B (zh) 2018-06-08 2024-08-09 环球晶圆股份有限公司 将硅薄层移转的方法
US20210183691A1 (en) * 2018-07-05 2021-06-17 Soitec Substrate for an integrated radiofrequency device, and process for manufacturing same
US10658474B2 (en) 2018-08-14 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming thin semiconductor-on-insulator (SOI) substrates
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
DE102019114140B4 (de) * 2019-05-27 2022-10-20 Infineon Technologies Ag Verfahren zum herstellen einer halbleitervorrichtung und halbleiter-wafer
US11362176B2 (en) * 2020-05-28 2022-06-14 Taiwan Semiconductor Manufacturing Company Limited RFSOI semiconductor structures including a nitrogen-doped charge-trapping layer and methods of manufacturing the same
US11888025B2 (en) * 2020-10-26 2024-01-30 United Microelectronics Corp. Silicon on insulator (SOI) device and forming method thereof
CN114464691B (zh) * 2022-02-08 2024-09-24 厦门大学 一种GeSn纳米晶材料及其制备方法与应用

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210596A (ja) * 2005-01-27 2006-08-10 Fujitsu Ltd 半導体装置およびその製造方法
JP2007507093A (ja) * 2003-09-26 2007-03-22 ユニべルシテ・カトリック・ドゥ・ルベン 抵抗損を低減させた積層型半導体構造の製造方法
WO2012127006A1 (en) * 2011-03-22 2012-09-27 Soitec Manufacturing method for a semiconductor on insulator type substrate for radiofrequency applications
JP2013513234A (ja) * 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
US20130168835A1 (en) * 2012-01-03 2013-07-04 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4501060A (en) 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPH06105691B2 (ja) 1988-09-29 1994-12-21 株式会社富士電機総合研究所 炭素添加非晶質シリコン薄膜の製造方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
JP2001313342A (ja) 1999-06-04 2001-11-09 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
US20030022412A1 (en) * 2001-07-25 2003-01-30 Motorola, Inc. Monolithic semiconductor-piezoelectric device structures and electroacoustic charge transport devices
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US7057234B2 (en) 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
US6774015B1 (en) * 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same
JP4949014B2 (ja) * 2003-01-07 2012-06-06 ソワテク 薄層を除去した後の多層構造を備えるウェハのリサイクル
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US7067394B2 (en) * 2004-02-25 2006-06-27 Intel Corporation Manufacturing of monolithically integrated pin structures
US7279400B2 (en) 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
US7420226B2 (en) 2005-06-17 2008-09-02 Northrop Grumman Corporation Method for integrating silicon CMOS and AlGaN/GaN wideband amplifiers on engineered substrates
US7528425B2 (en) * 2005-07-29 2009-05-05 Infineon Technologies Ag Semiconductor memory with charge-trapping stack arrangement
US20070042566A1 (en) 2005-08-03 2007-02-22 Memc Electronic Materials, Inc. Strained silicon on insulator (ssoi) structure with improved crystallinity in the strained silicon layer
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
JP2007288165A (ja) 2006-03-20 2007-11-01 Goto Ikueikai 歪み緩和バッファー層の製造方法及び歪み緩和バッファー層を備えた積層体
FR2902233B1 (fr) 2006-06-09 2008-10-17 Soitec Silicon On Insulator Procede de limitation de diffusion en mode lacunaire dans une heterostructure
US8486782B2 (en) * 2006-12-22 2013-07-16 Spansion Llc Flash memory devices and methods for fabricating the same
FR2911430B1 (fr) 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
EP1975988B1 (en) 2007-03-28 2015-02-25 Siltronic AG Multilayered semiconductor wafer and process for its production
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
JP2009016692A (ja) 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
WO2009018472A1 (en) * 2007-07-31 2009-02-05 The Regents Of The University Of California Low-temperature formation of polycrystalline semiconductor films via enhanced metal-induced crystallization
US7915716B2 (en) 2007-09-27 2011-03-29 Stats Chippac Ltd. Integrated circuit package system with leadframe array
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8128749B2 (en) 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
JP5297219B2 (ja) * 2008-02-29 2013-09-25 信越化学工業株式会社 単結晶薄膜を有する基板の製造方法
US7902513B2 (en) * 2008-03-19 2011-03-08 The United States Of America As Represented By The Secretary Of The Navy Neutron detector with gamma ray isolation
US20090236689A1 (en) 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
FR2933234B1 (fr) 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
JP5196403B2 (ja) 2009-03-23 2013-05-15 国立大学法人山口大学 サファイア基板の製造方法、および半導体装置
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010258083A (ja) 2009-04-22 2010-11-11 Panasonic Corp Ｓｏｉウェーハ、その製造方法および半導体装置の製造方法
KR101794182B1 (ko) 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
US20110174362A1 (en) 2010-01-18 2011-07-21 Applied Materials, Inc. Manufacture of thin film solar cells with high conversion efficiency
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
JP5836931B2 (ja) 2010-03-26 2015-12-24 テルモ株式会社 留置針組立体
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
US8361889B2 (en) * 2010-07-06 2013-01-29 International Business Machines Corporation Strained semiconductor-on-insulator by addition and removal of atoms in a semiconductor-on-insulator
US9433753B2 (en) 2010-07-16 2016-09-06 Barbara R. Holliday Medical tubing stabilizer
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
JP5117588B2 (ja) 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
JP5627649B2 (ja) 2010-09-07 2014-11-19 株式会社東芝 窒化物半導体結晶層の製造方法
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9287353B2 (en) 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
EP2656388B1 (en) 2010-12-24 2020-04-15 QUALCOMM Incorporated Trap rich layer for semiconductor devices
US8796116B2 (en) 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
JP5372045B2 (ja) 2011-02-25 2013-12-18 株式会社東芝 半導体発光素子
JP6228462B2 (ja) 2011-03-16 2017-11-08 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッドＭｅｍｃ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ハンドルウエハ内に高抵抗率領域を有するシリコン・オン・インシュレータ構造体およびそのような構造体の製法
FR2974944B1 (fr) * 2011-05-02 2013-06-14 Commissariat Energie Atomique Procédé de formation d'une fracture dans un matériau
WO2013033671A1 (en) * 2011-09-02 2013-03-07 Amberwave, Inc. Solar cell
US9496255B2 (en) 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
US8916424B2 (en) * 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8936961B2 (en) * 2012-05-26 2015-01-20 International Business Machines Corporation Removal of stressor layer from a spalled layer and method of making a bifacial solar cell using the same
US8921209B2 (en) 2012-09-12 2014-12-30 International Business Machines Corporation Defect free strained silicon on insulator (SSOI) substrates
US8828746B2 (en) * 2012-11-14 2014-09-09 International Business Machines Corporation Compensation for a charge in a silicon substrate
US8927405B2 (en) * 2012-12-18 2015-01-06 International Business Machines Corporation Accurate control of distance between suspended semiconductor nanowires and substrate surface
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
US10079170B2 (en) * 2014-01-23 2018-09-18 Globalwafers Co., Ltd. High resistivity SOI wafers and a method of manufacturing thereof
WO2015119742A1 (en) 2014-02-07 2015-08-13 Sunedison Semiconductor Limited Methods for preparing layered semiconductor structures
US9620617B2 (en) * 2014-09-04 2017-04-11 Newport Fab, Llc Structure and method for reducing substrate parasitics in semiconductor on insulator technology

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007507093A (ja) * 2003-09-26 2007-03-22 ユニべルシテ・カトリック・ドゥ・ルベン 抵抗損を低減させた積層型半導体構造の製造方法
JP2006210596A (ja) * 2005-01-27 2006-08-10 Fujitsu Ltd 半導体装置およびその製造方法
JP2013513234A (ja) * 2009-12-04 2013-04-18 ソイテック 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
WO2012127006A1 (en) * 2011-03-22 2012-09-27 Soitec Manufacturing method for a semiconductor on insulator type substrate for radiofrequency applications
US20130168835A1 (en) * 2012-01-03 2013-07-04 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming

Also Published As

Publication number Publication date
JP2019041115A (ja) 2019-03-14
TW202103259A (zh) 2021-01-16
TW202224096A (zh) 2022-06-16
TWI692060B (zh) 2020-04-21
JP6454716B2 (ja) 2019-01-16
JP2021036588A (ja) 2021-03-04
JP7222128B2 (ja) 2023-02-14
US20180350661A1 (en) 2018-12-06
US10910257B2 (en) 2021-02-02
JP2022070890A (ja) 2022-05-13
JP7021325B2 (ja) 2022-02-16
JP6730402B2 (ja) 2020-07-29
KR102189611B1 (ko) 2020-12-14
KR20200003282A (ko) 2020-01-08
KR102294812B1 (ko) 2021-08-31
JP2020074418A (ja) 2020-05-14
KR20210110390A (ko) 2021-09-07
KR102212296B1 (ko) 2021-02-04
KR102360695B1 (ko) 2022-02-08
JP6779358B2 (ja) 2020-11-04
KR20200124763A (ko) 2020-11-03
US20160351437A1 (en) 2016-12-01
WO2015112308A1 (en) 2015-07-30
TW201539651A (zh) 2015-10-16
KR20160111495A (ko) 2016-09-26
US11081386B2 (en) 2021-08-03
JP2017504210A (ja) 2017-02-02
TW202027222A (zh) 2020-07-16
US10079170B2 (en) 2018-09-18
US20210327750A1 (en) 2021-10-21
US11594446B2 (en) 2023-02-28
US20210005507A1 (en) 2021-01-07
TWI709198B (zh) 2020-11-01
TWI783880B (zh) 2022-11-11

Similar Documents

Publication Publication Date Title
JP7222128B2 (ja) 多層構造
JP7191886B2 (ja) 高抵抗率半導体・オン・インシュレータウエハおよび製造方法