CN100585801C - 半导体异质结构的制造方法 - Google Patents

半导体异质结构的制造方法 Download PDF

Info

Publication number
CN100585801C
CN100585801C CN200710196164A CN200710196164A CN100585801C CN 100585801 C CN100585801 C CN 100585801C CN 200710196164 A CN200710196164 A CN 200710196164A CN 200710196164 A CN200710196164 A CN 200710196164A CN 100585801 C CN100585801 C CN 100585801C
Authority
CN
China
Prior art keywords
layer
silicon
germanium
top layer
growth temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200710196164A
Other languages
English (en)
Other versions
CN101192512A (zh
Inventor
C·奥尔奈特
C·菲盖
N·达瓦尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN101192512A publication Critical patent/CN101192512A/zh
Application granted granted Critical
Publication of CN100585801C publication Critical patent/CN100585801C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明涉及一种半导体异质结构的制造方法，包括制造施主晶片、制造支撑晶片以及键合施主晶片与支撑晶片。制造施主晶片包括提供具有第一面内晶格常数的第一衬底、在第一衬底上提供顶部具有第二面内晶格常数且处于松弛状态的空间渐变的缓冲层、在渐变缓冲层上形成具有第三面内晶格常数的处于松弛状态的半导体材料的非渐变缓冲层以及在非渐变层上形成半导体材料的顶层。制造支撑晶片包括提供第二衬底、在第二衬底上形成绝缘层。上述非渐变缓冲层为应变平滑层，该层的第三面内晶格常数介于第一晶格常数与第二晶格常数之间，上述支撑晶片的绝缘层直接与上述施主晶片顶层的自由表面键合或者支撑晶片的绝缘层与施主晶片顶层表面上的表面层键合。

Description

半导体异质结构的制造方法
技术领域
本发明涉及一种半导体异质结构的制造方法。
类似的半导体异质结构例如被用于通过分裂施主晶片(donorwafer)将顶层或者顶层与非渐变层的一部分转移到支撑晶片(handlewafer)上。
背景技术
施主晶片的基本结构可从美国专利5,442,205了解到，其公开了含有应变半导体层的半导体异质结构。该异质结构包括位于硅衬底之上的硅或者锗的应变外延层、介于硅衬底和应变层之间的空间渐变的GexSi1-x外延层以及覆盖在它上面的非渐变Gex0Si1-x0层。该异质结构可作为表面发光二极管或MOSFET的基础。
空间渐变的GexSi1-x层可用来匹配下层衬底与沉积的松散材料(relaxed material)之间的晶格常数以试图将缺陷密度最小化。通常，非渐变硅-锗层作为松弛层(relaxed layer)被用来提高结构的晶体品质，该层中锗的浓度恒定且对应于渐变层顶部的锗浓度。
制造出的异质结构的表面形态经常不适于后续使用，尤其是在其上键合(bonding)或者生长更多层。美国专利2003/0215990专注于防止掺杂物在半导体异质结构内的相互扩散，提出了在生长其他层之前进行平坦化(planarization)步骤，尤其是化学机械研磨(CMP)步骤。化学机械研磨的作用在于产生抛光的平滑表面，典型厚度大约
Figure C20071019616400051
化学机械研磨之后，衬底需要进一步处理为随后的层沉积做准备。这些处理包括用氟化氢溶液处理表面以及随后的烘烤以除去任何氧化物。然后，美国专利2003/0215990提出了随后层的外延沉积，例如硅-锗层或应变硅层。
然而，当采取以上所述现有技术过程时，得到的半导体异质结构的表面特性似乎不能令人满意。实际上，由于在随后层沉积之前进行烘烤，硅-锗表面变得粗糙。在随后的，比如应变硅层的生长中，尽管表面粗糙度又可以减小最终的粗糙度，然而在化学机械研磨之后，其仍然明显高于渐变硅-锗层表面或覆盖层(capping layer)(如果有的话)的粗糙度，因为应变硅层的厚度不能超过临界厚度，否则缺陷就会在层内或者应变层与下层的界面上成核。这样，应变硅层的整体厚度就会过薄，从而导致不能再进行额外的化学机械研磨来平坦应变硅层表面使其达到期望值。除了在厚度方面对表面粗糙度有部分改善外，美国专利2003/0215990还提出控制平坦化后层生长的温度，然而最终得到的表面粗糙度仍然仅在
Figure C20071019616400061
左右。
尽管以上过程可减小应变顶层的表面粗糙度，然而它不影响应变顶层与下面硅-锗层之间的界面的粗糙度。既然在层转移以及除去分裂后的硅-锗层的剩余物之后，该界面将成为完成的应变绝缘体覆硅(sSOI)产品的顶层，因此最终的应变绝缘体覆硅结构的表面粗糙度还是会增加。
由于施主晶片顶层的高表面粗糙度以及整体形貌，在直接键合施主晶片与支撑晶片(支撑晶片上可以有绝缘层也可以没有)的过程中，就会出现诸如非转移区域(non transferred area)、空白等等问题。如果结构在键合之前被插入，那么根据工艺可知，这些问题对于在键合之后分裂结构就尤为关键。尽管通常可以不用管键合后晶片不好的表面性质而将键合后的结构在升高的温度下退火一段时间以增强键合强度，然而在工艺中不推荐这种高温下的热处理。良好的键合对于在大约400℃到500℃之间进行的分裂非常重要。因此，在键合之前施主晶片的表面状况要接近完美，这样即使在大约200℃的低温下也能实现高质量的键合。“接近完美”的表面不仅粗糙度要低，而且要有非常平坦的表面，这就意味着非常均匀的表面形貌。
此外，已经观察到当支撑衬底上有绝缘层时，分裂总是有更多缺陷。对这种现象的一种解释是注入施主晶片的物质要向键合界面扩散，施主晶片上绝缘层的存在阻挡了这种扩散，并且在这些物质到达界面之前吸收了它们，这阻止了有效的键合进而阻止了高质量的分裂。
因此，为了键合施主晶片，需要在施主晶片的顶层上形成一绝缘层，例如可以通过顶层的氧化，或者更优选地，通过绝缘层沉积来实现，因为顶层通常都很薄以至于不能通过氧化形成绝缘层。由于在施主晶片上形成绝缘层需要热处理施主晶片，施主晶片上的热负荷可能会超过一定预期，这会引起例如锗在施主晶片内的意外扩散，从而导致在施主晶片的层之间形成扩散界面。
因为沉积易形成粗糙表面，所以需要额外的抛光过程，因此得到的绝缘层难于实现均匀的厚度。绝缘层的沉积和/或抛光导致了绝缘层厚度的不均匀。厚度的变化会影响最终衬底的发射率(emissivity)，这会在后续过程中，比如在sSOI衬底上外延沉积以提供更厚的应变硅层或者器件制造过程中，影响表面的温度分布。
而且，其上沉积了氧化物的施主晶片较差的均匀性和形貌会使施主晶片和支撑晶片的键合变得复杂。
发明内容
本发明的目的在于在顶层键合之前降低施主晶片衬底上的热负荷并且仍然得到良好的键合及分裂效果。
本发明涉及一种半导体异质结构的制造方法，包括制造施主晶片以及制造支撑晶片。制造施主晶片包括提供具有第一面内(in-plane)晶格常数的第一衬底、在第一衬底上提供顶部具有第二面内晶格常数且处于松弛状态(relaxed state)的至少空间渐变(spatially graded)的缓冲层、在渐变缓冲层上形成具有第三面内晶格常数的处于松弛状态的半导体材料的非渐变层以及在非渐变层上形成半导体材料的顶层(toplayer)。制造支撑晶片包括提供第二衬底、在第二衬底上形成绝缘层以及键合施主晶片与支撑晶片。
上述类型的方法实现了这一目的，其中上述的非渐变层为应变平滑层(strained smoothing layer)，该层的第三面内晶格常数介于第一晶格常数与第二晶格常数之间，上述的支撑晶片与施主晶片按照以下方式键合，即支撑晶片的绝缘层直接与施主晶片顶层的自由表面(freesurface)键合，或者支撑晶片的绝缘层与施主晶片顶层表面上的表面层(superficial layer)键合，上述表面层的厚度等于或小于10纳米。
本发明令人惊讶的发现之一在于施主晶片和支撑晶片之间所谓的“倒置键合”(inverted-bonding)可以通过在渐变缓冲层和顶层之间提供平滑层而容易地实现，其中平滑层的面内晶格常数参数值介于第一和第二晶格常数参数之间。借助于这一想法，相较于下面渐变缓冲层的表面粗糙度，非缓冲层渐变平滑层的表面粗糙度得到了降低。结果，同异质结构的目前技术相比，降低了施主晶片的表面粗糙度，而且施主晶片可以和支撑晶片直接键合而不需要在键合前在施主晶片顶层沉积绝缘层。这是因为顶层生长在下面平滑层应变的但是光滑的表面上。由于无需在施主晶片上形成绝缘层，因此可以降低晶片上的热负荷，于是施主晶片可以和支撑晶片非常好地键合在一起，而且以上所述所有与之相关的缺点也都得到消除。
在上下文中，名词“面内晶格常数”对应于各层的方向基本平行于各层间界面的晶格常数以及层处于松弛状态时的晶格常数。事实上，晶格常数不仅依赖于所用材料，而且还依赖于作为沉积基础的下层材料的性质。为了以后能够比较不同层的晶格常数，所用数值总是假定在异质外延条件下各层处于松弛状态而不是应变状态，这也称作伪晶生长(pseudomorphic growth)或同量生长(commensurate growth)。因为一个界面可以由两个晶格参数表征，所以以上所述条件可以对两个晶格参数都满足也可以仅对一个满足。此外，异质结构的顶层不必是最后一层，上面可以形成更多应变或松弛层。
根据优选实施例，平滑层和/或顶层可以在比生长缓冲层更低的温度下生长。除了平滑层居中的面内晶格常数，本发明另外一个令人惊讶的发现是，相较于缓冲层的生长温度降低平滑层和/或顶层的生长温度，可以使半导体异质结构的表面粗糙度同现有技术相比得到进一步的改善。这样，结合两种降低粗糙度的方法，键合前施主晶片总体的表面粗糙度得到了进一步的降低。
优选选择平滑层和/或顶层的生长温度相比于缓冲层的生长温度低大约50℃到大约500℃。精确的温度选择依赖于例如使用化学气相沉积(CVD)法沉积层时所用的前驱物(precursor)。在这个温度范围内很多材料都可以获得最佳结果。
根据一优选实施例，平滑层的厚度可小于临界厚度，而高于临界厚度，就会出现缺陷，优选小于
Figure C20071019616400081
，更优选地在大约200到
Figure C20071019616400082
之间，甚至更优选地为大约
Figure C20071019616400083
请注意，临界厚度不仅依赖于平滑层和它的下层所用的材料，而且还是沉积温度的函数。然而对于以上所述数值，表面粗糙度已经得到改善。保持非渐变层的厚度较薄有利于抑制它的表面缺陷，而且有利于生产，因为可以保持高产量。
优选地，缓冲层和平滑层可包含至少两种化合物A和B并且彼此具有不同的组分A1-xa2Bxa2和A1-xa3Bxa3。例如，缓冲层可以是一种二元材料形成的梯度层，这样晶格常数从衬底开始向着与顶层的界面增加(或减小)。对于平滑层，可选择二元材料的组分以使晶格常数逐渐减小(或增加)。实际上，通过改变组分，晶格常数通常会随之变化。通过使用同一化合物，缓冲层和平滑层就可以在相似的工艺环境下生长，仅仅需要调整化合物的供给量以实现不同的组分进而实现不同的晶格常数。
组分的差别Δx＝xa2-xa3优选为大约0.5％到8％，优选为2％到5％，更优选地为2.5％。对于顶层表面，通过改变组分可以得到优化的表面粗糙度数值。当Δx小于0.5％时，不能得到充分的平坦效果。当Δx大于8％时，因为临界厚度减小，平滑层的最大厚度就会受到很大限制。
顶层优选为松弛层或应变层，材料优选地为应变硅(sSi)、硅-锗(Si1-xGex)、锗(Ge)以及砷化镓(GaAs)之一。这些材料在现代电子技术中起着重要作用。因此改进这些材料的半导体异质结构可以得到优化的电子特性。衬底优选为硅并且/或者缓冲层优选为硅-锗(Si1-xa2Gexa2)。硅作为一种标准材料非常容易得到，因此可以保证低制造成本。至于硅-锗，缓冲层的沉积工艺已经非常成熟，因此通过分别控制硅和锗前驱物的供给量可以得到高质量的渐变层或阶跃组分(stepped composition)层。
按照一优选实施例，平滑层可以是硅-锗材料(Si1-xa3Gexa3)。因此如果要生长平滑层，只需要调整生长缓冲层所用的工艺便可生长所需的层。
按照另一优选实施例，渐变缓冲层的晶格常数从硅衬底处开始增加。经过化学机械研磨和烘烤，所得到的缓冲层的表面粗糙度呈现出峰谷交错的表面形貌，其中峰顶的晶体材料的晶格常数要比材料标称的晶格常数大，而谷底的晶格常数就相对较小。通过生长具有较小标称晶格常数的平滑层，谷底的层生长速度就要比峰顶的高，晶格常数也可以更好地匹配，于是产生希望的表面平坦效果。
用于顶层和/或平滑层的硅-锗的生长温度优选为：
表1：
  层材料   生长温度[℃]
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[0％，20％]   650-750
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[20％，40％]   600-700
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[40％，60％]   550-650
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[60％，80％]   500-600
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[80％，90％]   ＜600
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[90％，100％]   ＜550
对于以上特定的材料，其表面粗糙度数值得到了改善。用于顶层的应变硅-锗的生长温度优选低于600℃，尤其是低于550℃到700℃，或者其中用于顶层的锗的生长温度选择低于500℃。对于以上特定的材料，施主晶片顶层的表面粗糙度数值得到了改善。
对于平滑层，优选不与卤化物的元素结合的前驱物。例如，对于硅-锗，可选择锗烷、硅烷、或乙硅烷等前驱物。前驱物中卤化物的存在有可能会暴露晶体缺陷，这些缺陷可出现在硅-锗材料中，由于在晶体缺陷处会优先刻蚀，从而导致缺陷尺寸增加以及硅-锗层的质量降低。
附图说明
本发明的优选实施例将结合附图进行说明：
图1a到1g示意性地说明了制造半导体异质结构的本发明方法的一个典型实施例的步骤；
图2a到2f示意性地说明了使用制造半导体异质结构的本发明方法的型工艺；以及
图3a到3g示意性地说明了使用制造半导体异质结构的本发明方法的一种变化的
Figure C20071019616400102
型工艺。
具体实施方式
以下实施例将以硅衬底、硅-锗缓冲层以及应变硅层为例进行说明。然而，这不代表本发明仅仅局限于这些材料。事实上，本发明还可应用于其它适合的材料，例如应变硅-锗、SiGeC、锗、或者砷化镓。
图1a到1g说明了制造半导体异质结构的本发明方法的一个典型实施例的步骤。
在图1a所示步骤中，提供了具有第一面内晶格常数a1的硅衬底2。不同尺寸和不同晶体表面的硅衬底非常容易得到。
参考图1b，接下来的步骤在硅衬底2上生长至少空间渐变的Si1-xGex缓冲层3，优选外延生长。在示例中，缓冲层3包含硅和锗两种成分，其浓度随着缓冲层3的厚度变化。由此，渐变缓冲层内的晶格常数缓慢变化。例如，可以从朝向硅衬底2的界面9处开始，设作x＝0，则这里的晶格常数就等于下面硅衬底2的晶格常数。锗的浓度可增加到大约20％，因此面内晶格常数也变得更大。然而请注意，最后的锗浓度可自由选择，比如30％到40％，甚至达到100％。
缓冲层3可以用现有技术生长，比如使用外延设备在标准工艺条件下进行化学气相沉积。适用于硅-锗沉积的前驱气体例如包括SiH4、Si3H8、Si2H6、DCS或TCS，以及GeH4、GeH3Cl、GeH2Cl2、GeHCl3或GeCl4混合H2作为载体气体(carrier gas)。沉积温度可以根据前驱气体以及它们的分解温度进行选择，如表2所示，表2代表了一些适合Si1-xa2Gexa2生长的例子，其中锗的含量大约20％。通过调整硅和/或锗前驱物的含量可实现成分梯度。或者，可以通过分子束外延进行沉积。
表2：
  硅前驱气体   锗前驱气体   沉积温度
  SiH<sub>4</sub>   GeH<sub>4</sub>   800℃-900℃
  SiH<sub>2</sub>Cl<sub>2</sub>   GeH<sub>4</sub>   800℃-950℃
  SiH<sub>2</sub>Cl<sub>2</sub>   GeCl<sub>4</sub>   1000℃-1100℃
  SiHCl<sub>3</sub>   GeCl<sub>4</sub>   1050℃-1150℃
接下来进行表面处理(未在图1示出)，包括进行化学机械抛光(CMP)从而在渐变Si1-xa2Gexa2缓冲层3上得到在2微米×2微米的扫描窗口内粗糙度大约
Figure C20071019616400111
RMS的表面。然后，烘烤所得结构，比如浸入氢氟酸并在大约800℃-850℃的温度下在氢气中加热大约3分钟。这一步骤的目的在于除去缓冲层3的表面4上的氧化物，然而烘烤会导致表面粗糙度增加到大约
Figure C20071019616400121
RMS。
在表面处理之后，如图1c所示，在缓冲层3上生长非渐变平滑层5。平滑层5同样由硅和锗生长得到，而且组分Si1-xa3Gexa3保持恒定，但是该组分不同于缓冲层2顶上最后一层的组分。因为含有同样的化合物，所以除了每种化合物的前驱气体量不同外，基本上可以采用同样的生长条件。平滑层5和后来所有同缓冲层3晶格不匹配的层的总厚度要小于临界厚度，以避免位错以及其它在超过临界厚度时出现的缺陷的成核现象(nucleation)。临界厚度的值除了依赖于缓冲层3和平滑层5的锗浓度差，还依赖于沉积温度。对于平滑层5，当厚度小于
Figure C20071019616400122
特别是
Figure C20071019616400123
到
Figure C20071019616400124
之间，更特别地是大约
Figure C20071019616400125
时，得到了最佳结果。选择平滑层5的组分以使平滑层5的面内晶格常数a3小于缓冲层3的最后一层的面内晶格常数a2。例如当缓冲层3顶部的锗组分为20％时，对于平滑层5，适当的锗比例为12％到19.5％，优选17.5％。当缓冲层3中锗组分为40％时，平滑层5的锗浓度应该在35％到39.5％之间。
按照图1d所示的步骤，使用现有技术的层沉积方法在平滑层5上外延沉积材料为应变硅(sSi)的顶层6，最终产生施主晶片结构12。
这样按照本实施例，施主晶片12包含具有第一面内晶格常数a1的硅衬底2、渐变的Si1-xa2Gexa2缓冲层3，渐变的Si1-xa2Gexa2缓冲层3在与衬底2的界面9处锗浓度为0％，在上表面4处的锗浓度大约为20％。在该缓冲层3中，面内晶格常数a2随着锗的含量增加而增加。渐变缓冲层3基本上处于松弛状态。在渐变缓冲层3上是非渐变的外延Si1-xa3Gexa3层5。如上所述，层5是在化学机械抛光以及烘烤缓冲层3之后形成的。非渐变平滑层5中锗的浓度大约在12％到19.5％之间，优选17.5％。因此它标称的松弛的面内晶格常数a3小于缓冲层3顶部的晶格常数a2。然而，因为厚度小于临界厚度，所以平滑层5是应变的，这意味着它的面内晶格常数大于标称值。最后，在平滑层5顶部之上是作为顶层的应变硅层6。
对于厚度为
Figure C20071019616400126
的应变硅层6，当缓冲层3烘烤后的粗糙度在大约RMS的量级时，可以得到小于
Figure C20071019616400128
RMS，特别地，小于
Figure C20071019616400129
RMS的表面粗糙度。到目前为止，以现有技术的工艺，仅观察到超过RMS的表面粗糙度。
请注意平滑层5和应变硅层6之间的掩埋界面7的粗糙度已经小于
Figure C20071019616400132
RMS，特别地，小于
Figure C20071019616400133
RMS，甚至更特别地，小于
Figure C20071019616400134
RMS。这样掩埋界面的粗糙度相较于界面4已经得到改善，界面4在化学机械研磨和烘烤后的粗糙度在
Figure C20071019616400135
左右。
以上所述的本发明的典型实施例包括渐变缓冲层3，然而也可以形成不同组分结构的缓冲层。例如在化学机械研磨和烘烤之前，在渐变层3上形成一覆盖层(capping layer)或者缓冲层由双层(bi-layer)堆叠组成，尤其是包含3到5个双层，其中一个双层为渐变组分，第二个双层为恒定组分。另外一种结构是缓冲层包含多个层，其中每层中锗的浓度恒定，但是层与层之间锗的浓度逐渐增加。此外，也可以在非渐变平滑层5与顶层6之间形成一个或更多非渐变层，也称作覆盖层或松弛层。比如，在平滑层5上沉积另一个具有不同硅-锗组分的硅-锗层。
其它的化合物材料也可以代替硅-锗缓冲层3用于从硅衬底2开始缓慢增加晶格常数到所希望的数值。
按照本发明另外一个变化，可生长锗层、Si1-yGey层或者SiGeC层代替应变硅层6作为顶层。
根据制造半导体异质结构的本发明方法的另一个实施例，生长非渐变平滑层5时所用的生长温度低于形成缓冲层3时所用的生长温度。非渐变Si1-xGex层5的生长温度要比渐变缓冲层3的生长温度低大约50℃到500℃。生长缓冲层3时通常寻求高沉积温度以保证高生长速度，然而对于非渐变层5，即使生长速度变得较慢，也要选择更低的温度，这样可以优选地在Si1-xGex缓冲层3的表面的谷底而不是峰顶沉积材料，从而产生一种平滑的效果。这一效果加上在第一实施例中具有较小面内晶格常数的效果，可以使非渐变层5的表面7的平滑性进一步提高。顶层6也是如此，于是就将产生应变硅层。
事实上，在高生长温度下，到达原子的总热能就高，表面能(即原子沉积表面的能量)变得可以忽略。这对表面平滑没有积极作用。然而，如果热能相对较低，就像本例中，表面能就将产生积极作用。因为通过沉积原子到谷底，总体的表面能变得更小，于是出现能量增益。在这种情况下就会产生表面的平滑效应。然而如果温度过低，热能将不足以使到达原子移动到谷底中希望的位置以减小表面能。
利用本发明的这一变化，掩埋界面7和顶层6表面上的表面粗糙度特性甚至都变得更好。对于厚度大约为
Figure C20071019616400141
的应变硅层6，当缓冲层3烘烤后的粗糙度在大约
Figure C20071019616400142
RMS的量级时，已经实现了小于
Figure C20071019616400143
RMS的表面粗糙度。平滑层5和应变硅层6之间的掩埋界面7的粗糙度也已经小于
Figure C20071019616400144
RMS，且可低至
Figure C20071019616400145
RMS。
实际所用的优选的温度范围依赖于层的材料，比如对于Si1-xGex层，依赖于锗含量，同时还依赖于所用的前驱气体以及层厚。表3给出了对于平滑层5优选的温度范围，它是锗在Si1-xGex中百分比的函数。
表3：
层材料   缓冲层3的典型生长温度(℃)   非渐变层5的生长温度(℃)
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[0％，20％]   800-900   650-750
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[20％，40％]   750-850   600-700
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[40％，60％]   700-800   550-650
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[60％，80％]   650-750   500-600
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[80％，90％]   600-700   ＜600
  Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[90％，100％]   550-650   ＜550
对于平滑层5的CVD层沉积，应该选择分解温度低于或至少接近于表3中指出的温度范围的前驱物。因此，生长平滑层5可能使用或者需要使用与缓冲层3不同的前驱物。
图1e显示了提供支撑衬底1的步骤，其由硅或者另外一种适于为生成的异质结构充当载体材料的材料构成。
如图1f所示，在支撑衬底1上形成绝缘层10并形成支撑衬底14。绝缘层10可以是天然的或生长的绝缘体。在示例中，绝缘层10是通过氧化支撑衬底1形成的二氧化硅。
图1g显示了键合步骤，其中支撑晶片14的绝缘层10直接与施主晶片12的顶层6的自由表面8键合，以形成源-支撑复合结构(source-handle-compound)20。
尽管在施主晶片12的顶层6上没有绝缘层形成，然而键合还是可以非常好地进行。由于施主晶片12上没有额外形成的绝缘层以及平滑层5的影响，施主晶片12的表面8能够实现非常低的粗糙度以及良好的形貌，因此表面8非常适于键合。这样，倒置键合可用来键合施主晶片和支撑晶片，而且仅需要在支撑晶片上提供一绝缘层。由于施主晶片不需要为了形成用于键合的绝缘层而进行热处理，因此可以保持施主晶片各层之间相对清晰的界面，而且可以避免为了在施主晶片上形成均匀绝缘层所带来的困难。
图2a到2f示意性地说明了本发明的另一实施例，即使用制造半导体异质结构的本发明方法的制作工艺在绝缘层上制造应变层，在这里即应变绝缘体覆硅(sSOI)。
如图2a所示，施主晶片12包括按照以上所述方法制造的衬底2、渐变缓冲层3、非渐变平滑层5以及应变硅层6。
图2b显示了支撑晶片14。在支撑衬底1(通常为标准晶片，比如硅片)上形成绝缘层10。层10可以是沉积层，也可以通过热氧化支撑衬底1形成，例如，如果是衬底1是硅片，则氧化后形成二氧化硅层。绝缘层10优选通过氧化硅支撑衬底1形成，因为这样可以得到非常均匀的、平滑的、能够抵抗可能在分裂步骤之后进行的后续处理中的化学攻击的氧化物层。
图2c说明了在施主晶片12上生成预先确定的分裂区域16的过程。这通过按照预定剂量和能量注入原子种类(atomic species)18，比如氢离子或其它惰性气体得以实现。通过注入，在施主晶片12内生成预先确定的分裂区域16，同时选择适当的注入条件使预先确定的分离区域16位于应变层6之下。
图2d显示了键合施主晶片12与支撑晶片14的步骤，其中支撑晶片14的绝缘层10的自由表面直接与施主晶片12的顶层6的自由表面键合并形成施主-支撑复合结构(donor-handle compound)20。最后，在键合之前进行表面预处理。尽管顶层6上没有光滑的绝缘层，然而施主晶片12与支撑晶片14之间的键合仍然能够得到非常好的键合结果。
然后，将施主-支撑复合结构20放入炉(没有显示)中加热使预先确定的分裂区域16脆化从而最终导致施主晶片12的剩余物22脱离。除了利用热能，还可以利用其它任何形式的能量实现脆化和分离，比如机械能或者热能与机械能的组合。
图2e说明了分离步骤之后的结果。形成的复合材料晶片24在支撑衬底1之上依次包括绝缘层10、顶层6以及非渐变层5的一部分。
然后，对复合材料晶片24进行进一步的处理以除去平滑层5的剩余部分，比如通过刻蚀来进行该处理，从而使以前的掩埋界面7变成自由表面。
最后的应变绝缘体覆硅26如图2f所示。它包括支撑衬底1、绝缘层10以及顶层6，这样就形成了应变硅层。由于平滑层5的存在，掩埋界面7(现在成为自由表面)具有非常好的表面粗糙特性。按照本实施例，应变硅片的质量相较于现有技术得到了提高。除了应变绝缘体覆硅，也可以转移其它类型的顶层6，包括以上提到的硅-锗、锗或砷化镓。
此外，可以通过硅的外延沉积增加应变硅层的厚度，比如达到
Figure C20071019616400161
Figure C20071019616400162
或
Figure C20071019616400163
除了以上所述的sSOI晶片，本发明的方法还可以制造绝缘体覆硅-锗(SiGeOI)晶片，比如用硅-锗做顶层6或者在顶层6上沉积硅-锗的松弛层，其中该硅-锗层与缓冲层3晶格匹配。
图3a到3g示意性地说明了使用制造半导体异质结构的本发明方法另外一种变化的
Figure C20071019616400164
型工艺。
图3a到3c以及图3e到3g所示步骤大体上对应于图2a到2f所示的步骤。因此，对于这些步骤，可参考以上对图2a到2f的说明。
如图3d所示，在施主晶片12的顶层6上形成薄的表面层19。在图3d所示例中，表面层19是天然的氧化物层，其厚度等于或小于10纳米。在本发明的其它例子中，表面层19可以在施主晶片12上通过表面预处理步骤形成。该表面预处理步骤可包括清洗和/或等离子体活化(plasma activation)步骤，从而在施主晶片12的顶层6上形成一个非常薄的表面层19。因为表面层19的厚度非常薄，小于等于10纳米，因此表面层19比不上在顶层6上有意形成或沉积的作为额外一层的氧化层或绝缘层。
如图3e所示，支撑晶片14与施主晶片12键合在一起，其中支撑晶片14的绝缘层10键合在顶层6的表面层19上。尽管没有足够厚的绝缘层以对施主晶片12的键合面产生光滑效果，然而支撑晶片14和施主晶片12之间的键合仍然形成了非常好的施主-支撑复合结构20。
本发明方法制造的异质结构可方便地应用在半导体器件中，同时由于衬底的表面粗糙特性得到改善，因此电/光特性也得到提高。

Claims (19)

1、一种半导体异质结构的制造方法，包括：
制造施主晶片(12)，包括：
提供具有第一面内晶格常数a1的第一衬底(2)；
在第一衬底(2)上提供顶部具有第二面内晶格常数a2的处于松弛状态的至少空间渐变的缓冲层(3)；
在渐变缓冲层(3)上形成具有第三面内晶格常数为a3的处于松弛状态的半导体材料的非渐变层；
在非渐变层上形成半导体材料的顶层(6)，以及
制造支撑晶片(14)，包括：
提供第二衬底(1)；
在第二衬底上形成绝缘层(10)，以及
键合施主晶片(12)与支撑晶片(14)，
其特征在于：所述的非渐变层为应变平滑层(5)，其中应变平滑层(5)的第三面内晶格常数a3介于第一晶格常数a1和第二晶格常数a2之间，以及
所述的支撑晶片(14)与施主晶片(12)按照以下方式键合：
支撑晶片(14)的绝缘层(10)直接键合在施主晶片(12)的顶层(6)的自由表面(8)上，或者
支撑晶片(14)的绝缘层(10)键合在施主晶片(12)的顶层(6)的自由表面(8)上的表面层(19)上，所述表面层(19)的厚度等于或小于10纳米。
2、根据权利要求1所述的方法，其中平滑层(5)和/或顶层(6)的生长温度低于缓冲层(3)的生长温度。
3、根据权利要求2所述的方法，其中平滑层(5)和/或顶层(6)的生长温度低于缓冲层(3)的生长温度50℃到500℃。
4、根据权利要求1到3其中之一所述的方法，其中平滑层(5)的厚度小于临界厚度，高于临界厚度则出现缺陷。
5、根据权利要求4所述的方法，其中所述平滑层(5)的厚度小于
6、根据权利要求4所述的方法，其中所述平滑层(5)的厚度在
Figure C2007101961640003C2
到
Figure C2007101961640003C3
之间。
7、根据权利要求4所述的方法，其中所述平滑层(5)的厚度为
8、根据权利要求4所述的方法，其中渐变缓冲层(3)以及平滑层(5)至少包含两种化合物A和B而且彼此具有不同的组分A1-xa2Bxa2和A1-xa3Bxa3。
9、根据权利要求8所述的方法，其中组分的差别Δx＝xa2-xa3为0.5％到8％。
10根据权利要求8所述的方法，其中组分的差别Δx＝xa2-xa3为2％到5％。
11、根据权利要求8所述的方法，其中组分的差别Δx＝xa2-xa3为2.5％。
12、根据权利要求1所述的方法，其中顶层(6)为应变层或松弛层。
13、根据权利要求1所述的方法，其中顶层(6)为应变层或松弛层，其材料为应变硅、硅-锗、或锗。
14、根据权利要求1所述的方法，其中衬底(2)的材料为硅以及/或者渐变缓冲层(3)的材料为硅-锗。
15、根据权利要求1所述的方法，其中平滑层(5)的材料为硅-锗。
16、根据权利要求12到15其中之一所述的方法，其中用于顶层(6)和/或平滑层(5)的硅-锗，也即是Si1-xGex，的生长温度依赖于锗的百分比：
  层材料   生长温度[℃]   Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[0％，20％]   650-750   Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[20％，40％]   600-700   Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[40％，60％]   550-650   Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[60％，80％]   500-600   Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[80％，90％]   ＜600   Si<sub>1-x</sub>Ge<sub>x</sub>，x∈[90％，100％]   ＜550
17、根据权利要求9到15其中之一所述的方法，其中用于顶层(6)的硅的生长温度选择低于600℃，或者其中用于顶层(6)的锗的生长温度选择小于500℃。
18、根据权利要求9到15其中之一所述的方法，其中用于顶层(6)的硅的生长温度选择小于550℃，或者其中用于顶层(6)的锗的生长温度选择小于500℃。
19、根据权利要求16所述的方法，其中用于顶层(6)的硅的生长温度选择低于600℃，或者其中用于顶层(6)的锗的生长温度选择小于500℃。
20、根据权利要求16所述的方法，其中用于顶层(6)的硅的生长温度选择小于550℃，或者其中用于顶层(6)的锗的生长温度选择小于500℃。
CN200710196164A 2006-11-30 2007-11-29 半导体异质结构的制造方法 Active CN100585801C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP06291860.2 2006-11-30
EP06291860.2A EP1928020B1 (en) 2006-11-30 2006-11-30 Method of manufacturing a semiconductor heterostructure

Publications (2)

Publication Number Publication Date
CN101192512A CN101192512A (zh) 2008-06-04
CN100585801C true CN100585801C (zh) 2010-01-27

Family

ID=37989091

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710196164A Active CN100585801C (zh) 2006-11-30 2007-11-29 半导体异质结构的制造方法

Country Status (7)

Country Link
US (1) US7459374B2 (zh)
EP (1) EP1928020B1 (zh)
JP (1) JP5068635B2 (zh)
KR (1) KR100934037B1 (zh)
CN (1) CN100585801C (zh)
SG (1) SG143126A1 (zh)
TW (1) TWI358755B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
JP4894390B2 (ja) * 2006-07-25 2012-03-14 信越半導体株式会社 半導体基板の製造方法
US7998835B2 (en) * 2008-01-15 2011-08-16 Globalfoundries Singapore Pte. Ltd. Strain-direct-on-insulator (SDOI) substrate and method of forming
EP2157602A1 (en) * 2008-08-20 2010-02-24 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. A method of manufacturing a plurality of fabrication wafers
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
CN108766873B (zh) * 2011-01-25 2023-04-07 Ev 集团 E·索尔纳有限责任公司 用于永久接合晶片的方法
FR2972567B1 (fr) * 2011-03-09 2013-03-22 Soitec Silicon On Insulator Méthode de formation d'une structure de ge sur iii/v sur isolant
JP5810718B2 (ja) * 2011-03-18 2015-11-11 富士ゼロックス株式会社 シリコン層転写用基板及び半導体基板の製造方法
US8802534B2 (en) * 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
FR2977069B1 (fr) * 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
TWI509659B (zh) 2013-08-02 2015-11-21 Nat Univ Tsing Hua 異質材料之自我對準水平接合製作方法
WO2015038309A1 (en) * 2013-09-16 2015-03-19 Applied Materials, Inc. Method of forming strain-relaxed buffer layers
JP6094541B2 (ja) 2014-07-28 2017-03-15 信越半導体株式会社 ゲルマニウムウェーハの研磨方法
US10224233B2 (en) 2014-11-18 2019-03-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed by He-N2 co-implantation
WO2016196011A1 (en) 2015-06-01 2016-12-08 Sunedison Semiconductor Limited A method of manufacturing silicon germanium-on-insulator
US9870940B2 (en) 2015-08-03 2018-01-16 Samsung Electronics Co., Ltd. Methods of forming nanosheets on lattice mismatched substrates
US10529616B2 (en) 2015-11-20 2020-01-07 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
DE102016214573A1 (de) * 2016-08-05 2018-02-08 Robert Bosch Gmbh Verfahren zum Herstellen eines Schichtstapels und/oder einer Topologie, Schichtstapel und Verfahren zum Erfassen eines Magnetfelds
KR101889352B1 (ko) 2016-09-13 2018-08-20 한국과학기술연구원 변형된 저마늄을 포함하는 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
EP3803961B1 (en) 2018-06-08 2023-03-22 GlobalWafers Co., Ltd. Method for transfer of a thin layer of silicon
CN108878263B (zh) * 2018-06-25 2022-03-18 中国科学院微电子研究所 半导体结构与其制作方法
US20220102580A1 (en) * 2019-01-16 2022-03-31 The Regents Of The University Of California Wafer bonding for embedding active regions with relaxed nanofeatures
FR3098643B1 (fr) * 2019-07-09 2023-01-13 Commissariat Energie Atomique Fabrication d'un dispositif photosensible à semiconducteur
CN111326570A (zh) * 2020-05-12 2020-06-23 上海安微电子有限公司 一种新型键合硅片及其制备方法
CN112582257B (zh) * 2020-11-23 2024-05-31 中国科学院微电子研究所 一种用于半导体量子计算的应变纯化硅衬底及其形成方法
CN112530855B (zh) * 2020-12-04 2024-04-12 中国科学院上海微系统与信息技术研究所 复合异质集成半导体结构、半导体器件及制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
US6573126B2 (en) * 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
JP4296726B2 (ja) * 2001-06-29 2009-07-15 株式会社Ｓｕｍｃｏ 半導体基板の製造方法及び電界効果型トランジスタの製造方法
JP4296727B2 (ja) * 2001-07-06 2009-07-15 株式会社Ｓｕｍｃｏ 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
EP1447839B1 (en) 2001-08-06 2019-05-22 Sumco Corporation Semiconductor substrate, field-effect transistor and their manufacturing methods
US6649492B2 (en) 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
US7060632B2 (en) 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
EP1530800B1 (en) * 2002-08-23 2016-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
EP1439570A1 (en) 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it
US6963078B2 (en) * 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
TWI263709B (en) 2004-02-17 2006-10-11 Ind Tech Res Inst Structure of strain relaxed thin Si/Ge epitaxial layer and fabricating method thereof
JP2006080278A (ja) * 2004-09-09 2006-03-23 Toshiba Ceramics Co Ltd 歪みシリコンウエハおよびその製造方法
US7202124B2 (en) * 2004-10-01 2007-04-10 Massachusetts Institute Of Technology Strained gettering layers for semiconductor processes
US20060151787A1 (en) 2005-01-12 2006-07-13 International Business Machines Corporation LOW CONCENTRATION SiGe BUFFER DURING STRAINED Si GROWTH OF SSGOI MATERIAL FOR DOPANT DIFFUSION CONTROL AND DEFECT REDUCTION

Also Published As

Publication number Publication date
KR20080049630A (ko) 2008-06-04
EP1928020B1 (en) 2020-04-22
SG143126A1 (en) 2008-06-27
CN101192512A (zh) 2008-06-04
US20080132031A1 (en) 2008-06-05
TW200830368A (en) 2008-07-16
JP5068635B2 (ja) 2012-11-07
JP2008141206A (ja) 2008-06-19
TWI358755B (en) 2012-02-21
US7459374B2 (en) 2008-12-02
EP1928020A1 (en) 2008-06-04
KR100934037B1 (ko) 2009-12-28

Similar Documents

Publication Publication Date Title
CN100585801C (zh) 半导体异质结构的制造方法
KR100832152B1 (ko) 반도체 헤테로구조, 반도체 헤테로구조의 형성방법 및 반도체 헤테로구조를 포함하는 절연층 위의 스트레인층 웨이퍼
CN101207016B (zh) 半导体异质结构
JP2008141206A6 (ja) 半導体ヘテロ構造を作製する方法
US7550370B2 (en) Method of forming thin SGOI wafers with high relaxation and low stacking fault defect density
EP1509949B1 (en) Formation of lattice-tuning semiconductor substrates
US20070134901A1 (en) Growth of GaAs expitaxial layers on Si substrate by using a novel GeSi buffer layer
KR100788422B1 (ko) 적층 구조 및 그 제조 방법
EP1437765B1 (en) Production method for semiconductor substrate and production method for field effect transistor
KR20060049306A (ko) 기판과 실리콘층을 포함하고, 게르마늄이 헤테로에피택셜방식으로 표면에 증착된 다층 구조체 및 그의 제조 방법
US8309437B2 (en) (110) oriented silicon substrate and a bonded pair of substrates comprising said (110) oriented silicon substrate
JPH09306844A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant