KR100768507B1 - 반도체 기판 및 이의 제조 방법 - Google Patents

반도체 기판 및 이의 제조 방법 Download PDF

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KR100768507B1 KR1020060045848A KR20060045848A KR100768507B1 KR 100768507 B1 KR100768507 B1 KR 100768507B1 KR 1020060045848 A KR1020060045848 A KR 1020060045848A KR 20060045848 A KR20060045848 A KR 20060045848A KR 100768507 B1 KR100768507 B1 KR 100768507B1
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박재근
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Abstract

본 발명은 기판 상에 매몰 절연층 및 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비하는 단계, 상기 SOI 웨이퍼 상에 SiGe층을 성장시키는 단계 및 소정 온도에서 가열하는 산화 공정을 통해 상기 매몰 절연층 상에 이완 SiGe층 및 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법을 제공한다. 또한, 본 발명은 기판, 상기 기판 상에 형성된 매몰 절연층 및 상기 매몰 절연층 상에 형성된 이완 SiGe층을 포함하고, 상기 이완 SiGe층은 상기 매몰 절연층 상에 성장시킨 Si층 및 SiGe층의 산화를 통해 형성되는 것을 특징으로 하는 반도체 기판을 제공한다. 이에 따라, 본 발명은 스트레인드 Si층을 형성하기 위한 이완 SiGe층의 Ge 농도를 높여 전기적 특성을 향상시키고, 두께를 감소시킬 수 있으며, 결정 결함이 적은 스트레인드 Si층을 포함하는 반도체 기판을 제조할 수 있다.
반도체 기판, 웨이퍼, SOI, SiGe, 이완 SiGe, Si, 실리콘, 스트레인드 Si, 결함, 디스로케이션

Description

반도체 기판 및 이의 제조 방법 {semiconductor substrate and Method of manufacturing of the same}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 기판의 제조 방법을 설명하기 위한 단면도.
도 2는 성장 온도에 따라 이완(relaxed) SiGe층을 형성하기 위한 Ge 농도 및 두께를 도시한 그래프.
도 3 내지 도 6은 종래 반도체 기판을 나타낸 사진.
도 7은 본 발명에 따른 반도체 기판의 제조 공정도.
도 8a 내지 8e는 본 발명에 따른 반도체 기판의 일례의 제조 공정을 설명하기 위한 단면도.
도 9a 내지 도 9d는 본 발명에 따른 반도체 기판의 다른 예의 제조 공정을 설명하기 위한 단면도.
도 10a 내지 도 12b는 제 1 내지 제 3 실험예의 산화 공정 후 단면을 나타낸 TEM 사진.
도 13 내지 도 15는 제 1 내지 제 3 실험예의 산화 공정 후 AES에 의해 분석된 농도 프로파일을 도시한 그래프.
도 16은 제 1 내지 제 3 실험예의 산화 공정 후 형성된 SiGe층에 대해 전도 도(conductivity)를 측정한 결과를 나타낸 그래프.
도 17a 및 도 17b는 비교 실험예의 산화 공정 후 단면을 나타낸 TEM 사진.
도 18은 비교 실험예의 산화 공정 후 AES에 의해 분석된 농도 프로파일을 도시한 그래프.
도 19a 및 도 19b는 제 4 실험예의 산화 공정 후 단면을 나타낸 TEM 사진.
도 20은 제 4 실험예의 산화 공정 후 AES에 의해 분석된 농도 프로파일을 도시한 그래프.
도 21a 및 도 21b는 실시예에 따른 반도체 기판의 단면을 나타낸 TEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
100 : 하부 기판 200 : 매몰 절연층
300 : 제 1 실리콘층 350 : 이완 SiGe층
400 : SiGe층 450, 650 : 산화막
500 : 스트레인드 Si층 600 : 제 2 실리콘층
본 발명은 반도체 기판 및 이의 제조 방법에 관한 것으로, 특히 나노급 두께의 스트레인드 실리콘층을 갖는 반도체 기판 및 이의 제조 방법에 관한 것이다.
SOI(Silicon On Insulator) 웨이퍼는 절연막 위에 실리콘 단결정층을 가지고 있는 구조의 웨이퍼로서, 반도체 소자의 소자 분리 기술이 용이하고 소자의 전기적 특성이 우수하여 널리 연구되고 있다. 상술한 SOI는 재결정화법, 실리콘의 횡면 에피텍셜 성장법, SIMOX(Separation by IMplanted OXygen) 방법, Unibond 방법, ELTRAN 방법 등으로 실리콘/산화막/단결정 실리콘으로 이루어진 SOI 웨이퍼를 제작하였다.
최근에는 단결정 실리콘 대신 스트레인드 실리콘(Strained Si)을 포함하는 반도체 기판의 제작에 관해 활발한 연구가 수행중이다. 상기의 스트레인드 실리콘은 반도체 실리콘의 원자를 각각 강제적으로 떨어지게 하는 기술로서 원자가 다른 원자에서 소정 간격 이격 되면 전자가 더욱 빠르게 이동할 수 있게 되어 반도체의 성능을 향상시킬 수 있게 된다. 따라서, 스트레인드 실리콘을 포함하는 반도체 기판의 경우 칩 사이즈의 감소는 물론 기생 커패시턴스를 감소시키고, 전자의 이동 속도를 향상시켜 회로 및 회로를 구성하는 소자의 동작 속도를 향상시킬 수 있게 된다. 이와 같은 반도체 기판을 이용한 고속의 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 모듈레이션 도핑 전계효과 트랜지스터(MODFET), 고전자이동도 트랜지스터(HEMT) 등이 제안되고 있다.
이러한 스트레인드 실리콘/산화막/실리콘 구조의 반도체 기판을 제조하는 일반적인 방법은 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 기판의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 기준 웨이퍼(10)와 결합 웨이퍼(20)를 마련한다. 기준 웨이퍼(10)에 매몰 산화막(12)을 형성하고, 결합 웨이퍼(20)에는 하부에서 상부 방향 으로 Ge의 농도가 점차적으로 증가되는 그래이디드(graded) SiGe층(22)과, Ge의 농도가 일정한 버퍼드 SiGe층(24)을 순차적으로 형성한다. 여기서, 그래이디드 SiGe층(22)은 약 1 내지 1.5㎛ 두께로 형성하되, 하부의 Ge의 농도가 0에서 점차적으로 증가하여 상부에서는 약 20% 정도의 농도를 갖도록 형성한다. 이후, Ge의 농도를 20%로 유지한 상태에서 약 0.4㎛ 이하 두께의 버퍼드 SiGe층(24)을 형성한다.
수소 이온 주입을 실시하여 상기 버퍼드 SiGe층(24) 내부에 수소 이온층(26)을 형성한다.
도 1b를 참조하면, 상기의 결합 웨이퍼(20)와 기준 웨이퍼(10)를 접합시킨다. 이 때, 상기 기준 웨이퍼(10)의 매몰 산화막(12) 상에 결합 웨이퍼의 버퍼드 SiGe층(24)이 접착되도록 한다.
도 1c를 참조하면, 열처리 공정을 실시하여 버퍼드 SiGe층(24)의 수소 이온층이 형성된 부분을 분리한다. 이로 인해 기준 웨이퍼(10) 상에는 산화막(12)과 버퍼드 SiGe층(24)의 일부가 잔류하게 되고, 결합 웨이퍼(20)는 제거된다.
도 1d를 참조하면, 화학 기계적 연마(CMP)를 통해 산화막(12) 상에 잔류하는 상기 버퍼드 SiGe층(24)을 평탄화한 다음, 그 상부에 스트레인드(strained) Si층(30)을 형성한다. 이 때, 스트레인드 Si층(30)은 실리콘(Si)보다 결정 격자 상수가 더 큰 SiGe층 상에 에피택셜 성장되어 격자간 거리가 늘어나면서 성장되어 결과적으로는 SiGe층의 격자 상수를 갖는다.
이러한 스트레인드 Si층의 형성을 위한 이완(relaxed) SiGe층을 얻기 위해서는 통상적으로 Si 기판 상에 SiGe층을 준안정(metastable) 임계 두께보다 두껍게 성장시켜야 하며, 실제로 도 2에서 보는 바와 같이 SiGe층을 550℃의 온도에서 성장시킬 경우 Ge 농도 10%에서는 200㎚ 이상, 20%에서는 100㎚ 이상, 30%에서는 40㎚ 이상, 40%에서는 30㎚ 이상을 성장시켜야만 이완(relaxed) SiGe층을 형성할 수 있다.
이와 같이 제조되는 스트레인드 실리콘(strained siliscon)을 이용한 전계효과 트랜지스터에서 높은 신뢰성과 성능을 유지하면서 스케일링 다운하기 위해서는 반도체 기판의 제조시 SiGe층에서 발생하는 전위 결함이 없고(dislocation-free) 이완(relaxation) 정도가 높은 것이 바람직하다. 이는 SiGe층의 높은 이완(relaxation) 정도에 따라 그 상부에 성장되는 실리콘층이 스트레인을 갖기 때문이다. 또한, 단채널 효과(short channel effect)를 줄일 수 있을 만큼 스트레인드 Si층이 얇을수록 좋으며, 웨이퍼 표면의 평탄도도 만족하여야 한다.
그러나 종래에는 Si층을 30㎚ 이하로 성장시킬 수는 있으나, 이완 SiGe층의 Ge 농도를 30% 이상으로 형성하기 어려웠다. 이는 Si와 SiGe의 격자 상수의 차이(lattice mismatch)로부터 디스로케이션(dislocation)과 같은 결정 결함 등이 발생하며 표면 평탄도(surface roughness)도 악화되기 때문이다.
상술한 대로 제조되는 종래 반도체 기판의 SiGe층 표면의 원자 현미경(AFM; Atomic Force Microscope)사진을 나타낸 도 3 및 도 4에서 볼 수 있듯이 Si와 SiGe층 사이의 결정 결함으로 인해 해치 패턴이 발생하며 표면이 매우 거칠어질 수 있으며, 도 5에서 볼 수 있듯이 내부가 움푹 파인 쓰레딩 디스로케이션 피트(Threading dislocation pit)가 발생할 수 있다.
또한, 도 6은 CMP를 이용한 평탄화 공정을 통해 SiGe층의 상부 표면을 평탄화하여 스트레인드 Si층을 형성한 반도체 기판 사진을 나타낸 것으로, 얼룩진 형상 또는 표면의 색상이 다른 영역이 존재하며, 이는 SiGe층의 표면이 평탄화되지 못해 국부적으로 웨이퍼가 결합되지 않은 것을 의미하며, CMP 공정을 통해서도 해치 패턴, 표면 거칠기 문제 및 쓰레딩 디스로케이션 피트를 완전히 제거하는 것이 어려운 것을 알 수 있다.
상기와 같이 종래에는 스트레인드 Si층을 형성하기 위한 이완 SiGe층의 Ge 농도를 30% 이상으로 형성하기 어려우며, 특히 결정 결함으로 인해 결정성이 나쁘고 표면 평탄도가 악화되어 고품질의 반도체 기판을 제조하기 어려운 문제점이 있다. 즉, SiGe층의 높은 이완(relaxation) 정도를 얻기 위해 높은 두께로 성장시켜야 하며, 이는 소자의 높이가 높아지며 공정 시간이 길어질 뿐 아니라, 반도체 소자의 고집적화, 고속화 및 저전력화에 대한 요구에 따라 반도체 기판 상의 소자 형성 영역의 두께가 점점 작아지는 추세에 대응할 수 없는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, SOI 웨이퍼 상에 형성된 SiGe층의 산화 공정을 통해 이완 SiGe층을 형성함으로써, 스트레인드 Si층을 형성하기 위한 이완 SiGe층의 Ge 농도를 높여 전기적 특성을 향상시키고, 두께를 감소시킬 수 있으며, 결정 결함이 적은 스트레인드 Si층을 포함하는 반도체 기판 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 상술한 목적을 달성하기 위하여, 기판 상에 매몰 절연층 및 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비하는 단계와, 상기 SOI 웨이퍼 상에 SiGe층을 성장시키는 단계와, 상기 SiGe층 상에 제 2 실리콘층을 성장시키는 단계와, 소정 온도에서 가열하는 산화 공정을 통해 상기 매몰 절연층 상에 이완 SiGe층 및 산화막을 형성하는 단계와, 식각 공정을 통해 상기 산화막을 제거하는 단계 및 상기 산화막이 제거된 이완 SiGe층 상에 스트레인드 Si층을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법을 제공한다.
또한, 본 발명은 기판 상에 매몰 절연층 및 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비하는 단계와, 상기 SOI 웨이퍼 상에 SiGe층을 성장시키는 단계와, 소정 온도에서 가열하는 산화 공정을 통해 상기 매몰 절연층 상에 이완 SiGe층 및 산화막을 형성하는 단계와, 식각 공정을 통해 상기 산화막을 제거하는 단계 및 상기 산화막이 제거된 이완 SiGe층 상에 스트레인드 Si층을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법을 제공한다.
삭제
상기 산화 공정은 800 내지 1200℃의 온도에서 이루어지는 것이 바람직하다.
상기 산화막 두께에 따라 상기 이완 SiGe층의 두께 및 Ge 농도를 제어할 수 있으며, 이를 위해 산화 공정 이전에 상기 제 1 실리콘층 및 SiGe층의 두께를 측정하는 단계 및 상기 측정한 두께를 이용하여 산화막 두께를 산정하는 단계를 더 포함하고, 상기 산정한 산화막 두께가 형성되도록 산화 공정을 진행할 수 있다.
상기 제 1 실리콘층의 두께는 5㎚ 내지 300㎚인 것을 특징으로 한다.
상기 SiGe층의 두께는 5 내지 100㎚이고, Ge 농도는 5 내지 20%인 것을 특징으로 한다.
상기 이완 SiGe층의 두께는 5 내지 100㎚이고, Ge 농도는 20 내지 70%인 것을 특징으로 한다.
상기 산화막의 두께는 30 내지 500㎚인 것을 특징으로 한다.
상기 성장시키는 단계는 유기금속 화학 기상 증착법(MOCVD), 화학 기상 증착법(CVD), 플라즈마 강화 화학 기상 증착법(PECVD), 분자선 성장법(MBE) 또는 수소화물 기상 성장법(HVPE)을 이용할 수 있다.
상기 스트레인드 Si층의 두께는 5 내지 50㎚인 것을 특징으로 한다.
또한, 본 발명은 기판과, 상기 기판 상에 형성된 매몰 절연층;
상기 매몰 절연층 상에 형성된 이완 SiGe층 및 상기 이완 SiGe층 상에 형성된 스트레인드 Si층을 포함하고, 상기 이완 SiGe층은 상기 매몰 절연층 상에 성장시킨 Si층 및 SiGe층의 산화를 통해 형성되며, 상기 이완 SiGe층의 Ge 농도는 두께 방향을 따라 가우시안 분포를 갖는 것을 특징으로 하는 반도체 기판을 제공한다.
삭제
또한, 본 발명은 기판과, 상기 기판 상에 형성된 매몰 절연층과, 상기 매몰 절연층 상에 형성된 이완 SiGe층 및 상기 이완 SiGe층 상에 형성된 스트레인드 Si층을 포함하고, 상기 이완 SiGe층은 상기 매몰 절연층 상에 성장시킨 Si층 및 SiGe층의 산화를 통해 형성되며, 상기 이완 SiGe층의 Ge 농도는 두께 방향을 따라 일정한 분포를 갖는 것을 특징으로 하는 반도체 기판을 제공한다.
이하, 도면을 참조하여 본 발명에 따른 반도체 기판 및 이의 제조 방법에 대하여 상세히 설명하기로 한다.
도 7은 본 발명에 따른 반도체 기판의 제조 공정도이다.
도 7을 참조하면, 본 발명은 먼저 기판 상에 절연층 및 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비하고(S10), 상기 제 1 실리콘층 상에 SiGe층을 성장시킨다(S20). 상기 SOI 웨이퍼의 제 1 실리콘층과 SiGe층의 두께를 측정한 후(S30), 소 정 온도에서 가열하는 산화 공정(oxidation process)을 진행한다(S40). 이 때, SiGe층의 Si는 Ge보다 자유 에너지(free energy)가 낮은 O2와 반응하여 SiO2의 산화막을 형성하고, SiGe층의 Ge는 상기 제 1 실리콘층으로 확산(diffusion)되어 이완(relaxed) SiGe층을 형성한다. 상기 SiO2의 산화막 두께가 증가함에 따라 Ge의 확산이 많이 이루어지며, 이완 SiGe층의 Ge 농도가 점점 높아지게 된다. 이완 SiGe층의 두께 및 농도는 상기 측정한 제 1 실리콘층과 SiGe층의 두께 및 농도에 따라 산화막 두께를 조절하여 제어할 수 있다. 이후, SiO2의 산화막을 제거한 후(S50), 이완 SiGe층 상에 스트레인드 Si층을 성장시켜(S60) 반도체 기판을 제조한다.
도 8a 내지 8e는 본 발명에 따른 반도체 기판의 일례의 제조 공정을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 먼저 SOI 웨이퍼를 준비한다. 이 때, SOI 웨이퍼는 상기의 종래 기술에서 언급한 바와 같이 다양한 방법으로 제조될 수 있다.
상기 SOI 웨이퍼는 하부 기판(100)과, 그 위에 형성된 매몰 절연층(200) 및 제 1 실리콘층(300)을 포함한다. 상기 하부 기판(100)은 실리콘(Si)으로 형성하는 것이 바람직하다. 상기 매몰 절연층(200)은 산화막 및 질화막 계열의 물질막을 사용할 수 있으며, 하부 기판(100) 상에 40㎚ 내지 3㎛의 두께로 형성한다. 물론, 이러한 매몰 절연층(200)은 상기 두께에 한정되지 않고, 그 필요에 따라 수십 내지 수천㎚ 두께로 형성할 수 있다. 이 때, 매몰 절연층(200)은 실리콘으로 이루어진 기판의 적어도 일면에 통상의 다양한 방법에 의해 형성할 수 있으며, 예를 들어 하 부 기판(100)을 열산화하여 형성할 수 있다. 매몰 절연층(200) 위에 형성되는 제 1 실리콘층(300)은 단결정 실리콘으로 이루어지며, 5㎚ 내지 300㎚의 두께로 형성될 수 있다. 물론 제 1 실리콘층(300)의 두께는 이에 한정되지 않고, 필요에 따라 다양하게 형성될 수 있다.
상기와 같은 SOI 웨이퍼는 하부 기판(100) 위에 매몰 절연층(200)을 형성하고, 그 위에 제 1 실리콘층(300)을 접합한 뒤 하나의 기판을 적절한 두께만 남기고 연마하는 가공 공정을 거쳐 제조할 수 있다. 또한 매몰 절연층(200)이 형성된 하부 기판(100)에 수소 이온을 주입하여 수소 이온 주입층을 형성하고, 이 위에 제 1 실리콘층(300)을 접합한 뒤 수소 이온 주입층을 통하여 분리함으로써 제 1 실리콘층(300)의 두께를 일정하게 제작하는 공정에 따라 SOI 웨이퍼를 제조할 수 있다. 이는 일반적인 SOI 웨이퍼의 제조 공정을 따른 것이며, 상기 예에 한정되지 않고 다양한 형태로 진행하여 제조될 수 있다.
도 8b를 참조하면, 상기와 같이 준비된 SOI 웨이퍼 상에 SiGe층(400)을 형성한다.
상기 SiGe층(400)의 에피텍셜 성장(epitaxial growth)을 위해 유기금속 화학 기상 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 기상 증착법(CVD; Chemical Vapor Deposition), 플라즈마 강화 화학 기상 증착법(PECVD; Plasma-enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 초고진공 화학 기상 증착법(UHA-CVD; Ultra High Vacuum-Chemical Vapor Deposition)등을 포 함한 다양한 방법을 사용할 수 있다.
상기 SiGe층(400)은 5 내지 100㎚의 두께로 형성될 수 있으며, Ge의 농도는 5 내지 20%로 형성되는 것이 바람직하다. 여기서, 필요에 따라 SiGe층(400)의 두께 및 Ge 농도는 다양하게 변경될 수 있음은 물론이다.
다음으로, 상기 SOI 웨이퍼의 제 1 실리콘층(300)과 SiGe층(400)의 두께를 측정한 후, 고온에서 가열하는 산화 공정을 진행한다. 고온의 산화 공정을 통해 SiGe층(400)의 Si는 Ge보다 매우 낮은 자유 에너지를 가지므로 O2와 결합하게 된다. 따라서 GeO2가 형성되기 전에 SiO2의 산화막(450)이 형성되고, 이 SiO2의 산화막(450)은 Ge와 O2의 결합을 차단하게 된다. Si와 결합이 끊어진 Ge는 상기 SOI 웨이퍼의 제 1 실리콘층(300)으로 확산(diffusion)되며 이완(relaxed) SiGe층(350)을 형성한다. Ge는 SOI 웨이퍼의 매몰 절연층(200)의 경계면에 이르러 더 이상 확산하지 못하고, 계속하여 산화막(450)의 두께가 증가함에 따라 이완 SiGe층(350)의 두께는 얇아지며 Ge 농도는 높아진다. 즉, 도 8c에 도시한 바와 같이 산화 공정을 통해 하부 기판(100) 및 매몰 절연층(200) 상에 Ge가 확산되어 형성된 이완 SiGe층(350)과, 그 위에 SiO2의 산화막(450)을 형성한다.
이러한 산화 공정은 상기 제 1 실리콘층(300)의 내부에 Ge의 확산이 균일하게 이루어져 제 1 실리콘층(300)의 전체 영역이 이완 SiGe층(350)으로 형성되는 것이 바람직하다. 즉, 산화 공정이 시작되며 SiGe층(400)으로부터 확산되는 Ge가 SiGe층(400)과 제 1 실리콘층(300)의 경계면 근처에 먼저 분포되며 하부로 확산되 어 이완 SiGe층(350)을 형성한다. 제 1 실리콘층(300)에 Ge의 확산이 충분히 이루어지지 못한 경우, 예를 들어 Ge가 제 1 실리콘층(300)과 매몰 절연층(200)의 계면 근처에까지 확산되지 못한 경우, 매몰 절연층(200)과 이완 SiGe층(350) 사이에 제 1 실리콘층이 잔류하게 되며, 이는 Si와 SiGe의 격자 상수 차이로 인한 미스핏 전위(misfit dislocation)를 야기하는 문제점이 있다.
따라서, 산화 공정은 제 1 실리콘층(300)의 전체 영역에 Ge의 확산이 균일하게 이루어지도록 충분히 진행되어야 하며, 특히 매몰 절연층(200)과의 경계면까지 확산되도록 하여야 한다. 이를 위해, 이완 SiGe층(350)의 Ge 농도는 적어도 두께 방향을 따라 가우시안 분포를 나타내는 것이 바람직하며, 더 좋게는 두께 방향을 따라 일정한 분포를 갖는 것이 바람직하다.
또한, 제 1 실리콘층(300)의 전체 영역에 Ge의 확산이 균일하게 이루어져 이완 SiGe층(350)을 형성한 후, 산화 공정이 지속됨에 따라 SiO2의 산화막(450)의 두께는 계속하여 증가하고 반면에 이완 SiGe층(350)의 두께는 감소하며 Ge의 농도는 증가하게 된다. 이에 따라, 두께가 얇고 Ge 농도가 높은 이완 SiGe층(350)의 형성이 가능하다. 이는 두께를 감소시킴으로써 비용 및 생산성의 향상을 도모할 수 있으며, 이완 SiGe층(350)의 Ge 농도를 높임에 따라 전도도를 향상시킬 수 있는 효과가 있다.
상기 산화 공정은 Ge가 확산될 수 있는 온도에서 이루어지며, 약 800 내지 1200℃의 온도인 것이 바람직하다. 또한, 산화 공정은 건식(dry) 또는 습식(wet) 산화 공정을 이용할 수 있으며, 상대적으로 산화 온도가 낮고 산화 속도가 빠른 습식 산화 공정을 진행하는 것이 바람직하다. 즉, 수소(H2) 가스와 산소(O2) 가스를 주입하여 습식 산화함으로써, 산화 공정이 상대적으로 낮은 온도에서 빠른 속도로 진행되어 공정 시간을 단축시킬 수 있다. 예를 들어, 상기 산화 공정은 800 내지 1200℃의 온도에서 습식 산화를 통해 10분 이하로 진행할 수 있다.
이러한 산화 공정을 통해 형성되는 SiO2의 산화막(450)은 30 내지 500㎚의 두께로 형성될 수 있으며, 필요에 따라 다양하게 변경될 수 있음은 물론이다. 산화막(450)의 두께는 산화 공정 시간, 성장 온도, 성장 분위기 및 압력 등에 따라 조절할 수 있다.
또한, 상기 이완 SiGe층은 5 내지 100㎚의 두께로 형성될 수 있으며, Ge 농도는 20 내지 70%로 형성될 수 있다. 물론, 이완 SiGe층의 두께 및 Ge 농도는 필요에 따라 다양하게 변경될 수 있음은 물론이다.
SiO2의 산화막(450)이 형성되며 그 두께가 증가함에 따라 결합이 끊어진 Ge가 증가하며, 즉 제 1 실리콘층(300)으로 Ge의 확산이 증가함을 의미하므로, 제 1 실리콘층(300)의 전체 영역에 Ge의 확산이 균일하게 이루어진 이완 SiGe층(350)의 형성을 위해서는 상기 언급한 바와 같이 매몰 절연층(200)과의 계면까지 Ge가 확산되도록 상기 산화막(450)을 소정 두께 이상으로 충분히 성장시키는 것이 중요하다. 또한, 이완 SiGe층(350)을 형성한 후 산화 공정이 지속됨에 따라, 산화막(450)의 두께는 계속하여 증가하는 동시에 이완 SiGe층(350)의 두께는 감소하며 Ge의 농도 는 증가한다.
이완 SiGe층(350)의 형성을 위한 산화막(450)의 소정 두께는 상기 측정한 제 1 실리콘층(300)과 SiGe층(400)의 두께 및 농도에 따라 제어될 수 있다. 즉, 산화시 Si 및 O에 의해 반응되어 Si 혹은 SiGe가 소비되는데, 이 때 형성되는 산화막(450) 두께에 따라 소비되는 양이 달라지며, 이 비율을 계산하여 산화막의 성장 두께를 산정할 수 있다. 예를 들어, 100㎚ 두께의 산화막을 성장시키기 위해 44 내지 45%의 Si가 소비되므로, Si층 두께가 44 내지 45㎚ 만큼 얇아진다.
또한, 산화 공정을 진행하며 형성되는 산화막(450)의 두께에 따라 원하는 이완 SiGe층(350)의 두께 및 Ge 농도를 조절할 수 있다. 예를 들어, 이완 SiGe층(350)의 두께를 감소시키고 Ge 농도를 증가시키기 위해, 산화막(450)의 두께를 증가시켜 성장시킨다.
따라서, 이완 SiGe층(350)의 두께 및 농도는 상기 측정한 제 1 실리콘층(300)과 SiGe층(400)의 두께 및 농도에 따라 SiO2의 산화막(450) 두께를 조절하여 제어할 수 있다.
도 8d를 참조하면, 습식 또는 건식 식각을 통해 상기 SiO2의 산화막(450)을 제거한다.
상기 SiO2의 산화막(450)은 BOE(buffered-oxide etch), 불화 수소(HF) 또는 이들의 희석 용액을 사용한 습식 식각을 통해 제거될 수 있다. 물론, 상술한 식각 용액에 한정되지 않고, 상기 SiO2의 산화막(450)을 제거하기 위한 기타 다양한 식각 용액을 사용할 수 있다.
도 8e를 참조하면, 상기 이완 SiGe층(350) 상에 스트레인드 Si층(500)을 형성한다.
이완 SiGe층(350) 위에 Si층(500)을 얇게 성장시키면 이완 SiGe층(350)의 격자 구조를 갖는 Si층(500)이 형성된다. SiGe의 격자 간의 간격이 Si의 격자 간격보다 넓기 때문에, 그 상부에 형성되는 Si층의 격자가 강제적으로 벌어지며 응력을 받는 스트레인드 Si층(500) 즉, 인장 변형된 Si층이 형성된다. 이렇게 의도적으로 응력을 가해주면 전자의 이동도가 증가하고 양자 우물이 생성되어 전자 및 정공의 이동도를 향상시킨 소자를 제조할 수 있다.
상기 스트레인드 Si층(500)의 에피텍셜 성장(epitaxial growth)을 위해 마찬가지로 유기금속 화학 기상 증착법(MOCVD), 화학 기상 증착법(CVD), 플라즈마 강화 화학 기상 증착법(PECVD), 분자선 성장법(MBE), 수소화물 기상 성장법(HVPE), 초고진공 화학 기상 증착법(UHA-CVD) 등을 포함한 다양한 방법을 사용할 수 있다.
상기 스트레인드 Si층(500)은 단채널 효과(short channel effect)를 줄일 수 있을 만큼 얇을수록 좋으며, 5 내지 50㎚의 두께인 것이 바람직하다.
이로써, SOI 웨이퍼 상에 형성된 SiGe층의 산화 공정을 통해 고품질 스트레인드 Si층을 형성하기 위한 이완 SiGe층의 Ge 농도를 높일 수 있고 두께가 얇아지며 결정 결함이 감소된 반도체 기판을 제조할 수 있다.
도 9a 내지 도 9d는 본 발명에 따른 반도체 기판의 다른 예의 제조 공정을 설명하기 위한 단면도들이다. 이는 상술한 예와 거의 동일하되, SOI 웨이퍼 상에 SiGe층을 형성하고 그 상부에 제 2 실리콘층을 형성한 후, 산화 공정을 진행하는 것을 특징으로 한다. 이에 대한 구체적인 설명에 있어서 상기와 중복되는 내용은 생략한다.
도 9a를 참조하면, 하부 기판(100), 매몰 절연층(200) 및 제 1 실리콘층(300)으로 이루어진 SOI 웨이퍼 상에 SiGe층(400)을 형성한 후, 제 2 실리콘층(600)을 추가로 형성한다.
상기 제 2 실리콘층(600)은 SiGe층(400)로부터 Ge가 외부로 확산되는 것을 최소화하기 위한 것으로, 마찬가지로 유기금속 화학 기상 증착법(MOCVD), 화학 기상 증착법(CVD), 플라즈마 강화 화학 기상 증착법(PECVD), 분자선 성장법(MBE), 수소화물 기상 성장법(HVPE), 초고진공 화학 기상 증착법(UHA-CVD)등을 포함한 다양한 방법을 사용하여 형성할 수 있다.
상기 제 2 실리콘층(600)은 5 내지 50㎚의 두께로 형성될 수 있으며, 필요에 따라 다양하게 변경될 수 있음은 물론이다.
다음으로 상기 SOI 웨이퍼의 제 1 실리콘층(300)과 SiGe층(400)의 두께를 측정한 후 고온에서 가열하는 산화 공정을 진행하여, 도 9b에 도시한 바와 같이 하부 기판(100) 및 매몰 절연층(200) 상에 Ge가 확산되어 형성된 이완 SiGe층(350)과, 그 위에 SiO2의 산화막(650)을 형성한다. 이는 산화 공정을 진행하기 전에 상기와 같이 상부에 제 2 실리콘층(600)을 형성함으로써, Ge의 외부로의 확산을 최소화할 수 있다. 즉, 산화 공정이 시작되며, 먼저 제 2 실리콘층(600)이 산화되어 상면에 SiO2의 산화막(650)이 형성된 후, SiGe층(400)의 Si가 산화되고 결합이 끊어진 Ge가 하부의 제 1 실리콘층(300)으로 확산되기 때문에, Ge가 외부로 확산되는 것을 방지할 수 있다.
이후, 도 9c에 도시한 바와 같이 습식 또는 건식 식각을 통해 상기 SiO2의 산화막(650)을 제거한다.
또한, 도 9d에 도시한 바와 같이 상기 이완 SiGe층(350) 상에 스트레인드 Si층(500)을 형성함으로써, 스트레인드 Si층(500)을 형성하기 위한 이완 SiGe층(350)의 Ge 농도를 높일 수 있고 두께가 얇아지며 결정 결함이 감소된 반도체 기판을 제조할 수 있다.
본 발명에 따른 반도체 기판의 제조 방법은 상술한 바에 한정되지 않고, 다양한 수정과 변경이 가능하다.
이와 같이 본 발명은 SOI 웨이퍼 상에 형성된 SiGe층의 산화 공정을 통해 이완 SiGe층을 형성함으로써, 스트레인드 Si층을 형성하기 위한 이완 SiGe층의 Ge 농도를 높일 수 있으며 이에 따라 전기적 특성을 향상시킬 수 있는 이점이 있다. 또한, 이완 SiGe층 및 스트레인드 Si층의 두께를 얇게 함으로써 두께가 얇은 소자의 제작이 가능해지고, 비용 및 생산성의 향상을 도모할 수 있다. 또한, 결정 결함이 감소되어 결정성 및 표면 평탄도가 우수한 고품질의 반도체 기판을 제조할 수 있다.
이하, 본 발명의 스트레인드 Si층을 형성하기 위한 이완 SiGe층의 제조에 대해 하기 실험예를 통하여 보다 구체적으로 설명한다.
먼저, 상술한 일례의 제조 공정에 따라 제 1 실험예 내지 제 3 실험예를 제조한다.
이를 위해, 하부 기판 상에 183㎚ 두께의 매몰 절연층 및 30㎚ 두께의 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비한다. SOI 웨이퍼 상에 550℃의 온도에서 Ge 농도가 10at%인 50㎚ 두께의 SiGe층을 성장시킨다. 다음으로, 1000℃의 온도에서 수소(H2) 가스와 산소(O2) 가스를 주입하여 습식 산화 공정을 진행한다. 산화 공정을 습식으로 진행함에 따라 상대적으로 낮은 온도에서 빠른 속도로 산화가 진행되어 공정 시간을 단축시킬 수 있는 이점이 있다. 이러한 산화 공정을 통해 하부 기판 및 매몰 절연층 상에 Ge가 확산되어 형성된 이완 SiGe층과, 그 위에 SiO2의 산화막이 형성된다.
여기서, SiO2의 산화막 두께에 따라 형성되는 이완 SiGe층의 두께 변화를 살펴보기 위해 제 1 내지 제 3 실험예의 산화 시간을 달리하여 진행하였으며, 이에 대해 TEM(transmission electron microscope) 및 AES(auger electron spectroscopy) 등을 통해 SiGe층의 두께, 농도 프로파일 및 전도도 등을 분석하였다.
즉, 제 1 실험예는 6분 30초 동안 산화 공정을 진행하고, 제 2 실험예는 7분 30초 동안 산화 공정을 진행하고, 제 3 실험예는 8분 30초 동안 산화 공정을 진행 하였다.
도 10a 내지 도 12b는 제 1 내지 제 3 실험예의 산화 공정 후 단면을 나타낸 TEM 사진이다. 도 10a 및 도 10b는 제 1 실험예의 단면을 나타낸 것이고, 도 11a 및 도 11b는 제 2 실험예의 단면을 나타낸 것이고, 도 12a 및 도 12b는 제 3 실험예의 단면을 나타낸 것이다.
도 10a 및 도 10b를 참고하면, 1000℃의 온도에서 6분 30초 동안 산화 공정을 진행한 제 1 실험예의 경우, SiO2의 습식 산화막 두께는 107㎚이고 Ge의 확산으로 형성된 이완 SiGe층의 두께는 20㎚이다.
도 11a 및 도 11b를 참고하면, 1000℃의 온도에서 7분 30초 동안 산화 공정을 진행한 제 2 실험예의 경우, SiO2의 습식 산화막 두께는 117㎚이고 Ge의 확산으로 형성된 이완 SiGe층의 두께는 15㎚이다.
도 12a 및 도 12b를 참고하면, 1000℃의 온도에서 8분 30초 동안 산화 공정을 진행한 제 3 실험예의 경우, SiO2의 습식 산화막 두께는 125㎚이고 Ge의 확산으로 형성된 이완 SiGe층의 두께는 9㎚이다.
즉, 산화 시간이 길어질수록 산화 공정을 통해 형성되는 SiO2의 산화막의 두께는 점점 증가하고, 반면에 이완 SiGe층의 두께는 점점 감소하는 것을 알 수 있다. 또한, 각 경우 모두 TEM 확대 사진에서 볼 수 있듯이 우수한 결정 구조를 가짐을 알 수 있다.
도 13 내지 도 15는 제 1 내지 제 3 실험예의 산화 공정 후 AES에 의해 분석 된 농도 프로파일을 도시한 그래프이다.
도 13을 참고하면, 1000℃의 온도에서 6분 30초 동안 산화 공정을 진행한 제 1 실험예의 경우, SiO2의 산화막 하부에 형성된 이완 SiGe층에서 Ge 농도가 48at%인 것을 알 수 있다.
도 14를 참고하면, 1000℃의 온도에서 7분 30초 동안 산화 공정을 진행한 제 2 실험예의 경우, SiO2의 산화막 하부에 형성된 이완 SiGe층에서 Ge 농도가 59at%인 것을 알 수 있다.
도 15를 참고하면, 1000℃의 온도에서 8분 30초 동안 산화 공정을 진행한 제 3 실험예의 경우, SiO2의 산화막 하부에 형성된 이완 SiGe층에서 Ge 농도가 67at%인 것을 알 수 있다.
즉, 산화 시간이 길어질수록 SiO2의 산화막의 두께는 점점 증가하는 반면에 이완 SiGe층의 두께는 점점 감소하며, 이완 SiGe층의 Ge 농도가 증가하는 것을 알 수 있다.
한편, 상기의 세 경우 모두 이완 SiGe층에서 Ge의 농도는 이완 SiGe층의 두께 방향을 따라 가우시안 농도 프로파일을 나타내며, 매몰 절연층의 계면에까지 Ge가 확산되어 있다. 즉, Ge 농도는 상부의 산화막과 이완 SiGe층의 경계 및 매몰 절연층과 이완 SiGe층의 경계에서 거의 동일한 농도를 보이며, 이완 SiGe층의 내부 영역 혹은 중심 영역 근처에서 최고 값을 가지며 각 산화막 방향으로 감소하는 두께 방향 분포를 나타낸다.
이로부터, 산화 공정에 의해 이완 SiGe층의 전 영역에 Ge가 확산되어 분포되어 있음을 알 수 있다.
도 16은 제 1 내지 제 3 실험예의 산화 공정 후 형성된 SiGe층에 대해 전도도(conductivity)를 측정한 결과를 나타낸 그래프이다.
도 16을 참고하면, 이완 SiGe층의 Ge 농도가 증가함에 따라 전도도가 높은 것을 볼 수 있다. 실제로 250K의 온도에서 전도도를 측정하였을 때, 이완 SiGe층의 Ge 농도가 48at%인 제 1 실험예의 경우 전도도가 1.7× 10-3Ω-1㎝-1이고, 이완 SiGe층의 Ge 농도가 59at%인 제 2 실험예의 경우 전도도가 1.5× 10-1Ω-1㎝-1이고, 이완 SiGe층의 Ge 농도가 67at%인 제 3 실험예의 경우 전도도가 4Ω-1㎝-1이다.
즉, 이완 SiGe층의 Ge 농도가 증가함에 따라 전기적 특성이 향상되는 것을 알 수 있다.
하기 표 1은 상기 제 1 내지 제 3 실험예의 산화 공정 시간에 따른 분석 결과를 나타낸 것으로, 산화막 두께, 이완 SiGe층의 두께, 이완 SiGe층의 Ge 농도 및 전도도 특성을 비교하였다. 상기 제 1 내지 제 3 실험예는 산화 공정 시간을 제외하고는 모든 조건이 동일하며, 즉, SOI 웨이퍼 상에 SiGe층을 형성한 후, 1000℃의 온도에서 습식 산화 공정을 진행하였다.
Figure 112006035653282-pat00001
상기 표 1에서 볼 수 있듯이, 산화 공정 시간이 길어질수록 SiO2의 산화막의 두께는 점점 증가하는 반면에 이완 SiGe층의 두께는 점점 감소하며, 이완 SiGe층의 Ge 농도는 증가하는 것을 알 수 있다. 또한, 이완 SiGe층의 Ge 농도가 증가함에 따라 전도도가 증가하는 것을 알 수 있다.
따라서, 산화 공정의 제어를 통해 이완 SiGe층의 두께를 감소시킬 수 있으며, 이완 SiGe층의 Ge 농도를 증가시켜 전기적 특성을 향상시킬 수 있다.
상술한 실험예에서 산화막 두께의 제어를 위해 산화 공정 시간을 제어하였으나, 이에 한정되지 않고 성장 온도, 성장 분위기, 압력 등을 제어할 수도 있다.
또한, 상술한 다른 예의 제조 공정에 따라 비교 실험예 및 제 4 실험예를 제조한다.
이를 위해, 하부 기판 상에 매몰 절연층 및 30㎚ 두께의 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비한다. SOI 웨이퍼 상에 600℃의 온도에서 Ge 농도가 8at%인 50㎚ 두께의 SiGe층을 성장시킨 후, 그 상부에 10㎚ 두께의 제 2 실리콘층을 성장시킨다. 산화 공정을 진행하기 전에 상기와 같이 제 2 실리콘층을 형성함으로써, Ge의 외부로의 확산을 최소화할 수 있다. 다음으로, 950℃의 온도에서 수소(H2) 가스와 산소(O2) 가스를 주입하여 습식 산화 공정을 진행한다. 이러한 산화 공정을 통해 하부 기판 및 매몰 절연층 상에 Ge가 확산되어 형성된 이완 SiGe층과, 그 위에 SiO2의 산화막이 형성된다.
여기서, 비교 실험예와 제 4 실험예의 산화막 두께를 다르게 성장시켰으며, 이에 대해 TEM 및 AES 등을 통해 SiGe층의 두께 및 Ge 농도 프로파일을 분석하였다.
즉, 비교 실험예는 습식 산화 공정을 통해 110㎚ 두께의 산화막을 성장시켰고, 제 4 실험예는 습식 산화 공정을 통해 120㎚ 두께의 산화막을 성장시켰다.
도 17a 및 도 17b는 비교 실험예의 산화 공정 후 단면을 나타낸 TEM 사진이고, 도 18은 비교 실험예의 산화 공정 후 AES에 의해 분석된 농도 프로파일을 도시한 그래프이다.
도 17a 내지 도 17b을 참조하면, SiO2의 습식 산화막 두께가 110㎚인 비교 실험예의 경우, 산화막 성장에 의해 Ge의 확산으로 형성된 이완 SiGe층의 두께는 26㎚이다. 또한, 매몰 절연층과의 경계면에 전위(dislocation)가 발생하였음을 볼 수 있다.
도 18을 참고하면, SiO2의 습식 산화막 두께가 110㎚인 비교 실험예의 경우, SiO2의 산화막 하부에 형성된 이완 SiGe층에서 최대 Ge 농도가 33at%이며, 이완 SiGe층의 Ge 농도가 상부 산화막 경계로부터 하부로 갈수록 감소하는 경사진 농도 프로파일을 나타내고 있다. 즉, 이완 SiGe층의 Ge 농도가 산화막 경계로부터 두께 방향을 따라 매몰 절연층으로 향할수록 감소하며 매몰 절연층과의 경계면 근처에는 Ge가 거의 분포하지 않음을 알 수 있다. 이는 산화 공정이 충분히 진행되지 못하여 Ge가 매몰 절연층의 계면 근처에까지 확산되지 못하고, 매몰 절연층과 이완 SiGe층 사이에 제 1 실리콘층이 잔류하여 Si와 SiGe의 격자 상수 차이로 인해 상기와 같은 전위가 발생하는 것이다.
산화 공정의 진행 정도는 산화막의 두께로 판단이 가능하다. 즉 비교 실험예는 산화막의 두께가 얇고 충분히 성장되지 못하여, 이완 SiGe층은 산화막 경계로부터 하부로 갈수록 감소하는 경사진 Ge 농도 프로파일을 나타내며, Ge가 매몰 절연층의 계면에까지 확산되지 못하여 전위와 같은 결정 결함이 형성된다.
도 19a 및 도 19b는 제 4 실험예의 산화 공정 후 단면을 나타낸 TEM 사진이고, 도 20은 제 4 실험예의 산화 공정 후 AES에 의해 분석된 농도 프로파일을 도시한 그래프이다.
도 19a 및 도 19b를 참조하면, SiO2의 습식 산화막 두께가 120㎚인 제 4 실험예의 경우, 산화막 성장에 의해 Ge의 확산으로 형성된 이완 SiGe층의 두께는 23㎚이며, 전위(dislocation)가 발생하지 않은 것을 볼 수 있다.
도 20을 참고하면, SiO2의 습식 산화막 두께가 120㎚인 제 4 실험예의 경우, SiO2의 산화막 하부에 형성된 이완 SiGe층에서 Ge 농도가 32at%이며, 이완 SiGe층의 Ge 농도는 이완 SiGe층의 두께 방향으로 가우시안 프로파일을 나타내고 있다. 즉, 제 4 실험예는 산화막의 두께가 두꺼우며 충분히 성장되어, Ge가 매몰 절연층의 계면에까지 충분히 확산된 이완 SiGe층을 형성하며, 이에 따라 전위가 발생하지 않은 것을 알 수 있다.
따라서, 이완 SiGe층 내부의 Ge 농도 프로파일은 이완 SiGe층의 형성 및 전위 발생의 감소를 위해 중요하며, 이완 SiGe층의 Ge 농도는 적어도 두께 방향을 따라 가우시안 분포를 나타내는 것이 바람직하며, 더 좋게는 두께 방향을 따라 일정한 분포를 갖는 것이 바람직하다.
이를 위해 산화 공정을 제어하여야 하며, 이는 산화막의 두께로 판단이 가능하다.
하기 표 2는 상기 비교 실험예와 제 4 실험예의 산화막 두께에 따른 분석 결과를 나타낸 것으로, 산화막 두께, 이완 SiGe층의 두께, 이완 SiGe층의 Ge 농도 프로파일 및 전위 발생을 비교하였다. 상기 비교 실험예 및 제 4 실험예는 산화막 두께를 제외하고는 모든 조건이 동일하며, 즉, SOI 웨이퍼 상에 SiGe층 및 제 2 실리콘층을 형성한 후, 950℃의 온도에서 습식 산화 공정을 진행하였다.
Figure 112006035653282-pat00002
상기 표 2에서 볼 수 있듯이, 산화막의 두께가 얇고 충분히 성장되지 못한 비교 실험예는 이완 SiGe층의 Ge 농도가 산화막 경계로부터 매몰 절연층으로 향할수록 감소하며 매몰 절연층과의 경계면 근처에는 Ge가 분포하지 않는 경사진 분포를 나타내는 반면에, 산화막이 충분히 성장된 제 4 실험예는 Ge가 매몰 절연층과의 경계면까지 충분히 확산된 이완 SiGe층을 형성하며 이완 SiGe층의 Ge 농도가 가우시안 분포를 나타낸다. 또한, 비교 실험예는 Ge 확산된 이완 SiGe층이 충분히 형성되지 못하여 전위와 같은 결정 결함이 발생하는 반면에, 제 4 실험예는 산화막이 충분히 성장되어 Ge가 매몰 절연층과의 경계면까지 확산함에 따라 결정 결함이 발생하지 않는 것을 알 수 있다.
따라서 산화 공정을 통해 형성되는 산화막의 두께를 조절함으로써, 그 하부의 이완 SiGe층의 두께, Ge 농도, 농도 프로파일 및 결정 결함을 제어할 수 있다.
이하, 본 발명에 따른 반도체 기판을 하기 실시예를 통하여 보다 구체적으로 설명한다.
먼저, 하부 기판 상에 123㎚ 두께의 매몰 절연층 및 30㎚ 두께의 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비한다. SOI 웨이퍼 상에 550℃의 온도에서 Ge 농도가 4at%인 50㎚ 두께의 SiGe층을 성장시킨 후, 그 상부에 10㎚ 두께의 제 2 실리콘층을 성장시킨다. 다음으로, 950℃의 온도에서 습식 산화 공정을 진행하여, 하부 기판 및 매몰 절연층 상에 Ge가 확산된 이완 SiGe층과, 그 위에 SiO2의 산화막을 형성한다. 여기서, 산화막의 성장 두께는 원하는 SiGe층의 두께, Ge 농도 및 농도 프로파일을 얻기 위해 제어할 수 있다. 산화 공정 이후에, 불화수소(HF)를 이용하여 상기 SiO2의 산화막을 제거한다. 이와 같이 산화막이 제거된 이완 SiGe층 상에 스트레인드 Si층을 성장시켜 반도체 기판을 제조한다.
도 21a 및 도 21b는 실시예에 따른 반도체 기판의 단면을 나타낸 TEM 사진이다.
도 21a 및 도 21b를 참조하면, 실시예는 14㎚ 두께의 이완 SiGe층 및 5.6㎚ 두께의 스트레인드 Si층이 형성되며, 전위(dislocation)가 발생하지 않은 것을 볼 수 있다.
이와 같이 본 발명은 SOI 웨이퍼 상에 형성된 SiGe층의 산화 공정을 통해 이완 SiGe층을 형성함으로써, 스트레인드 Si층을 형성하기 위한 이완 SiGe층의 Ge 농도를 높일 수 있으며 이에 따라 전기적 특성을 향상시킬 수 있는 이점이 있다. 또한, 이완 SiGe층 및 스트레인드 Si층의 두께를 얇게 함으로써 두께가 얇은 소자의 제작이 가능하여 비용 및 생산성의 향상을 도모할 수 있으며, 반도체 소자의 고집적화, 고속화 및 저전력화에 대한 요구에 따라 반도체 기판 상의 소자 형성 영역의 두께가 점점 작아지는 추세에 대응할 수 있는 효과가 있다. 또한, 결정 결함이 감소되어 결정성 및 표면 평탄도가 우수한 고품질의 반도체 기판을 제조할 수 있다.
이상, 본 발명을 바람직한 실시예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시예에 한정되는 것은 아니며, 첨부된 특허 청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술 분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
본 발명은 SOI 웨이퍼 상에 형성된 SiGe층의 산화 공정을 통해 이완 SiGe층을 형성함으로써, 스트레인드 Si층을 형성하기 위한 이완 SiGe층의 Ge 농도를 높여 전기적 특성을 향상시키고, 두께를 감소시킬 수 있으며, 결정 결함이 적은 스트레인드 Si층을 포함하는 반도체 기판을 제조할 수 있다.

Claims (17)

  1. 기판 상에 매몰 절연층 및 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비하는 단계;
    상기 SOI 웨이퍼 상에 SiGe층을 성장시키는 단계;
    상기 SiGe층 상에 제 2 실리콘층을 성장시키는 단계;
    소정 온도에서 가열하는 산화 공정을 통해 상기 매몰 절연층 상에 이완 SiGe층 및 산화막을 형성하는 단계;
    식각 공정을 통해 상기 산화막을 제거하는 단계; 및
    상기 산화막이 제거된 이완 SiGe층 상에 스트레인드 Si층을 성장시키는 단계; 를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  2. 삭제
  3. 삭제
  4. 기판 상에 매몰 절연층 및 제 1 실리콘층이 형성된 SOI 웨이퍼를 준비하는 단계;
    상기 SOI 웨이퍼 상에 SiGe층을 성장시키는 단계;
    소정 온도에서 가열하는 산화 공정을 통해 상기 매몰 절연층 상에 이완 SiGe층 및 산화막을 형성하는 단계;
    식각 공정을 통해 상기 산화막을 제거하는 단계; 및
    상기 산화막이 제거된 이완 SiGe층 상에 스트레인드 Si층을 성장시키는 단계; 를 포함하고,
    상기 산화 공정은 습식 산화 공정을 이용하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. 청구항 1 또는 청구항 4에 있어서,
    상기 산화 공정은 800 내지 1200℃의 온도에서 이루어지는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 청구항 1 또는 청구항 4에 있어서,
    상기 산화막 두께에 따라 상기 이완 SiGe층의 두께 및 Ge 농도를 제어하는 것을 특징으로 반도체 기판의 제조 방법.
  7. 청구항 1 또는 청구항 4에 있어서,
    산화 공정 이전에 상기 제 1 실리콘층 및 SiGe층의 두께를 측정하는 단계; 및
    상기 측정한 두께를 이용하여 산화막 두께를 산정하는 단계를 더 포함하고,
    상기 산정한 산화막 두께가 형성되도록 산화 공정을 진행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. 청구항 1 또는 청구항 4에 있어서,
    상기 제 1 실리콘층의 두께는 5㎚ 내지 300㎚인 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. 청구항 1 또는 청구항 4에 있어서,
    상기 SiGe층의 두께는 5 내지 100㎚이고, Ge 농도는 5 내지 20%인 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. 청구항 1 또는 청구항 4에 있어서,
    상기 이완 SiGe층의 두께는 5 내지 100㎚이고, Ge 농도는 20 내지 70%인 것을 특징으로 하는 반도체 기판의 제조 방법.
  11. 청구항 1 또는 청구항 4에 있어서,
    상기 산화막의 두께는 30 내지 500㎚인 것을 특징으로 하는 반도체 기판의 제조 방법.
  12. 청구항 1 또는 청구항 4에 있어서,
    상기 성장시키는 단계는 유기금속 화학 기상 증착법(MOCVD), 화학 기상 증착법(CVD), 플라즈마 강화 화학 기상 증착법(PECVD), 분자선 성장법(MBE), 수소화물 기상 성장법(HVPE) 또는 초고진공 화학 기상 증착법(UHA-CVD)을 이용하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  13. 청구항 1 또는 청구항 4에 있어서,
    상기 스트레인드 Si층의 두께는 5 내지 50㎚인 것을 특징으로 하는 반도체 기판의 제조 방법.
  14. 기판;
    상기 기판 상에 형성된 매몰 절연층;
    상기 매몰 절연층 상에 형성된 이완 SiGe층; 및
    상기 이완 SiGe층 상에 형성된 스트레인드 Si층을 포함하고,
    상기 이완 SiGe층은 상기 매몰 절연층 상에 성장시킨 Si층 및 SiGe층의 산화를 통해 형성되며, 상기 이완 SiGe층의 Ge 농도는 두께 방향을 따라 가우시안 분포를 갖는 것을 특징으로 하는 반도체 기판.
  15. 삭제
  16. 삭제
  17. 기판;
    상기 기판 상에 형성된 매몰 절연층;
    상기 매몰 절연층 상에 형성된 이완 SiGe층; 및
    상기 이완 SiGe층 상에 형성된 스트레인드 Si층을 포함하고,
    상기 이완 SiGe층은 상기 매몰 절연층 상에 성장시킨 Si층 및 SiGe층의 산화를 통해 형성되며, 상기 이완 SiGe층의 Ge 농도는 두께 방향을 따라 일정한 분포를 갖는 것을 특징으로 하는 반도체 기판.
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* Cited by examiner, † Cited by third party
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KR20060037748A (ko) * 2004-10-28 2006-05-03 주식회사 하이닉스반도체 에피택셜성장을 이용한 반도체소자 제조용 기판의 제조 방법

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