JP2008153671A6 - 半導体ヘテロ構造 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 239000000203 mixture Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 16
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 60
- 229910052710 silicon Inorganic materials 0.000 claims description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 44
- 239000010703 silicon Substances 0.000 claims description 44
- 229910052732 germanium Inorganic materials 0.000 claims description 39
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 34
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 8
- 229910045601 alloy Inorganic materials 0.000 claims description 6
- 239000000956 alloy Substances 0.000 claims description 6
- REDXJYDRNCIFBQ-UHFFFAOYSA-N aluminium(3+) Chemical class [Al+3] REDXJYDRNCIFBQ-UHFFFAOYSA-N 0.000 claims description 5
- 229910017083 AlN Inorganic materials 0.000 claims description 4
- 229910002601 GaN Inorganic materials 0.000 claims description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 4
- PIGFYZPCRLYGLF-UHFFFAOYSA-N aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 claims description 4
- 229950008597 drug INN Drugs 0.000 claims description 4
- 229910003465 moissanite Inorganic materials 0.000 claims description 4
- 229910052594 sapphire Inorganic materials 0.000 claims description 4
- 239000010980 sapphire Substances 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 description 37
- 238000000034 method Methods 0.000 description 14
- OZAIFHULBGXAKX-UHFFFAOYSA-N precursor Substances N#CC(C)(C)N=NC(C)(C)C#N OZAIFHULBGXAKX-UHFFFAOYSA-N 0.000 description 7
- 239000007789 gas Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 125000004429 atoms Chemical group 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- -1 silicon-germanium Chemical compound 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005755 formation reaction Methods 0.000 description 3
- 125000000370 germanetriyl group Chemical group [H][Ge](*)(*)* 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N HF Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910003811 SiGeC Inorganic materials 0.000 description 2
- 230000000875 corresponding Effects 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 102000014961 Protein Precursors Human genes 0.000 description 1
- 108010078762 Protein Precursors Proteins 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing Effects 0.000 description 1
- 125000004435 hydrogen atoms Chemical class [H]* 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006011 modification reaction Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000003287 optical Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 230000003313 weakening Effects 0.000 description 1
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Abstract
【課題】より小さな表面凹凸をもつ半導体ヘテロ構造を提供すること。
【解決手段】本発明は、第1の面内格子定数をもつ支持基板と、該支持基板上に形成されていて、上部に格子緩和状態おいて第2の面内格子定数をもつ緩衝構造と、および該緩衝構造上に形成された組成非傾斜層の多層積層とを備えた半導体ヘテロ構造に関するものである。表面凹凸の少ない、前記のタイプの半導体ヘテロ構造を提供することが本発明の目的である。前記の目的は、該組成非傾斜層が歪み層であり、かつ、該歪み層が前記第1および第2の格子定数の中間の第3の面内格子定数を格子緩和状態において有する半導体材料の、歪を有する平坦化層を少なくとも1つ含んで構成されることを特徴とする、前記のタイプのヘテロ構造によって達成される。
【選択図】図1
【解決手段】本発明は、第1の面内格子定数をもつ支持基板と、該支持基板上に形成されていて、上部に格子緩和状態おいて第2の面内格子定数をもつ緩衝構造と、および該緩衝構造上に形成された組成非傾斜層の多層積層とを備えた半導体ヘテロ構造に関するものである。表面凹凸の少ない、前記のタイプの半導体ヘテロ構造を提供することが本発明の目的である。前記の目的は、該組成非傾斜層が歪み層であり、かつ、該歪み層が前記第1および第2の格子定数の中間の第3の面内格子定数を格子緩和状態において有する半導体材料の、歪を有する平坦化層を少なくとも1つ含んで構成されることを特徴とする、前記のタイプのヘテロ構造によって達成される。
【選択図】図1
Description
本発明は、第1の面内格子定数をもつ支持基板と、該支持基板上に形成されていて、格子緩和状態おいて第2の面内格子定数を上部にもつ緩衝構造と、および該緩衝構造上に形成された組成非傾斜層の多層積層とを備えた半導体ヘテロ構造に関するものである。
このようなヘテロ構造は、半導体材料の利用可能な層を取り外したあとのドナー・ウェーハのウェーハの再利用のために用いられるものであり、特許文献1によってよく知られている。この文献は例えば図7に示すような、シリコン支持基板1を備えているドナー・ウェーハ16のようなウェーハ構造に関して記述している。この基板上にはゲルマニウムの組成がだんだんと増加する組成傾斜したSiGe緩衝層2が形成されていて、緩衝層2上には格子緩和したSiGe層3, 3’と歪シリコン層4,8とが交互に積層された多層積層が形成されることを特長としている。
緩衝層2は支持基板1と多層積層のいろいろな層の結晶構造間で格子定数alおよびa2を調節して、それによって上部にある多層積層中の欠陥密度を低減する機能を持っている。この機能を達成するために、緩衝層2は支持基板1との界面では、支持基板1の格子定数alにほとんど一致する格子定数をもち、多層積層との界面では、緩衝層2に直接隣接する多層積層の層3の格子定数a2とほぼ一致する格子定数を持つ。
表面で良好な構造的緩和を実現し、格子定数の差に関連する欠陥を閉じ込めるために、緩衝層2の厚さはGeの表面濃度が30%未満の場合には1から3μmの範囲内に選ばれる。
格子緩和したSiGe層3は緩衝層2のGe濃度とほとんど同一の、約20%のような、一様な濃度のGe濃度と、通常は約0.5から1μmの範囲の厚さとをもって形成される。
格子緩和したSiGe層3上に形成される歪シリコン層4は格子緩和のための臨界膜厚を超えてはならない。Geの濃度が約20%の格子緩和したSiGeの2つの層の間に挿入された歪Siで出来た層4に関しては、臨界膜厚は約20ナノメートルのオーダーである。
用いられる多層積層は歪シリコン層4,8のような少なくとも2つの有用な層を形成するために十分な厚さを持っている。この有用層は取り外しが出来る。ドナー・ウェーハから取り外される前にこの有用層の露出した表面を平坦化するための別の材料も取り外される。この特許文献1に記述された例によれば、イオン注入によってドナー・ウェーハ内に脆弱部分を形成する工程と、ドナー・ウェーハを受け取り用ウェーハと接合する工程と、この接合されたウェーハ対を熱的および/または機械的処理或いは他の形のエネルギーを加える処理によって脆弱になった部分でそれを切り離す工程とを含む、いわゆるスマート・カット(登録商標)技術を用いて、有用層はドナー・ウェーハから切り離すことが出来る。
特許文献1に記載のプロセスの原理は層の切り離しとウェーハの再利用にとっては好適なものであるが、最上層の凹凸を十分に小さくするために多重の研磨工程を必要とする。実際に、研磨工程の回数を減らすと、ドナー・ウェーハ16の最上層8の表面9の凹凸は2μmx2μmの走査面積上で7から10ÅRMSの範囲であり、それ故に公知のドナー・ウェーハ構造はスマート・カット(登録商標)工程にとって重要な直接ウェーハ接合工程には適さないことが示された。
それ故に本発明の目的は、より小さな表面凹凸をもつ上記のタイプの半導体ヘテロ構造を提供することである。
上記の目的は、該組成非傾斜層が歪み層であり、かつ、該歪み層が前記第1および第2の格子定数の中間の第3の面内格子定数を格子緩和状態において有する半導体材料からなる、歪を有する平坦化層を少なくとも1つ含んで構成されることを特徴とする、前記のタイプのヘテロ構造によって達成される。
本発明の半導体ヘテロ構造のようなもので構成されているドナー・ウェーハと受け取り用ウェーハの直接接合工程は、多層積層に少なくとも1つの歪を有する平坦化層を備え、その平坦化層の面内格子定数の値を第1と第2の格子定数値の中間になるように選択することによって、困難なく達成可能であるということは本発明に関する驚くべき発見である。このアイディアを用いれば、組成非傾斜の平坦化層の表面凹凸が下地の緩衝構造の表面凹凸に比べて低減するばかりでなく、この平坦化層の上に形成される多層積層の層もその利益を受けて、表面凹凸が低減する。その結果、半導体ヘテロ構造の最上層の表面凹凸は現状技術で作製されるヘテロ構造に比べて低減し、接合工程が容易になる。これは平坦化層の上に形成される多層積層の層が、下地の平坦化層の歪をもっているものの平坦な表面上に成長することによるものである。
この文脈において「面内格子定数」はさまざまな層の界面に実質的に平行な方向におけるさまざまな層の格子定数に対応していて、層が格子緩和状態において示す格子定数を指している。実際、格子定数は用いられる材料に依存するが、それが成膜される下層となる材料の性質にも依存することは知られている。以下に色々な層の格子定数の値を比較することが出来るように、格子定数はその層が格子緩和状態にある時の値を言うのが常であり、擬似格子整合成長或いはコメンシュレート成長という用語で知られるヘテロエピタキシャル条件下にある、格子歪みを受けた状態における値を言うのではない。界面は2つの格子定数で特徴付けられるので、上に記した条件は両方の格子定数に対して満たされるか、或いは一方だけで満たされる。ついでに、ヘテロ構造の最上層は必ずしも最終の層ではなく、格子が歪んでいるか緩和しているかに関わらず、更なる層がその上に備えられることもありうる。
本発明の好適なる実施例によれば、前記の緩衝構造は支持基板上に形成された少なくとも空間的に組成傾斜した緩衝層を備える。空間的に組成傾斜した緩衝層は、欠陥の密度を最小にするようにしながら、下地の支持基板と多層積層として成膜される材料の間を徐々に或いは階段的に格子定数を適合させるために用いられる。
本発明の好適なる例においては、前記の緩衝構造は組成傾斜した緩衝層上に形成された格子緩和した層を備える。組成傾斜した緩衝層の上の組成非傾斜の格子緩和した層は格子緩和した層上に形成される多層積層の層の結晶品質を改善する助けになる。
もし前記の格子緩和した層が組成傾斜したSiGe緩衝層上に形成され、組成傾斜したSiGe緩衝層の最大のゲルマニウム組成に一致するゲルマニウム組成を持つような格子緩和したSiGe層であるときは更に有利である。組成傾斜した緩衝層の最上層にて得られるGe濃度に一致する一定のGe濃度をもつSiGeの組成非傾斜の格子緩和した層は出来上がる半導体ヘテロ構造の結晶品質を増進させるために特に好適である。
緩衝構造はゲルマニウム組成が増大していく組成傾斜したSiGe緩衝層であり、前記の多層積層が、SiGe層が0%と、組成傾斜したSiGe緩衝層の最大ゲルマニウム組成未満であるパーセンテージとの中間のゲルマニウム組成をもつ交互積層のSiGe層を含んでいるのが好適である。このヘテロ構造は受け取り用ウェーハ即ち持ち運び用ウェーハ上へ転送するために必要な、非常に小さな表面凹凸をもった歪SiGeおよび/またはSi層を提供するものである。
特に、前記の多層積層はSiGe平坦化層と歪シリコン層との交互積層からなるものである。この構造においては、SiGe平坦化層は、その上に形成される歪シリコン層が非常に良好な結晶性と、それ故に、非常に小さな表面凹凸を確実に持つようにするものである。
本発明の1つの有利な構成においては、前記の多層積層は最上層に歪シリコン層をもっている。この歪シリコン層は表面凹凸が非常に小さく、更なる表面平坦化の工程を行うことなく、持ち運び用ウェーハ或いは受け取り用ウェーハと呼ばれる他のウェーハと直接接合することが出来る。歪シリコン層は厚さが非常に薄く、それ故に、更なる表面平坦化工程を行うのに適さないゆえに、上記のことは特に有利なことである。
本発明の好適なる例では、前記の多層積層は格子緩和したSiGe層上に形成されている第1の歪シリコン層を含んで構成され、前記の多層積層の他の層は該第1の歪シリコン層上に形成される。この構造では、該第1の歪シリコン層は、歪を有する平坦化層を含む多層積層の次の歪み層の成長のために、規定された歪を含むベースを提供するものである。
本発明の他の実施例では、前記の多層積層は格子緩和したSiGe層上で、前記第1の歪シリコン層の下に形成された第1のSiGe平坦化層を含んで構成され、多層積層の他の層は前記第1のSiGe平坦化層上に形成される。この構造は前記第1の歪シリコン層とその上に形成される多層積層の他の層が平坦化層の平坦化された準表面上に成長でき、それゆえに優れた表面特性をもつという利点を持っている。
本発明の更なる例によると、前記の組成傾斜したSiGe緩衝層の前記の最大のゲルマニウム組成は約20%であり、前記のSiGe平坦化層は約11%から約19.5%の範囲のゲルマニウム組成をもつ。この構造においては、構造の最上層の表面凹凸は2μmx2μmの走査面積内で1ÅRMS未満の値にまで低減できた。
特には、前記の多層積層の前記のSiGe平坦化層のそれぞれは約200Åから約600Åの厚さをもつ。この範囲の厚さをもつ平坦化層は非常に小さな表面凹凸をもつ歪み層を形成するために特に安定な条件を提供する。
前記の多層積層の前記の歪シリコン層のそれぞれは約50Åから約250Åの厚さをもつのが好適である。この範囲の厚さは十分に薄く、格子緩和を起こす厚さ以下であるが、この歪シリコン層を持ち運び用ウェーハまたは受け取り用ウェーハ上へ良好に転送するためには十分な厚さである。
本発明の別の変形例によれば、前記の組成傾斜したSiGe緩衝層の前記の最大のゲルマニウム組成は約40%である。この緩衝層は該緩衝層上に高歪み層を持つ多層積層を形成するためには特に好適である。これらの高歪み層は非常に良好な電子特性を示す。
支持基板がシリコン、サファイヤ、SiC あるいはGaAsを含んでいて、緩衝構造がV−V族、lll−V族あるいはll−Vl族の1原子合金に属している原子合金から形成される場合には、本発明は特に良好な応用の可能性を持つ。これらの材料にもとづいて、本発明は優れた表面特性の全てを持つさまざまな半導体ヘテロ構造となることができる。
多層積層の組成非傾斜層はSi、Ge、SiGe、GaAs、InP、InGaAs、AlN、InNおよび/またはGaNを含んで構成するのが好適である。これらの半導体材料は本発明を用いて接合工程中に他のウェーハに困難なく転送することが出来るので、高品質の製品を作り出す、非常に高効率の転送技術が提供されることになる。
図1は本発明の1つの実施例による例示的半導体ヘテロ構造10を概略的に示す。ヘテロ構造10は支持基板1と、緩衝層2からなる緩衝構造と、格子緩和した層3と、その上に形成された多層積層20とからなる。
図1に示した例では、支持基板1はシリコンウェーハである。本発明の他の実施例では、支持基板1はサファイヤ、SiC或いはGaAsのような材料からなるか、それらを含んで構成される。更には支持基板1の上部だけがシリコン,サファイヤ、SiC,あるいはGaAsからなる場合もある。
支持基板1は、少なくとも緩衝構造との界面の領域においては面内格子定数alをもつ。
緩衝層2は、図1では、段々と増加するゲルマニウム組成をもつ、少なくとも空間的に組成傾斜したSi1-xGex緩衝層であり、格子緩和状態にある最上部では第2の面内格子定数a2をもつ。Si1-xGex緩衝層(SiGe緩衝層)はシリコン支持基板1上にエピタキシャル成長されるのが好適である。図示された例では、緩衝層2は2つの化合物すなわちシリコンとゲルマニウムからなり、その組成濃度は緩衝層2の厚さ方向に変化する。このようにすることによって、組成傾斜した緩衝層2内の格子定数はゆっくりと変化する。例えばシリコン基板1側の界面では格子定数が下地のシリコン基板1のそれと一致するようにx=0でスタートする。それからゲルマニウム濃度はほぼ20%まで増大し、それにつれて面内格子定数は大きくなる。しかしながら、最終的ゲルマニウム濃度は、例えば30%または40%となるように自由に選択でき、100%に達することも可能である。
緩衝層2の成長は、例えばエピタキシャル装置の中で標準のプロセス条件を用いた化学気相成膜のような現状技術を用いて達成できる。シリコン・ゲルマニウムの成膜のために適した前駆体ガスは、例えばSiH4、Si3H8、Si2H6、DCSあるいはTCSおよびGeH4、GeH3Cl、GeH2C12、GeHC13あるいはGeC14を含み、キャリアガスとしてはH2が一緒に用いられる。前駆体ガスとその分解温度に依存して成膜温度が表1に見られるように選択される。この表はゲルマニウム組成が約20%までのSi1-xa2Gexa2の成長に適したいくつかの可能な例を表している。組成傾斜はSiおよび/またはGeの前駆体の量を調節することによって達成できる。代替手段として、成膜は分子線エピタキシー法を用いて行うことが出来る。
図に明示はされてはいないが次の工程では、化学機械研磨(CMP)を含んで構成される表面処理が行われ、組成傾斜したSi1-xa2Gexa2緩衝層2上または引き続く層3上の表面の凹凸が走査面積2μmx2μmに対して約1.3ÅRMSの凹凸をもつ表面が得られる。そこで達成された構造は熱処理工程をうける。即ち、弗化水素酸HFに浸漬して、水素H2中約3分、約800から850℃の範囲の温度で加熱される。この工程は緩衝層2の表面から酸化物を除去するために用いられるが、熱処理工程は表面凹凸を約2.6ÅRMSまで増大させることになる。
緩衝層2は支持基板1と緩衝層2の上にある半導体構造のいろいろな層の結晶構造間で格子定数alとa2を調整して、それにより上部の多層積層中の欠陥の密度を低減する機能を持っている。この機能を達成するために、緩衝層2は支持基板1との界面では支持基板1の格子定数alにほぼ同一の格子定数をもち、多層積層との界面では緩衝層2に直接隣接する格子緩和した層3の格子定数a2とほぼ同一の格子定数をもつ。
本発明の他の変形例では、緩衝層2は支持基板1との界面から出発してxが0から1まで変わるAlxGa1-xNからなることが出来る。本発明の更なる、不図示の実施例においては、緩衝層2は組成非傾斜層であってもよいし、及び/またはSi或いはGeを含んで構成されてもよく、或いはGaAs、InP、InGaAs、AlN、InN、あるいはGaNなどのV−V族、lll−V族、或いはll−Vl族のような1原子合金に属する原子合金から形成されてもよい。
格子緩和した層3は図1では格子緩和したSiGe層3であり、下地の組成傾斜したSiGe緩衝層2の中の最高のゲルマニウム量に一致するゲルマニウム量を持っている。示された例では、Ge量は約20%である。本発明の他の実施例では格子緩和したSiGe層3のGe濃度はこのパーセンテージとは異なることがある。本発明の更にほかの実施例では、格子緩和した層3は省略でき、それ故、多層積層20が緩衝層2上に直接形成される。
図1の実施例においては、歪シリコン層4が格子緩和した層3上に形成される。歪シリコン層の代わりに、他のいかなる組成非傾斜の歪SiGe層を格子緩和した層3上に形成することも出来る。
SiGeあるいはSiにかわって、多層積層20の組成非傾斜層はSi、Ge、SiGe、SiGeC、GaAs、InP、InGaAs、AlN、InNおよび/またはGaNを含んで構成されてもよい。
図1を参照すると、組成非傾斜の歪SiGe平坦化層5が歪シリコン層4上に形成される。歪を有する平坦化層5は平坦化層5が格子緩和状態にて第3の面内格子定数a3をもつようなGe濃度を含んで構成される。第3の格子定数a3は支持基板1の前記第1の格子定数a1と緩衝層2の最上層の前記第2の格子定数a2の中間の値である。
この平坦化層5はシリコンとゲルマニウムの同じ化合物の一定の組成を持って、ただし緩衝層2の最上部の最終層の組成とは異なる組成Si1-xa3Gexa3をもって成長される。同じ化合物を持っているので、各化合物に対して供給される前駆体ガスの量を除いては、本質的には同じ成長条件を選ぶことが出来る。緩衝層2と格子整合してはいない平坦化層5および更なる層の全ての厚さは臨界膜厚未満でなければならない。これはこの厚さ以上になると発生する転位やその他の欠陥の核生成を防ぐためである。臨界膜厚の値は緩衝層2と平坦化層5との間のGe濃度の差に依存し、成膜温度にも依存する。最良の結果は平坦化層5の厚さが1,000Å未満、具体的には約200Åから600Åまでの範囲の厚さ、更に具体的には約400Åの厚さに対して達成された。平坦化層5の組成は、この層5の面内格子定数a3が緩衝層2の最終層の面内格子定数a2より小さくなるように選ばれる。この例では緩衝層2の最上部のゲルマニウム組成は20%であるので、平坦化層5の適当なパーセンテージはゲルマニウムが11%から19.5%であり、特には17.5%である。緩衝層2のGeが40%のときは平坦化層5のGe濃度は35%と39.5%の間である。
図1の多層積層20は交互積層のSiGe層からなっている。該SiGe層はゲルマニウム量として0%と組成傾斜したSiGe緩衝層2の最大のゲルマニウム量より少ないパーセンテージとの中間の値を持っている。具体的には多層積層20は歪SiGe層5,5’,5’’,5’’’と歪シリコン層4,4’,4’’,4’’’,6との交互積層からなっている。
図示された例では、組成傾斜したSiGe緩衝層2の最大のゲルマニウム量は約20%であり、前記のSiGe平坦化層5,5’,5’’,5’’’は約11から約19%の範囲のゲルマニウム量を持つ。
多層積層20の前記のSiGe平坦化層5,5’,5’’,5’’’のそれぞれは約200Åから約600Åの範囲の厚さをもち、前記多層積層20の前記の歪シリコン層4,4’’,4’’’,6のそれぞれは約50Åから約250Åの範囲の厚さをもち、前記の多層積層20は約1,000Åから約3,400Åの範囲の厚さをもつ。
具体的な例では、多層積層20のSiGe平坦化層5,5’,5’’,5’’’は約400Åの厚さを持ち、歪シリコン層4,4’’,4’’’,6は約200Åの厚さを持ち、多層積層20の全体は約2,600Åの厚さをもつ。
図1における平坦化層5と歪シリコン層4’との間の既に埋め込まれた界面は2.5ÅRMS未満、特には2.0ÅRMS未満、さらに特には1.8ÅRMS未満の凹凸をもっているということは注目すべきである。
多層積層構造20の最上部の歪シリコン層6はその表面7の凹凸は非常に小さい。図示した例では半導体ヘテロ構造10の表面凹凸は2μmx2μmの走査面積内で1Å以下である。更なる変形例によれば、歪シリコン層6の代わりに最上層としてGe, Si1-yGeyあるいはSiGeCの層を成長しても良い。
半導体ヘテロ構造を作製するための本発明の方法の他の実施例によれば、組成非傾斜の平坦化層5の成長中は、緩衝層2の形成中に用いられる成長温度よりも低い成長温度が用いられる。組成非傾斜のSi1-xGex層5の成長温度は組成傾斜した緩衝層2の成長温度よりも約50℃から約500℃低くなるように選ばれる。緩衝層2の成長期間中は高い成長速度を確保するために高い成膜温度を探すのが通常であるが、組成非傾斜層5の成長温度を低く選ぶことによって、たとえ成長速度は低くなっても、Si1-xGex緩衝層2の表面の、山の部分よりも谷の部分に材料を優先的に成膜することが可能である。その結果、平坦化が起こる。この効果は、第1の実施例において適用された、より小さな面内格子定数を持つという既に説明した利点につけ加えるべき利点である。このように、半導体へテロ構造10およびまた格子歪みシリコン層6である最上層7の平坦化の一層の改善が起こる。
実際、成長温度が高いと、到達する原子の全熱エネルギーが高く、原子が成膜される表面のエネルギーである表面エネルギーは無視できるようになるので、平坦化には積極的な影響を及ぼすことはない。しかしながらこの例のように熱エネルギーが比較的低いと、谷に原子が成膜することによって全表面が小さくなりエネルギー利得が観測されるようになり、表面エネルギーが積極的な影響力を持つことになる。このように、この場合には表面の平坦化が生じる。しかしながら、もし温度が低すぎると、熱エネルギーが十分ではなくなり、到達した原子が谷の中の好適な核形成サイトにまで移動して表面エネルギーを低減することができない。
本発明のこの変形例を用いると、表面凹凸特性は埋込界面でも、また最上層6の表面7でも両方とも改善される。緩衝層2のベーク後の凹凸が約2.6ÅRMSの程度である場合に、約200Åの厚さの格子歪みシリコン層6については1.15ÅRMSという表面凹凸値が達成された。組成非傾斜層5と格子歪みシリコン層6の間の埋込界面でも1.8ÅRMS未満及び1ÅRMSという低い、改良された凹凸値を持っていた。
実際に用いられる有利な温度範囲は層の材料に依存し、例えばSi1-xGex層に対してはゲルマニウムの量、用いる前駆体ガス、および層厚に依存する。表2は平坦化層5に対する好適なる温度をSi1-xGexにおけるゲルマニウムのパーセンテージの関数として示す。
平坦化層5のCVD成膜に対して、前駆体をその分解温度が表2に示した温度領域よりも低いか、少なくともその近くとなるように選ばなければならない。その結果、平坦化層5の成長に対しては緩衝層2とは異なる前駆体を用いるか、或いは用いる必要があるということが起こる。
図2は本発明の別の例示目的の実施例による別の半導体ヘテロ構造11を概略的に示す。半導体ヘテロ構造11の図1の半導体ヘテロ構造との違いは平坦化層5が格子緩和した層3の直接上に成長される点である。半導体ヘテロ構造11の支持基板1、緩衝層2、格子緩和した層3および多層積層21の色々な層の特性に関しては図1の半導体構造10における対応する層の記述を参照されたい。
図1および2における例示目的の半導体ヘテロ構造10および11は本発明の基本原理を実証するために、即ち、歪み層が、支持基板1に関する第1の格子定数alと緩衝層2に関する第2の格子定数a2との中間であるところの、格子緩和状態で第3の面内格子定数a3をもつ半導体材料からなる、歪を有する平坦化層を少なくとも1つ含んでいることを特徴とする該歪み層である組成非傾斜層を持つ多層積層を提供するために示されているだけであるということを注意すべきである。中の配置、厚さおよび層の数は本発明のそれぞれの実施例に依存して変えることができる。
半導体ヘテロ構造11は図1の半導体ヘテロ構造10と同様に最上層6の表面7で同様に凹凸が少ない。
それ故に、半導体構造10,11は、以下に記述するように、半導体構造10,11から有用な層を切り離すために、持ち運び用ウェーハまたは受け取り用ウェーハと直接ウェーハ接合するのに非常に好適である。
図3は注入工程中の図2の実施例を概略的に示す。示された例ではイオン注入は半導体ヘテロ構造11内を多層積層21の色々な層を通して平坦化層5’まで行われる。本発明の他の、不図示の実施例では、別の注入深さが選ばれる。
注入は所定のドーズとエネルギーを持った、例えば水素イオン或いは他の希ガスのような原子種12を注入することによって行われる。注入によって脆弱化面13が平坦化層5’内に形成される。本発明の他の変形例では、所定の分離面或いは脆弱化面13が層5’’’,5’’,5’,5,4’’’,4’’,4’のどれか1つの中に、或いはこれらの中の2つの層の界面に位置するように注入条件を選ぶことが出来る。いずれの場合も脆弱化面13は、半導体ヘテロ構造10, 11から転送される有用な最上層6の下であり、かつドナー構造を再生するための助けとして用いることになる歪み層4の上に位置することになる。
図4は持ち運び用ウェーハ14との接合工程のあとの図3の実施例を概略的に示す。半導体ヘテロ構造11の表面凹凸が非常に小さいので、困難なことはなく、接合の前に表面7を平坦化する必要もなく、その表面7で持ち運び用ウェーハ14と直接接合が出来る。
本発明の別の実施例では、接合工程のまえに持ち運び用ウェーハ14上および/または本発明の半導体ヘテロ構造10,11上に絶縁層を形成することも出来る。絶縁層は自然にできる絶縁物、或いは成長によって形成された絶縁物、或いは持ち運び用ウェーハ14の酸化によって形成されたものである。
そこで、熱的および/または機械的な処理或いは他のタイプのエネルギーを図4に示した注入と接合された構造に加えると、所定の脆弱化面13に沿ってこの構造が分離することになる。例えば、図4に示したドナー・ウェーハと持ち運び用ウェーハの複合体はそこで(不図示の)炉内に置かれ、加熱されると所定の分離面13が脆弱になり、ついにはドナー・ウェーハ10,11の残りの部分が切り離されることになる。
図5は分離工程のあとの図4の実施例の分離部分を概略的に示す。
次に、多層積層21の不要な層5’’’’,4’’’、5’’’、4’’,5’’,4’,5’が、好適にはエッチングによって除去される。もし不要な層5’’’’,4’’’,5’’’,4’’,5’’,4’,5’がSiGeのような、一般的に1つの材料からなる場合には、これらの層は1回のエッチング工程で除去できる。もし不要な層5’’’’,4’’’,5’’’,4’’,5’’,4’,5’がSiGeと歪シリコンのような異なる材料からなる場合には、これらの層を除去するために何回かのエッチング工程を行う必要がある。
また、層1,2,3,5および、存在していれば4の層から形成される本構造の層の残留部分はエッチストップの歪み層4に関してして選択的に除去される。これにより更なるドナー基板の準備のためのドナー・ウェーハの再生が出来る。
図6は平坦化層を除去した後の図5の実施例を概略的に示す。出来あがった構造は持ち運び用ウェーハ14とその上に形成された有用層6とからなる。
改良された表面凹凸特性を持つ基板を有して電気的或いは光学的特性の向上が達成できるので、本発明の半導体ヘテロ構造10,11を半導体デバイスに用いると有利である。
Claims (16)
- 半導体ヘテロ構造であって
第1の面内格子定数(a1)をもつ支持基板(1)と、
該支持基板(1)上に形成されていて、格子緩和状態において第2の面内格子定数(a2)を上部にもつ緩衝構造と、
該緩衝構造上に形成された組成非傾斜層の多層積層(20,21)と、
を備え、
該組成非傾斜層が歪み層であり、かつ、
該歪み層が前記第1および第2の格子定数(a1,a2)の中間の第3の面内格子定数(a3)を格子緩和状態において有する半導体材料からなる、歪を有する平坦化層を少なくとも1つ含んで構成されたことを特徴とする半導体ヘテロ構造。 - 該緩衝構造が支持基板(1)上に形成された少なくとも空間的組成傾斜した緩衝層(2)を含んで構成されることを特徴とする、請求項1に記載の半導体構造。
- 該緩衝構造は組成傾斜した緩衝層(2)上に形成された格子緩和した層を備えることを特徴とする、請求項2に記載の半導体構造。
- 該格子緩和した層は組成傾斜したSiGe緩衝層上に形成され、組成傾斜したSiGe緩衝層の最大のゲルマニウム組成に一致するゲルマニウム組成を持つ格子緩和したSiGe層(3)であることを特徴とする、請求項3に記載の半導体構造。
- 該緩衝構造はゲルマニウム組成が増大していく組成傾斜したSiGe緩衝層であり、該多層積層(20,21)は、ゲルマニウム組成が0%と、組成傾斜したSiGe緩衝層の最大ゲルマニウム組成未満であるパーセンテージとの中間にあるゲルマニウム組成を持つ交互積層SiGe層を備えたことを特徴とする、請求項1に記載の半導体ヘテロ構造。
- 該多層積層(20,21)はSiGeの平坦化層(5,5’,5’’,5’’’,5’’’’)と歪シリコン層(4,4’,4’’,4’’’,6)との交互積層からなることを特徴とする、請求項5に記載の半導体ヘテロ構造。
- 該多層積層(20,21)は上部に歪シリコン層(6)をもつことを特徴とする、請求項1に記載の半導体ヘテロ構造。
- 該多層積層(20)は格子緩和したSiGe層(3)上に形成された第1の歪シリコン層(4)を備え、該多層積層の他の層は該第1の歪シリコン層(4)上に形成されることを特徴とする、請求項4に記載の半導体ヘテロ構造。
- 該多層積層(20,21)は格子緩和したSiGe層(3)上または第1の歪シリコン層(4)上に形成された第1のSiGe平坦化層(5)を備え、多層積層の他の層は該第1のSiGe平坦化層(5)上に形成されることを特徴とする、請求項4または8に記載の半導体ヘテロ構造。
- 前記組成傾斜したSiGe緩衝層の前記の最大ゲルマニウム組成は約20%であり、前記SiGe平坦化層は約11から約19.5%の範囲のゲルマニウムの組成をもつことを特徴とする、請求項6に記載の半導体ヘテロ構造。
- 前記多層積層の前記SiGe平坦化層のそれぞれの厚さは約200Åから約600Åであることを特徴とする、請求項10に記載の半導体ヘテロ構造。
- 前記多層積層の前記歪シリコン層のそれぞれの厚さは約50Åから約250Åの範囲であることを特徴とする、請求項10または11に記載の半導体ヘテロ構造。
- 前記多層積層(20,21)の厚さは約1000Åから約3400Åの範囲であることを特徴とする、請求項10から12に記載の半導体ヘテロ構造。
- 前記組成傾斜したSiGe緩衝層の前記の最大ゲルマニウム組成は約40%であることを特徴とする、請求項2に記載の半導体ヘテロ構造。
- 支持基板(1)はシリコン,サファイヤ、SiCあるいはGaAsを含み、緩衝構造はV−V族、lll−V族あるいは1l−Vl族のなかの1原子合金に属する原子合金で形成されることを特徴とする、請求項1に記載の半導体ヘテロ構造。
- 前記多層積層の組成非傾斜層はSi、Ge、SiGe、GaAs,InP、InGaAs、AlN、InNおよび/またはGaNを含むことを特徴とする、請求項1に記載の半導体ヘテロ構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP06291955.0 | 2006-12-15 | ||
EP06291955A EP1933384B1 (en) | 2006-12-15 | 2006-12-15 | Semiconductor heterostructure |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008153671A JP2008153671A (ja) | 2008-07-03 |
JP2008153671A6 true JP2008153671A6 (ja) | 2008-09-25 |
JP5101263B2 JP5101263B2 (ja) | 2012-12-19 |
Family
ID=38016685
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007325121A Active JP5101263B2 (ja) | 2006-12-15 | 2007-12-17 | 半導体ヘテロ構造 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7544976B2 (ja) |
EP (1) | EP1933384B1 (ja) |
JP (1) | JP5101263B2 (ja) |
KR (1) | KR100934039B1 (ja) |
CN (1) | CN101207016B (ja) |
SG (1) | SG144032A1 (ja) |
TW (1) | TWI354319B (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1763069B1 (en) * | 2005-09-07 | 2016-04-13 | Soitec | Method for forming a semiconductor heterostructure |
EP1933384B1 (en) * | 2006-12-15 | 2013-02-13 | Soitec | Semiconductor heterostructure |
US7998835B2 (en) * | 2008-01-15 | 2011-08-16 | Globalfoundries Singapore Pte. Ltd. | Strain-direct-on-insulator (SDOI) substrate and method of forming |
TWI457984B (zh) * | 2008-08-06 | 2014-10-21 | Soitec Silicon On Insulator | 應變層的鬆弛方法 |
US20100044827A1 (en) * | 2008-08-22 | 2010-02-25 | Kinik Company | Method for making a substrate structure comprising a film and substrate structure made by same method |
JP5810718B2 (ja) * | 2011-03-18 | 2015-11-11 | 富士ゼロックス株式会社 | シリコン層転写用基板及び半導体基板の製造方法 |
US9105469B2 (en) * | 2011-06-30 | 2015-08-11 | Piquant Research Llc | Defect mitigation structures for semiconductor devices |
DE102011107657A1 (de) * | 2011-07-12 | 2013-01-17 | Nasp Iii/V Gmbh | Monolithische integrierte Halbleiterstruktur |
FR2995447B1 (fr) | 2012-09-07 | 2014-09-05 | Soitec Silicon On Insulator | Procede de separation d'au moins deux substrats selon une interface choisie |
CN103066157B (zh) * | 2013-01-07 | 2016-03-30 | 中国科学院上海微系统与信息技术研究所 | 一种降低InP基InGaAs异变材料表面粗糙度的方法 |
US9490123B2 (en) * | 2014-10-24 | 2016-11-08 | Globalfoundries Inc. | Methods of forming strained epitaxial semiconductor material(S) above a strain-relaxed buffer layer |
US9577042B1 (en) * | 2015-08-13 | 2017-02-21 | Globalfoundries Inc. | Semiconductor structure with multilayer III-V heterostructures |
US9685456B2 (en) | 2015-09-04 | 2017-06-20 | Stmicroelectronics, Inc. | Method for manufacturing a transistor having a sharp junction by forming raised source-drain regions before forming gate regions and corresponding transistor produced by said method |
US9484439B1 (en) | 2015-09-21 | 2016-11-01 | International Business Machines Corporation | III-V fin on insulator |
JP6493197B2 (ja) * | 2015-12-18 | 2019-04-03 | 株式会社Sumco | シリコンゲルマニウムエピタキシャルウェーハの製造方法およびシリコンゲルマニウムエピタキシャルウェーハ |
US10192959B2 (en) * | 2017-01-23 | 2019-01-29 | Imec Vzw | III-N based substrate for power electronic devices and method for manufacturing same |
WO2024005276A1 (ko) * | 2022-07-01 | 2024-01-04 | 주식회사 비아트론 | 에피택시 공정을 이용한 반도체 소자 제조 방법 및 이를 위한 제조 장치 |
KR102618207B1 (ko) * | 2022-07-01 | 2024-01-02 | 주식회사 비아트론 | 에피택시 공정을 이용한 반도체 소자 제조 방법 및 이를 위한 제조 장치 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1168147C (zh) * | 1999-01-14 | 2004-09-22 | 松下电器产业株式会社 | 半导体结晶的制造方法 |
JP3516623B2 (ja) * | 1999-01-14 | 2004-04-05 | 松下電器産業株式会社 | 半導体結晶の製造方法 |
JP4212228B2 (ja) * | 1999-09-09 | 2009-01-21 | 株式会社東芝 | 半導体装置の製造方法 |
JP4207548B2 (ja) * | 2002-11-28 | 2009-01-14 | 株式会社Sumco | 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ |
JP4296726B2 (ja) * | 2001-06-29 | 2009-07-15 | 株式会社Sumco | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
JP3970011B2 (ja) * | 2001-12-11 | 2007-09-05 | シャープ株式会社 | 半導体装置及びその製造方法 |
WO2004019391A2 (en) * | 2002-08-23 | 2004-03-04 | Amberwave Systems Corporation | Semiconductor heterostructures having reduced dislocation pile-ups and related methods |
DE602004020181D1 (de) * | 2003-01-07 | 2009-05-07 | Soitec Silicon On Insulator | Recycling eines wafers mit einer mehrschichtstruktur nach dem abnehmen einer dünnen schicht |
US7217949B2 (en) * | 2004-07-01 | 2007-05-15 | International Business Machines Corporation | Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI) |
JP2006080278A (ja) * | 2004-09-09 | 2006-03-23 | Toshiba Ceramics Co Ltd | 歪みシリコンウエハおよびその製造方法 |
KR100601976B1 (ko) * | 2004-12-08 | 2006-07-18 | 삼성전자주식회사 | 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법 |
EP1933384B1 (en) * | 2006-12-15 | 2013-02-13 | Soitec | Semiconductor heterostructure |
-
2006
- 2006-12-15 EP EP06291955A patent/EP1933384B1/en active Active
-
2007
- 2007-02-08 US US11/672,663 patent/US7544976B2/en active Active
- 2007-10-12 TW TW096138302A patent/TWI354319B/zh active
- 2007-11-13 KR KR1020070115542A patent/KR100934039B1/ko active IP Right Grant
- 2007-11-15 SG SG200717773-6A patent/SG144032A1/en unknown
- 2007-12-17 CN CN2007101996984A patent/CN101207016B/zh active Active
- 2007-12-17 JP JP2007325121A patent/JP5101263B2/ja active Active
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