CN111354701A - 电子封装件及其制法 - Google Patents
电子封装件及其制法 Download PDFInfo
- Publication number
- CN111354701A CN111354701A CN201811561653.1A CN201811561653A CN111354701A CN 111354701 A CN111354701 A CN 111354701A CN 201811561653 A CN201811561653 A CN 201811561653A CN 111354701 A CN111354701 A CN 111354701A
- Authority
- CN
- China
- Prior art keywords
- layer
- metal body
- metal
- forming
- electronic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000002184 metal Substances 0.000 claims abstract description 119
- 229910052751 metal Inorganic materials 0.000 claims abstract description 119
- 238000004806 packaging method and process Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 32
- 238000005538 encapsulation Methods 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 31
- 238000005253 cladding Methods 0.000 claims description 7
- 238000004100 electronic packaging Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 206
- 239000004065 semiconductor Substances 0.000 description 10
- 239000004642 Polyimide Substances 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 239000011247 coating layer Substances 0.000 description 3
- 230000032798 delamination Effects 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000005272 metallurgy Methods 0.000 description 2
- JHJNPOSPVGRIAN-SFHVURJKSA-N n-[3-[(1s)-1-[[6-(3,4-dimethoxyphenyl)pyrazin-2-yl]amino]ethyl]phenyl]-5-methylpyridine-3-carboxamide Chemical compound C1=C(OC)C(OC)=CC=C1C1=CN=CC(N[C@@H](C)C=2C=C(NC(=O)C=3C=C(C)C=NC=3)C=CC=2)=N1 JHJNPOSPVGRIAN-SFHVURJKSA-N 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- BCMCBBGGLRIHSE-UHFFFAOYSA-N 1,3-benzoxazole Chemical compound C1=CC=C2OC=NC2=C1 BCMCBBGGLRIHSE-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002390 adhesive tape Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
一种电子封装件及其制法，包括于电子元件上形成绝缘层与线路层，再形成介电层于该绝缘层上以包覆该线路层且外露该线路层的部分表面，接着形成金属凸块于该线路层外露于该介电层的表面上，再于该介电层上形成包覆该金属凸块的封装层，令该封装层作为该电子封装件的最外层绝缘结构，并移除部分该金属凸块及部分该封装层，令该金属凸块形成金属体，之后形成导电元件于该金属体的顶面上，且令该封装层未包覆该导电元件，以经由该介电层充分填满该线路层中相邻两线路间的间隙，而同时符合细线宽与细线距的需求及提升产品可靠度。
Description
技术领域
本发明有关一种电子封装件，尤指一种能提升封装可靠度的电子封装件及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化(miniaturization)的封装需求，发展出晶圆级封装(Wafer LevelPackaging，简称WLP)的技术。
请参阅图1A至图1D，其为悉知晶圆级封装型电子封装件1的制法的剖面示意图。如图1A所示，在作用面10a具有电极垫100的半导体芯片10上形成介电层12，再形成线路层13于该介电层12上，并使该线路层13电性连接该电极垫100。接着，如图1B所示，于该半导体芯片10的周围及上表面覆盖一封装层14，再于该封装层14与该线路层13上形成另一介电层11，该介电层11具有至少一外露该线路层13部分表面的开孔110。然后，如图1C所示，形成一凸块底下金属层(Under Bump Metallurgy，简称UBM)15于该开孔110中的线路层13上。之后，如图1D所示，形成一焊锡凸块16于该凸块底下金属层15上以电性连接该线路层13，以供结合半导体元件、封装基板或电路板等电子装置。甚者，在该电子封装件1的厚度D要求降至0.5mm以下时，产品可靠度不佳问题更为明显。为此，业界遂于该半导体芯片10的非作用面10b上形成包覆层17(如图1D)，而完整包覆该半导体芯片10，以期通过产品的可靠度测试作业(如温度循环试验(temperature cycle test,TCT)及落下测试(drop test)等)。
然而，前述悉知电子封装件1中，因于形成该封装层14时(如图1B)容易发生翘曲(warpage)的问题，故于后续制作该介电层11与该凸块底下金属层15的良率容易受影响而难以提高。
又，基于细线宽与细线距的需求，于形成该封装层14时(如图1B)，因该封装层14中封装材料所含的颗粒的粒径大，因而难以充分填满于该线路层13的线路间的间隙t，使产品结构不甚稳固。
又，在形成该介电层11时(如图1B)，因该介电层11的材质(即聚酰亚胺)与该封装层14的表面之间的亲水性不佳，故该介电层11涂布于该封装层14上时，该介电层11的分布极不均匀，因而该介电层11与该封装层14之间容易发生脱层问题，因而降低后续制程的精确度。
因此，如何克服上述悉知技术的种种问题，实已成目前亟欲解决的问题。
发明内容
鉴于上述悉知技术的种种缺失，本发明提供一种电子封装件及其制法，以同时符合细线宽与细线距的需求及提升产品可靠度。
本发明的电子封装件，包括：电子元件，其具有多个电极垫；绝缘层，其形成于该电子元件上，并使该多个电极垫外露出该绝缘层；至少一线路层，其形成于该绝缘层上且电性连接该多个电极垫；至少一介电层，其形成于该绝缘层上以包覆该线路层，且外露该线路层的部分表面；金属体，其形成于该线路层外露于该介电层的表面上，并具有一形成于该介电层上的翼部；封装层，其为该电子封装件的最外层绝缘结构，且形成于该介电层上以包覆该金属体，且令该金属体的顶面外露出该封装层；以及导电元件，形成于该金属体的顶面上，且未被该封装层包覆。
本发明还提供一种电子封装件的制法，其特征在于，包括：在具有多个电极垫的电子元件上形成绝缘层，且令该多个电极垫外露出该绝缘层；形成至少一线路层于该绝缘层上，且令该线路层电性连接该多个电极垫；形成至少一介电层于该绝缘层上以包覆该线路层，且令该线路层的部分表面外露出该介电层；形成金属体于该线路层外露于该介电层的表面上，且令该金属体具有一形成于该介电层上的翼部；形成封装层于该介电层上，使该封装层作为该电子封装件的最外层绝缘结构，以令该封装层包覆该金属体，且令该金属体的顶面外露于该封装层的上表面；以及形成导电元件于该金属体的顶面上，且令该封装层未包覆该导电元件。
前述的电子封装件及其制法中，该制法还包括形成包覆层，该电子元件具有相对的作用面与非作用面，且该作用面配置有该多个电极垫，其中，该包覆层形成于该电子元件的非作用面上。例如，该包覆层的材质与该封装层的材质为相同或不相同。
前述的电子封装件及其制法中，该金属体的顶面与该封装层的上表面实质上齐平。
前述的电子封装件及其制法中，该电子元件具有相对的作用面与非作用面，及邻接该作用面与该非作用面的侧面，且该作用面配置有该多个电极垫，该封装层包覆该电子元件的侧面。该制法还包括形成包覆层于该电子元件的非作用面上。
前述的电子封装件及其制法中，该导电元件全面覆盖该金属体的顶面。
前述的制法中，该金属体的制法包括：形成金属凸块于该线路层外露于该介电层的表面上；形成封装层于该介电层上，以令该封装层包覆该金属凸块；以及移除该封装层的部分材质及该金属凸块的部分材质，以令该金属凸块成为该金属体。例如，该金属凸块的顶端的中心具有至少一凹部，以于该顶端的周围形成凸部，且该凹部的表面位置高于该介电层的上表面位置，所以在移除该金属凸块的部分材质时，可移除该凸部。
前述的电子封装件及其制法中，还包括于形成该导电组件前，形成金属垫于该金属体上以全面覆盖该金属体的顶面，且该金属垫具有一延伸形成于该封装层上的翼部，使该导电组件全面覆盖该金属垫的顶面。
由上可知，本发明的电子封装件及其制法，主要经由先形成该介电层与该金属凸块，再形成该封装层，使该封装层所产生的翘曲问题不会影响已完成制作的介电层与该金属凸块，并可依可靠度标准程度，制作或不制作该包覆层，以利于薄化的需求。
此外，经由该金属体的顶面呈平整面，以减少该金属体的厚度，并提升该导电元件的支撑性及植球可靠度。
另外，经由先形成该介电层与该金属凸块，再形成该封装层，故该介电层涂布于该绝缘层上时分布极为均匀，且于后续形成该封装层时，该封装层与该介电层之间不易发生脱层，因而提升封装可靠度。
附图说明
图1A至图1D为悉知电子封装件的制法的剖面示意图；
图2A至图2F为本发明的电子封装件的制法的剖面示意图；
图2G为图2F的另一实施例；以及
图3为图2F的另一实施例。
符号说明
1,2,2’,3 电子封装件
10 半导体芯片
10a,20a 作用面
10b,20b 非作用面
100,200 电极垫
11,12,22 介电层
110 开孔
13,23 线路层
14,24 封装层
15 凸块底下金属层
16 焊锡凸块
17,27 包覆层
2a 线路结构
20 电子元件
20c 侧面
21 绝缘层
21c 侧面
210 第一开孔
22a 上表面
22c 侧面
220 第二开孔
230 电性接触垫
24a 上表面
25 金属凸块
25’ 金属体
25a 顶端
25a’,30a 顶面
25b 底面
250 凹部
251 凸部
251’,300 翼部
26 导电元件
30 金属垫
9 暂时承载件
t 间隙
D 厚度
h 高度位置。
具体实施方式
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“顶”、“底”、“第一”、“第二”、及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
请参阅图2A至图2F，其为本发明的电子封装件2的制法的剖面示意图。
在本实施例中，该电子封装件2的制法采用晶圆级封装(Wafer Level Packaging，简称WLP)的方法。
如图2A所示，于一具有多个电极垫200的电子元件20上形成一绝缘层21，再形成一线路层23于该绝缘层21上。
所述的电子元件20为主动元件、被动元件或其二者组合等，其中，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容及电感。例如，该电子元件20为半导体晶片，即晶圆级(wafer level)或整版面，其具有相对的作用面20a与非作用面20b及邻接该作用面20a与非作用面20b的侧面20c，且该作用面20a配置有该些电极垫200。
所述的绝缘层21形成于该电子元件20的作用面20a上，且具有对应外露该电极垫200至少部分表面的第一开孔210。
在本实施例中，形成该绝缘层21的材质可例如为氧化层或氮化层，如氧化硅(SiO2)或氮化硅(SixNy)，以作为钝化层。
所述的线路层23形成于该绝缘层21上并延伸至该第一开孔210中，以接触并电性连接该电极垫200。
在本实施例中，该线路层23为扇入(fan in)型线路重布层(redistributionlayer，简称RDL)，其材质可例如为铜(Cu)或其它导电材。
如图2B所示，形成一介电层22于该绝缘层21上，以令该介电层22包覆该线路层23，并使该线路层23中相邻两线路之间的间隙t由该介电层22填满。
在本实施例中，形成该介电层22的材质例如为聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)、苯并环丁烯(Benezocy-clobutene，简称BCB)或聚对二唑苯(Polybenzoxazole，简称PBO)。
此外，该介电层22与该线路层23作为线路结构2a，且于其它实施例中(图略)，可依需求形成多层线路层23与多层介电层22。
又，该线路结构2a的最外侧的介电层22形成有至少一对应外露出其下方的线路层23至少部分表面的第二开孔220，以令该线路层23的外露表面作为电性接触垫230。
如图2C所示，形成一金属凸块25于该第二开孔220中的线路层23(或该电性接触垫230)上及该第二开孔220周围的介电层22的上表面22a上。
在本实施例中，该金属凸块25的底面25b接触该线路层23(或该电性接触垫230)，且其顶端25a的中心具有至少一凹部250，以于该顶端25a周围形成凸部251，也就是，该凸部251位于该第二开孔220的周围介电层22上。
此外，该凹部250的表面位置h高于该介电层22的上表面22a。
如图2D所示，进行重新建构晶片(Reconstituted wafer)制程，切单作业及置晶作业，待将目前结构设至一暂时承载件(carrier)9上后，形成封装层24于该介电层22的上表面22a上，以令该封装层24包覆该金属凸块25。
在本实施例中，形成该封装层24的材质为干膜(dry film)、环氧树脂(epoxy)或封装材(molding compound)，但不限于上述。
此外，该封装层24还形成于该介电层22的侧面22c、绝缘层21的侧面21c及电子元件20的侧面20c。
又，该封装层24未形成于该电子元件20的非作用面20b上。
如图2E所示，以研磨或其它方式移除该封装层24的部分表面及该金属凸块25的部分材质(含该凸部251)，以令该金属凸块25成为金属体25’，并使该金属体25’外露于该封装层24的上表面24a，且该金属体25’的顶面25a’呈平整面。
在本实施例中，该金属体25’作为凸块底下金属层(Under Bump Metallurgy，简称UBM)，其不会形成于该封装层24的上表面24a上，且该封装层24的上表面24a实质上齐平该金属体25’的顶面25a’。
此外，该金属体25’于该介电层22的部分上表面22a上形成有延伸的翼部251’，也就是，该翼部251’位于该介电层22的第二开孔220的周围介电层22上。
如图2F所示，移除该暂时承载件(carrier)9，并形成导电元件26于该金属体25’的顶面25a’上以电性连接该线路层23(或该电性接触垫230)，以供结合一如半导体元件、封装基板或电路板等电子装置，最后进行切单作业。
在本实施例中，该导电元件26为焊球、金属凸块(如球状或柱状)等，其全面覆盖该金属体25’的顶面25a’，且该封装层24未包覆该导电元件26，即该封装层24未接触该导电元件26。
在另一实施例中，如图2G所示，可形成包覆层27于该电子元件20的非作用面20b上，且形成该包覆层27的材质为胶带、干膜、环氧树脂或封装材，但不限于上述。例如，形成该包覆层27的材质不同于形成该封装层24的材质，如该包覆层27为在形成导电元件26后且于切单前，经由晶片背面贴合(简称BSL)技术或是二次成型于该非作用面20b上；或者，形成该包覆层27的材质可同于形成该封装层24的材质，如两者于形成该封装层24的步骤时一体成形、或是该包覆层27为在形成导电元件26后且于切单前，经由二次成型于该非作用面20b上。
在另一实施例中，如图3所示，在形成该导电元件26前，形成金属垫30于该金属体25’上以全面覆盖该金属体25’的顶面，且该金属垫30具有一延伸形成于该封装层24上的翼部300，并使该导电元件26全面覆盖该金属垫30的顶面30a。例如，形成该金属体25’的材质可相同或不同于形成该金属垫30的材质。
因此，本发明的电子封装件的制法中主要经由先形成该介电层22与该金属凸块25，再形成该封装层24，使该线路层23的线路间的间隙t由该介电层22填入，故相较于悉知技术，因该介电层22材料所含的颗粒的粒径小，因而能充分填满该线路层13中相邻两线路间的间隙t，以同时符合细线宽与细线距的需求及提升产品可靠度。
此外，经由先形成该介电层22与该金属凸块25，再形成该封装层24，使该封装层24所产生的翘曲(warpage)问题不会影响该介电层22与该金属凸块25的制作，且可依可靠度标准程度，制作或不制作该包覆层27，以利于薄化的需求。
又，本发明先形成该金属凸块25，再移除该封装层24的部分表面及该金属凸块25的部分材质，故相较于悉知UBM(传统帽子状)的厚度，本发明的金属体25’的中心厚度较厚，且经由其平整状顶面25a’，以提升该导电元件26的支撑性及植球可靠度。
另外，该介电层22的材质(如聚酰亚胺)与该绝缘层21的表面之间的亲水性极佳，故相较于悉知技术，本发明的制法先形成该介电层22于该绝缘层21上，再形成该封装层24，使该介电层22涂布于该绝缘层21上时分布极为均匀，且于后续形成该封装层24时，该封装层24与该介电层22之间不易发生脱层，因而达到各层材料间的结合力更佳，以提升封装可靠度。
本发明还提供一种电子封装件2,2’,3，包括：具有多个电极垫200的电子元件20、形成于该电子元件20上的绝缘层21、形成于该绝缘层21上且电性连接该电极垫200的线路层23、形成于该绝缘层21上以包覆该线路层23的介电层22、形成于该线路层23上的金属体25’、以及形成于该介电层22上以包覆该金属体25’的封装层24。
所述的介电层22具有外露该线路层23的第二开孔220。
所述的金属体25’形成于该线路层23的外露表面上，且该金属体25’的顶面25a’呈平整面。
所述的封装层24外露该金属体25’的顶面25a’。
在一实施例中，该电子元件20具有相对的作用面20a与非作用面20b，且该作用面20a配置有该电极垫200。进一步，所述的电子封装件2’还包括形成于该电子元件20的非作用面20b上的包覆层27。例如，该包覆层27的材质与该封装层24的材质为相同或不相同。
在一实施例中，该金属体25’的顶面25a’实质上齐平该封装层24的上表面24a。
在一实施例中，该封装层24包覆该电子元件20。
在一实施例中，所述的电子封装件2,2’,3还包括形成于该金属体25’上的导电元件26，其全面覆盖该金属体25’的顶面25a’，且该封装层24未包覆该导电元件26。
在一实施例中，该电子封装件3还包括形成于该金属体25’与该导电组件26之间的金属垫30，该金属垫30具有一延伸形成于该封装层24上的翼部300，使该金属垫30全面覆盖该金属体25’的顶面25a’，且该导电组件26全面覆盖该金属垫30的顶面30a。
综上所述，本发明的电子封装件及其制法，经由先形成该介电层与该金属凸块，再形成该封装层，以同时符合细线宽与细线距的需求及提升产品可靠度，且该封装层所产生的翘曲问题不会影响该介电层与该金属凸块的制作。
此外，本发明的金属体的顶面呈平整面，以减少该金属体的厚度，并提升该导电元件的支撑性及植球可靠度。
另外，经由先形成该介电层与该金属凸块，再形成该封装层，故该介电层涂布于该绝缘层上时分布极为均匀，且于后续形成该封装层时，该封装层与该介电层之间不易发生脱层，而可提升封装可靠度。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (22)
1.一种电子封装件，其特征在于，包括：
电子元件，其具有多个电极垫；
绝缘层，其形成于该电子元件上，并使该多个电极垫外露出该绝缘层；
至少一线路层，其形成于该绝缘层上且电性连接该多个电极垫；
至少一介电层，其形成于该绝缘层上以包覆该线路层，且外露该线路层的部分表面；
金属体，其形成于该线路层外露于该介电层的表面上，并具有一形成于该介电层上的翼部；
封装层，其为该电子封装件的最外层绝缘结构，且形成于该介电层上以包覆该金属体，且令该金属体的顶面外露出该封装层；以及
导电元件，形成于该金属体的顶面上，且未被该封装层包覆。
2.根据权利要求1所述的电子封装件，其特征在于，该电子封装件还包括包覆层，该电子元件具有相对的作用面与非作用面，且该作用面配置有该多个电极垫，该包覆层形成于该电子元件的非作用面上。
3.根据权利要求2所述的电子封装件，其特征在于，该包覆层的材质与该封装层的材质为相同。
4.根据权利要求2所述的电子封装件，其特征在于，该包覆层的材质与该封装层的材质为不相同。
5.根据权利要求1所述的电子封装件，其特征在于，该金属体的顶面与该封装层的上表面实质上齐平。
6.根据权利要求1所述的电子封装件，其特征在于，该电子元件具有相对的作用面与非作用面，及邻接该作用面与该非作用面的侧面，且该作用面配置有该多个电极垫，该封装层包覆该电子元件的侧面。
7.根据权利要求6所述的电子封装件，其特征在于，该电子封装件还包括包覆层，该包覆层形成于该电子元件的非作用面上。
8.根据权利要求1所述的电子封装件，其特征在于，该导电元件全面覆盖该金属体的顶面。
9.根据权利要求1所述的电子封装件，其特征在于，该电子封装件还包括形成于该金属体与该导电元件之间的金属垫，该金属垫具有一形成于该封装层上的翼部，该金属垫形成于该金属体的顶面上，且该导电元件全面覆盖该金属垫的顶面。
10.一种电子封装件的制法，其特征在于，包括：
于具有多个电极垫的电子元件上形成绝缘层，且令该多个电极垫外露出该绝缘层；
形成至少一线路层于该绝缘层上，且令该线路层电性连接该多个电极垫；
形成至少一介电层于该绝缘层上以包覆该线路层，且令该线路层的部分表面外露出该介电层；
形成金属体于该线路层外露于该介电层的表面上，且令该金属体具有一形成于该介电层上的翼部；
形成封装层于该介电层上，使该封装层作为该电子封装件的最外层绝缘结构，以令该封装层包覆该金属体，且令该金属体的顶面外露于该封装层的上表面；以及
形成导电元件于该金属体的顶面上，且令该封装层未包覆该导电元件。
11.根据权利要求10所述的电子封装件的制法，其特征在于，该制法还包括形成包覆层，该电子元件具有相对的作用面与非作用面，且该作用面配置有该多个电极垫，其中，该包覆层形成于该电子元件的非作用面上。
12.根据权利要求11所述的电子封装件的制法，其特征在于，该包覆层的材质与该封装层的材质为相同。
13.根据权利要求11所述的电子封装件的制法，其特征在于，该包覆层的材质与该封装层的材质为不相同。
14.根据权利要求10所述的电子封装件的制法，其特征在于，该金属体的顶面与该封装层的上表面实质上齐平。
15.根据权利要求10所述的电子封装件的制法，其特征在于，该电子元件具有相对的作用面与非作用面，及邻接该作用面与该非作用面的侧面，且该作用面配置有该多个电极垫，该封装层包覆该电子元件的侧面。
16.根据权利要求15所述的电子封装件的制法，其特征在于，该制法还包括形成包覆层于该电子元件的非作用面上。
17.根据权利要求10所述的电子封装件的制法，其特征在于，该导电元件全面覆盖该金属体的顶面。
18.根据权利要求10所述的电子封装件的制法，其特征在于，该金属体的制法包括：
形成金属凸块于该线路层外露于该介电层的表面上；
形成封装层于该介电层上，以令该封装层包覆该金属凸块；以及
移除该封装层的部分材质及该金属凸块的部分材质，以令该金属凸块成为该金属体。
19.根据权利要求18所述的电子封装件的制法，其特征在于，该金属凸块的顶端的中心具有至少一凹部，以于该顶端的周围形成凸部。
20.根据权利要求19所述的电子封装件的制法，其特征在于，该制法还包括于移除该金属凸块的部分材质时，移除该凸部。
21.根据权利要求19所述的电子封装件的制法，其特征在于，该凹部的表面位置高于该介电层的上表面位置。
22.根据权利要求10所述的电子封装件的制法，其特征在于，该制法还包括于形成该导电元件前，形成金属垫于该金属体上以全面覆盖该金属体的顶面，且该金属垫具有一形成于该封装层上的翼部，使该导电元件全面覆盖该金属垫的顶面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811561653.1A CN111354701A (zh) | 2018-12-20 | 2018-12-20 | 电子封装件及其制法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811561653.1A CN111354701A (zh) | 2018-12-20 | 2018-12-20 | 电子封装件及其制法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111354701A true CN111354701A (zh) | 2020-06-30 |
Family
ID=71198005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811561653.1A Pending CN111354701A (zh) | 2018-12-20 | 2018-12-20 | 电子封装件及其制法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111354701A (zh) |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107164A (en) * | 1998-08-18 | 2000-08-22 | Oki Electric Industry Co., Ltd. | Using grooves as alignment marks when dicing an encapsulated semiconductor wafer |
| US6338980B1 (en) * | 1999-08-13 | 2002-01-15 | Citizen Watch Co., Ltd. | Method for manufacturing chip-scale package and manufacturing IC chip |
| US6353267B1 (en) * | 1999-09-22 | 2002-03-05 | Oki Electric Industry Co., Ltd. | Semiconductor device having first and second sealing resins |
| US6534387B1 (en) * | 1999-12-21 | 2003-03-18 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6607970B1 (en) * | 1999-11-11 | 2003-08-19 | Casio Computer Co., Ltd. | Semiconductor device and method of manufacturing the same |
| TW200832645A (en) * | 2007-01-19 | 2008-08-01 | Chipmos Technologies Bermuda | Multi-layer bump structure and manufacturing method therefore |
| TW200910557A (en) * | 2007-06-20 | 2009-03-01 | Flipchip Int Llc | Under bump metallization structure having a seed layer for electroless nickel deposition |
| US8154133B2 (en) * | 2008-03-31 | 2012-04-10 | Casio Computer Co., Ltd. | Semiconductor device having low dielectric constant film and manufacturing method thereof |
| TW201448069A (zh) * | 2013-06-06 | 2014-12-16 | Powertech Technology Inc | 柱狀凸塊在晶片上之微間距排列結構 |
| CN105789368A (zh) * | 2014-12-22 | 2016-07-20 | 中国科学院微电子研究所 | 半导体器件 |
| CN106486444A (zh) * | 2015-08-31 | 2017-03-08 | 中芯长电半导体（江阴）有限公司 | 凸块结构、封装组件及其形成方法 |
| CN107611092A (zh) * | 2017-10-13 | 2018-01-19 | 中芯长电半导体（江阴）有限公司 | 晶圆级芯片封装结构及其制备方法 |
-
2018
- 2018-12-20 CN CN201811561653.1A patent/CN111354701A/zh active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107164A (en) * | 1998-08-18 | 2000-08-22 | Oki Electric Industry Co., Ltd. | Using grooves as alignment marks when dicing an encapsulated semiconductor wafer |
| US6338980B1 (en) * | 1999-08-13 | 2002-01-15 | Citizen Watch Co., Ltd. | Method for manufacturing chip-scale package and manufacturing IC chip |
| US6353267B1 (en) * | 1999-09-22 | 2002-03-05 | Oki Electric Industry Co., Ltd. | Semiconductor device having first and second sealing resins |
| US6607970B1 (en) * | 1999-11-11 | 2003-08-19 | Casio Computer Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6534387B1 (en) * | 1999-12-21 | 2003-03-18 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| TW200832645A (en) * | 2007-01-19 | 2008-08-01 | Chipmos Technologies Bermuda | Multi-layer bump structure and manufacturing method therefore |
| TW200910557A (en) * | 2007-06-20 | 2009-03-01 | Flipchip Int Llc | Under bump metallization structure having a seed layer for electroless nickel deposition |
| US8154133B2 (en) * | 2008-03-31 | 2012-04-10 | Casio Computer Co., Ltd. | Semiconductor device having low dielectric constant film and manufacturing method thereof |
| TW201448069A (zh) * | 2013-06-06 | 2014-12-16 | Powertech Technology Inc | 柱狀凸塊在晶片上之微間距排列結構 |
| CN105789368A (zh) * | 2014-12-22 | 2016-07-20 | 中国科学院微电子研究所 | 半导体器件 |
| CN106486444A (zh) * | 2015-08-31 | 2017-03-08 | 中芯长电半导体（江阴）有限公司 | 凸块结构、封装组件及其形成方法 |
| CN107611092A (zh) * | 2017-10-13 | 2018-01-19 | 中芯长电半导体（江阴）有限公司 | 晶圆级芯片封装结构及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101478875B1 (ko) | 반도체 다이를 패키징하는 패키지 온 패키지 장치 및 방법 | |
| US7199479B2 (en) | Chip package structure and process for fabricating the same | |
| CN112117248B (zh) | 电子封装件及其制法 | |
| CN107424973B (zh) | 封装基板及其制法 | |
| TWI740219B (zh) | 載板及其製作方法 | |
| CN107403785B (zh) | 电子封装件及其制法 | |
| CN110797293A (zh) | 封装堆叠结构及其制法暨封装结构 | |
| CN111987048A (zh) | 电子封装件及其制法 | |
| CN108695299B (zh) | 电子封装件及其承载结构与制法 | |
| CN112054005B (zh) | 电子封装件及其制法 | |
| TWI712149B (zh) | 電子封裝件及其製法 | |
| TWI832571B (zh) | 電子封裝件及其製法 | |
| CN114628340A (zh) | 电子封装件及其制法 | |
| TWI689067B (zh) | 電子封裝件及其製法 | |
| CN117995824A (zh) | 电子封装件及其制法 | |
| CN111490025B (zh) | 电子封装件及其封装基板与制法 | |
| TWI710032B (zh) | 封裝堆疊結構及其製法暨封裝結構 | |
| CN111354701A (zh) | 电子封装件及其制法 | |
| CN109037179B (zh) | 电子封装件及其制法 | |
| CN112530901A (zh) | 电子封装件及其制法 | |
| US11508691B2 (en) | Semiconductor structure with nano-twinned metal coating layer and fabrication method thereof | |
| US11705421B2 (en) | Apparatus including solder-core connectors and methods of manufacturing the same | |
| TWI760227B (zh) | 電子封裝件及其製法 | |
| US20240222250A1 (en) | Electronic package and manufacturing method thereof | |
| US20240321769A1 (en) | Electronic package and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200630 |
|
| RJ01 | Rejection of invention patent application after publication |