CN101681890A - 抑制因切割和beol处理引起的ic器件损伤的方法 - Google Patents

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Abstract

一种半导体产品包括具有顶表面和底表面并包括半导体芯片的半导体衬底。半导体衬底具有顶表面和周界。阻挡结构形成于周界内的芯片上。极深隔离沟槽(UDIT)切入芯片顶表面中且在其中向下延伸到周界与阻挡层之间。在形成阻挡层和UDIT之前，在衬底上形成具有低k的pSiCOH介电层与硬掩模层的ILD结构。在UDIT的外侧，ILD结构的互连结构被向下凹陷到衬底。

Description

抑制因切割和BEOL处理引起的IC器件损伤的方法
技术领域
本发明涉及集成电路(IC)半导体器件及其结构与制造方法。更具体而言，本发明涉及结构特征，其适于避免由通过已知的切割工艺将半导体晶片细分成单独的芯片而引起的对半导体器件的损伤。另外，本发明涉及避免在制造工艺末期的后段制程(BEOL)、互连以及半导体器件处理期间形成的互连结构中的芯片封装交互(interaction)故障。
背景技术
诸如互补金属氧化物半导体场效应晶体管(CMOS FET)器件等的微电子半导体IC器件是以复杂的工艺来制造，在该工艺中形成数量庞大的分隔的电子器件。这样的制造大量电子器件的制造工艺称为超大规模集成(VLSI)工艺。经过许多处理步骤之后，必须通过切割将单片的半导体晶片细分形成许多个单独的半导体芯片。
参照图1A，其示出处于先进的制造阶段中的现有技术的CMOS FET单片半导体器件10的示意性局部截面正视图，该半导体器件10包括许多VLSI电子IC器件。然而，为了便于示例和说明，图1A中仅示出半导体器件10的包括并置的第一芯片10A和第二芯片10B的部分。这两个芯片代表半导体器件10中其它地方所包括的许多的这样的芯片。包括第一芯片10A和第二芯片10B的半导体器件形成在半导体衬底12内的有源器件前段制程(FEOL)区中和该区的顶表面16上。衬底12通常包括单晶硅(Si)半导体晶片。图1B示出进行切割步骤之后分开的第一芯片10A和第二芯片10B，如下所述。
最初，在BEOL处理之前，在FEOL处理期间在衬底12的顶表面16上形成有源器件FEOL区14(被抽象性地示为具有模糊特征的层)。有源器件FEOL区14包含例如CMOS FET器件的结构(为了便于示例而未示出)，一部分结构形成在衬底12中，而一部分结构则形成在其顶表面16上。如本领域技术人员所公知的，CMOS FET器件通常会到达衬底12的顶表面16上方。接着，在后段制程(BEOL)处理步骤期间，互连层15(为了便于示例，也被抽象地示为层)形成在有源器件层14的顶表面17上。互连层15含有金属结构，其通常由铜组成，且提供形成在多层的层间介电(ILD)层(即ILD叠层)中的外部互连(互连)，用于将多个FET器件(例如第一半导体芯片10A(左侧)和第二半导体芯片10B(右侧))电连接到外部器件，如将在5A/5B中示例且参考图5A/5B在下面所说明的。互连层15包括将通过切割而分隔的左侧部分15A和右侧部分15B。图1B示出该切割的结果。
在第一芯片10A(图1A/1B左侧)的底部处为第一衬底部分12A，在其上方的表面16上支撑着第一有源器件层14A。类似地，互连层15的左侧部分15A形成在第一有源器件层14A上。第二芯片10B(右侧)的底部处为第二衬底部分12B，在其上方的表面16上支撑着第二有源器件层14B。类似地，互连层15的右侧部分15B形成在第二有源器件层14B上。切割槽130位于第一与第二芯片10A/10B之间的间隔中。虽然为了便于示例而未示出，但如本领域技术人员所公知的，切割槽130围绕着每个芯片。
此外，分隔的第一和第二止裂件(crackstop)50A/50B形成于互连层15A/15B中而分别围绕着互连层15A/15B的周界。第一和第二止裂件50A/50B中的每一个分别位于每个芯片10A/10B的切割槽130与有源区域(AA)之间。止裂件50A/50B沿着芯片10A和10B的周界设置，以保护每个互连层15A/15B免受否则可能由破裂引起的损伤。每个止裂件50A/50B完全延伸贯穿互连层15而到达有源器件层14的顶表面17。
在BEOL处理中常规地，在半导体器件10的有源器件FEOL区14上的互连层15中形成至少一个介电材料层。通常将介电层制造为使得金属互连线(如下所述)可形成于其上，以向FET器件提供外部电连接。铜、钨、铝或其合金以及其它类似金属常用来形成互连线。在本领域中公知IC芯片可具有多个接合介电层和设置在其上的多层互连线。
整个介电层的材料密度通常不是均匀的。膜应力与材料界面会使细微裂痕(microcrack)在介电层内扩展，直到细微裂痕碰到金属结构(例如垂直延伸过孔和水平延伸的互连线)为止。由于这样的金属结构很薄，因此裂痕常会严重影响互连线和过孔，导致其破裂，使得由于连接至芯片部件的外部连接破裂而造成芯片故障。切割工艺常常引起裂痕，这些裂痕损伤如芯片10A/10B的芯片有源区域。由此，为避免这种严重的损伤，沿着每个芯片10A/10B的BEOL结构15A/15B的周界设置止裂件50A/50B，以保护其免受由破裂而造成可能的损伤。
诸如半导体器件10的器件的制造需要进行许多前置步骤，例如，在衬底12中形成有源器件FEOL区14的FEOL步骤，以及在其上方随后进行的BEOL步骤，在该BEOL步骤期间，在有源器件层14上形成互连层15。
最后，在执行了多个FEOL和BEOL处理步骤之后，通过切割工艺将含有许多VLSI半导体芯片的单片半导体器件10细分形成单独的分离的芯片。在切割工艺期间，已形成在衬底12上的芯片被彼此分离开。例如，使第一芯片10A与第二芯片10B分离。切割工艺被限定为在位于第一芯片10A与第二芯片10B之间的中间间隔(例如切割槽130)中进行切割。
在图1B中，在进行如下进行的常规切割步骤之后，第一芯片10A会与第二芯片10B分离：在芯片10A/10B之间的切割槽130内，从BEOL结构15的顶表面18向下切割穿过半导体器件10而到达衬底12的底表面19，其中切口向下一直延伸穿过衬底12的底表面。在切割期间，将在被切割芯片10A/10B的已去除材料的侧壁上大致沿着芯片-芯片切割槽130的边缘在每个芯片10A/10B的垂直边缘上形成一组被切割的芯片边缘表面110。
显然，切割工艺具有破坏性，这是因为其会产生应力和应变，这些应力和应变经常在半导体衬底12、有源器件层14和/或互连层15中的介电层内诱导细微裂痕。当细微裂痕在硅衬底12中发生时，它们通常会非常快速地扩展，因而在初始测试中即发生故障。在介电材料层内的细微裂痕(例如在互连层15中发现的细微裂痕)则扩展较慢，倾向于导致包括芯片封装交互故障在内的延后故障，也就是，在器件工作(in the field)之后发生的故障。芯片封装交互故障和工作故障非常昂贵且具破坏性。因此，迫切需要提供可减少介电层内的细微裂痕扩展的方法。
VLSI制造的高优先级目标是从每一个晶片生产出高产量的芯片，从而确保商业利润。当每个晶片的芯片数目与复杂度增加，产量通常成比例地下降。因此，非常希望使缺陷芯片的数量最小化。
在FEOL步骤中，诸如CMOS FET器件的电子器件是以一连串的步骤构成，这些步骤包括制造用来在半导体衬底12上形成图形的光刻掩模。执行蚀刻及沉积，其中通过以均厚(blanket)方式沉积或生长材料而将材料均厚地引入衬底12内、上和/或上方的暴露表面上，或通过穿过开口的掩模窗口将材料引入到表面上而将材料引入特定区域中的暴露表面上。在其它步骤中，例如，通过使用开口的掩模窗口的蚀刻或不使用开口的掩模窗口的蚀刻，从表面和结构去除材料。
在BEOL处理步骤中，IC制造工艺继续进行以在含有半导体器件的有源器件FEOL层14的顶表面17上建立含有多层布线和介电钝化层的互连。如上所述，使用类似的处理技术在多级ILD层中形成用来提供外部互连(互连)的金属结构，以将半导体芯片10A/10B上的多个器件电连接至外部器件。图1A/1B中的常规阻挡结构50A/50B公知为止裂件/MOB(湿气氧化阻挡)结构，其形成在每个芯片10A/10B的邻近切割槽130(切割发生处)的互连层15A/15B周界上。事实上，常规阻挡结构50A/50B可包括止裂件或MOB结构。接着，一旦完成衬底级的FEOL和BEOL处理，半导体芯片10A/10B已准备好通过切穿切割槽130而被分割成单独的半导体芯片，其中切割槽130用于提供包括第一芯片10A和第二芯片10B的单独的芯片的分隔。
如上所述，图1B示出在切割后的图1A的现有技术半导体器件10，在切割期间，切割通过介于第一与第二芯片10A/10B之间的切割槽130中的多个器件层而将半导体器件10分成第一芯片10A和第二芯片10B。切割工艺的结果为，将图1A的有源器件FEOL区14和互连叠层15一分为二。左侧的第一芯片10A包括第一有源器件14A和第一芯片互连15A。右侧的第二芯片10B包括第二有源器件14B和第二芯片互连15B。然而，如上所述，切割半导体器件的问题在于，切割工艺会产生可引起破裂的应力和应变。切割工艺常造成损伤芯片的有源区域(AA)的裂痕。这种破裂会损伤半导体芯片上的器件和金属化。为避免这种损伤，沿着芯片10A/10B的周界设置止裂件50A/50B，以阻止裂痕扩展出止裂件50A/50B。
如上所述，切割损伤会造成由ILD与金属层构成的互连叠层15A/15B内的破裂。这种因切割引起的破裂将影响BEOL结构15中的许多ILD层中的一个或多个ILD层，导致损失结构的完整性。在随后的将半导体芯片12A/12B等连接至封装衬底的步骤中，会使破裂问题加剧。此外，与陶瓷封装衬底相比，当封装衬底包括有机材料时，则这个问题会变得更糟。制造器件时不同组装材料之间的热膨胀系数(CTE)失配的差值会在半导体芯片上引起更大的应变和应力，这又产生BEOL结构的层内的裂痕生长。
本发明的一个目的为提出一种结构，其可抑制裂痕损伤芯片的BEOL结构，甚至抑制裂痕损伤芯片的BEOL结构下方的有源区域。
芯片10A/10B的有源区域AA分别位于包括互连叠层15A/15B和有源器件层14A/14B两者的两个衬底区域12A/12B中的每一个中，且位于止裂件50A/50B内侧。典型的止裂件50A/50B为实心金属结构，其形成在横跨所有互连层的沟槽内，或为多个实心金属结构，其横跨半导体晶片的每个芯片周界周围的所有互连层。
新故障机制
过去，IC结构中最脆弱的材料是衬底12的材料，其一般由诸如单晶硅的半导体材料组成。然而，对提升IC性能的增强的需求导致低介电常数(低k)的ILD层在互连叠层15中的引入。低k材料的机械(内聚)强度比诸如二氧化硅(SiO2)的常规电介质要低。
具体地，图2A的曲线示出，半导体芯片的ILD层的内聚强度值随着介电常数值下降而降低。存在这样的问题，即，降低ILD层的内聚强度的现今策略导致整合结构中最脆弱的材料的位置从衬底(一般为单晶硅)变成ILD层。由此，在ILD层使用低k材料的策略导致在将晶片切割成芯片以及随后的封装与可靠性测试期间引入新的故障机制。
终止这些新故障机制的关键条件是限制在切割工艺期间所产生的裂纹在遇到止裂件/MOB结构之前所扩展至的扩展距离，也就是脱层长度(Delamination Length；DL)。尽管对该问题的可能的解决方法有很多，但在过去，已被采用的解决方法或者要求降低生产率(减少每一个晶片的芯片数量)，或者要求因重新设计可控坍塌芯片连接(Controlled CollapseChip Connection；C4)布局而降低I/O密度。
图2B的曲线示出由于封装材料而对介电层施加的能量与缺陷尺寸的关系，缺陷尺寸就是在切割期间产生且在可靠性应力测试期间扩展的裂纹的长度。随着裂纹延伸至较大的长度，能量释放速率呈现单调性增加而趋向于驱使裂纹造成故障。如果使裂纹生长到足够大，则将累积足够的能量而(首先)贯穿止裂件/MOB结构破裂，或(其次)向下潜入硅(Si)衬底和芯片的有源区域(AA)中。因此，确保可靠度的最有效方式为限制裂纹尺寸。
共同受让的White的名称皆为“Process for Producing Crackstops onSemiconductor Devices and Devices Containing the Crackstops”的美国专利5,530,280和5,665,655描述了制造具有止裂件的半导体器件的方法，其中在发生其他功能性金属化的同时通过围绕着芯片上的有源区域的用金属填充的沟槽而形成所述止裂件。接着在进行最终钝化之后，进行选择性蚀刻以去除沟槽中的金属。沟槽穿过表面电介质或半导体衬底，或者被层叠穿过多个介电层的中空金属环来代替。
底填(underfill)层已用于IC封装中来保护表面安装器件(SMD)，也就是，利用焊料球接点接合到印刷电路(PC)板的IC芯片。在安装工艺期间，SMD IC芯片上的焊料球与PC板上的电接触衬垫对准。随后加热PC板，使焊料球接点的金属流动，使芯片与PC板上的接触衬垫接合。接着，在芯片与板之间引入环氧底填材料。然后，再次加热PC板以固化环氧材料，形成围绕芯片的密封，以保护其免受湿气的影响并有助于维持焊料球接点的完整性。
Kelkar等人的名称为“Apparatus and Method for ScribingSemiconductor Wafers Using Vision Recognition)”的美国专利6,822,315参考名称为“Techniques for Wafer Level Molding of UnderfillEncapsulant)”的美国专利6,245,595，其描述了在切割晶片之前，而非在切割之后且在PC板上安装之前，在晶片顶表面上使用固化或部分固化的环氧底填型层。处理期间用来保护芯片的环氧(epoxy)层形成在晶片顶表面上且包括环氧树脂、硬化剂、催化剂、填充材料(例如硅颗粒)和染料。填充材料降低了环氧的CTE，使其匹配将安装微型SMD的PC板的CTE。当温度发生变化时，PC板和环氧将以相似的速率膨胀和收缩。如果没有填充材料，则膨胀和收缩速率不同，导致随着时间流逝而发生可能的接合故障。
共同受让的Brouillette等人的名称为“Method for Direct Chip Attachby Solder Bumps and an Underfill Layer”的美国专利6,566,612B2记载了在常规倒装芯片工艺中，在通过芯片与衬底之间的间隙的毛细作用进行芯片-衬底连接之后，经常通过在底填组分中使用填充物来使得底填材料的作为CTE的热膨胀特性与焊料相匹配而分布该底填材料。
Xiao等人的名称为“B-Stageable Underfill Encapsulant and Methodfor its Application”的美国专利申请2006/0125119描述了在将晶片切割成单独芯片之前可直接对半导体晶片施加的数种底填材料的组分。
Guthrie等人的(共同受让的)名称为“Method for Eliminating CrackDamage Induced by Delaminating Gate Conductor Interfaces InIntegrated Circuits”的美国专利6,492,247B1描述了通过明确分割或分隔IC栅极导体与IC止裂件或边缘，可控制IC中的破裂损伤而减少或消除裂痕扩展至IC有源阵列中。该方法用来控制由IC晶片切割工艺所造成的一个或多个栅极导体表面界面的脱层所引起的破裂损伤。
共同受让的Landers等人的名称为“Multi-Functional Structure forEnhaced Chip Manufacturability&Reliability for Low K DielectricsSemiconductors and a Crackstop Integrity Screen and Monitor”的美国专利申请2004/0129938A1描述了一种芯片上冗余止裂件，其提供阻挡层以防止缺陷、裂痕、脱层和湿气/氧化污染物到达有源电路区域。阻挡结构中的导电材料允许将阻挡层向外布线至接触衬垫和器件引脚，以将监控装置耦合至芯片而监控阻挡层的完整性。
Fitzsimmons等人的名称为“Crackstop With Release Layer For CrackControl In Semiconductors”的美国专利申请2005/0208781A1描述了形成具有垂直界面(邻接芯片周界上的止裂件)的IC器件的方法，其控制在诸如器件的侧面处理的步骤(例如切割)期间所产生的裂缝，并在使用芯片时通过防止裂痕穿过止裂件来控制裂痕。垂直界面由这样的材料构成，该材料通过使裂痕偏离而不穿过止裂件或通过吸收所产生的破裂能量而防止裂缝损伤该止裂件。垂直界面的材料可以使行进中的裂痕损失足够能量以致无法穿过止裂件。垂直界面的实施方式有很多，例如由释放材料(release material)构成的垂直隔离物、由释放材料构成的垂直沟槽，或由释放材料构成的垂直槽。该材料中可具有孔隙，例如在与止裂件并置的垂直槽中形成的极低k介电层。
Kubo等人的名称为“Laser Dicing Equipment and Dicing Method”的日本专利公开2004-111946的摘要描述了使用激光头进行切割。例如，激光头从晶片两端指引到中心，或从晶片中心指引到两端。或者，以预定数量的线将激光头彼此分隔地设置且指向相同方向，并且两条线被切开到晶片中并贯穿其表面。
Daubenspeck等人的(共同受让的)名称为“Chip dicing”的美国专利申请2006/0057822A1描述了半导体结构和芯片切割方法，其中第一和第二芯片的第一和第二器件区形成在半导体衬底中及其顶表面处。通过半导体衬底的半导体边界区使这些芯片分隔。N个互连层直接形成在半导体边界区和第一与第二器件区上，其中N为正整数，N个互连层中的每一个包括可蚀刻部分，其位于边界区正上方。N个互连层的可蚀刻部分形成可通过蚀刻去除的连续可蚀刻块。接着，激光切穿半导体边界区，从而通过去除连续可蚀刻块而形成空的间隔，以使第一芯片与第二芯片分离。
Yakasuki等人的日本专利公开2005-109322的摘要描述了具有激光束切割装置的激光头的“激光束切割装置”，其包括多个激光振荡器和用以单独地聚集振荡激光束的聚光装置，以及用以将激光束收集至一个光轴上的光路径收集装置。激光束切割装置可用于各种工艺，例如，利用会聚在不同位置处的激光束在晶片中形成多层重整区域，这是一种在晶片中形成重整区域以及同时进行管芯连接带的切割的复合工艺。
在Guthrie的专利中，描述了在结构中形成的气隙，该气隙延伸至有源器件区而到达栅极电极边缘和栅极电极上方的边缘上，但却未向下延伸到达其下的衬底表面。本申请人发现这种结构无法防止脱层的问题。
Fitzsimmons等人提供了向下延伸到帽层的孔隙，但未指出帽层下方形成了什么。该申请起初提及衬底，却未示出衬底或指明帽层下方是什么。
如上所述，防止产生上述新故障机制的关键条件是限制(在切割工艺期间产生的)裂纹在遇到阻挡(止裂件/MOB)结构之前的扩展距离。尽管对该问题的可能的解决方法有很多，但是迄今为止，所有公知的解决方法或者要求降低生产率(减少每一个晶片的芯片数量)，或者要求降低I/O密度(因为重新设计可控坍塌芯片连接(C4)布局)。
发明内容
本发明的一个目的为提供一种抑制裂痕到达有源芯片BEOL结构的结构。
本发明的另一目的为在IC器件中形成抗裂芯片边缘，以提供对在将晶片切割形成芯片及后续封装与热应力期间所产生的缺陷的抵抗强度。
类似地，本发明的一个目的为提供一种制造IC器件中的抗裂芯片边缘的方法。
根据本发明，中空芯片边缘沟槽与止裂MOB结构并置。该沟槽形成在BEOL结构内且必须延伸到硅衬底中的FEOL区中，其中该沟槽将被底填材料填充并提供机械联锁(mechanical interlock)。如果将Guthrie的工艺用于低k(LK)和极低k(ULK)器件，BEOL结构会因CTE不匹配而破裂，但本发明可避免此问题。由此本申请人发现本发明与Guthrie提出的结构与方法相比的主要差别在于穿入硅衬底的深度以及底填材料与硅衬底之间的联锁关系(interlocking)。相应地，本申请人发现底填材料必须锚接至硅中才会带来益处。
本发明提供一种结构和方法，从而通过建立保护墙(firewall)来防止切割损伤到达互连中的止裂件区域。可使用不同方法建立该保护墙。一种特别有用的方法为使用激光蚀刻来形成激光槽。优选地，尽可能靠近该止裂件而产生该激光槽，由此降低可使任何潜在的裂痕扩展的能量(在该例子中，裂痕是由激光槽所引起，但此情况本身不常见)。下文中将这种激光槽称为极深隔离沟槽(UDIT)。
基本上，根据本发明的方法和依该方法所制造的结构，可通过常规手段(例如锯切(saw dicing))，在用于芯片切割的合适区域中进行切割。也可通过结合数种方法(激光切割和锯切)在用于芯片切割的合适区域中进行切割。靠近止裂件的激光槽形成阻挡层，用于防止由上述切割造成的任何裂痕贯穿该阻挡层且到达止裂件。通过激光挖槽作用所引起的任何细微裂痕(未必发生在第一位置)行进很短的距离即可到达止裂件，由此可防止高位能破裂情况的发展。
本发明的边缘结构可应用于从大量器件(如半导体硅晶片)中取出的任何半导体芯片或半导体器件，如同在制造FET器件时所常见的。本发明还旨在制造芯片边缘结构的方法。
根据本发明，芯片边缘由一个或多个隔离沟槽组成，所述隔离沟槽穿入与器件的止裂件和湿气/氧化阻挡层有源区(AA)邻近的半导体(Si)衬底中。所述隔离沟槽外侧的区域可与有源器件层等高，或者被去除。
本发明提供一种具有根据本发明的芯片边缘的芯片形式的IC结构，该IC结构位于芯片有源区(AA)外侧，其中有源区AA的界定包括位于止裂件/湿气-氧化阻挡层内侧的区域，其一般横跨一个或多个实心金属BEOL结构的所有层。本发明的边缘结构可应用于从大量器件(如Si晶片)中取出的任何芯片或器件，如在CMOS器件中常见的。
终止上述新故障机制的关键条件为限制在切割工艺期间所产生的裂纹在遇到止裂件/MOB结构之前扩展的扩展距离。尽管对该问题的可能解决方法有很多，但是除了本发明的芯片边缘之外的所有公知的解决方法或者要求降低生产率(减少每一个晶片的芯片数量)，或者要求降低I/O密度(因为重新设计可控坍塌芯片连接(C4)布局)。
术语表
BLoK：一种Si-C-H化合物，用作硬掩模帽层，一般称为碳化硅；
N-BLoK：主要为Si-C-H-N；用作硬掩模帽层，一般称为碳氮化硅或掺氮的碳化硅；
SiCOH：氢化氧碳化硅，其为低k介电膜，至少含有硅(Si)、碳(C)、氧(O)和氢(H)的原子；
pSiCOH：多孔的氢化氧碳化硅，其为含有多孔性SiCOH的低k介电膜，包含分子级孔隙(即纳米尺寸的孔)，其可降低SiCOH介电材料的介电常数。
附图说明
通过参考本发明的详细说明以及附图，本发明将变得更清楚易懂，一些附图表示出芯片边缘的截面，但其并非代表完整的芯片，而仅代表该芯片的一部分，其中：
图1A示出在先进制造阶段中，在切割步骤之前，形成于半导体衬底表面中和表面上的现有技术CMOS FET半导体器件的示意性局部截面图。
图1B示出图1A中经切割步骤后的现有技术器件，该切割步骤通过在器件中形成切割槽而将该器件分成第一芯片和第二芯片。
图2A是曲线图，其示出半导体芯片的ILD的内聚强度随着介电常数下降而降低。
图2B是曲线图，其示出由于封装材料而对介电层施加的能量与缺陷尺寸的关系，缺陷尺寸就是在切割期间产生且在可靠性应力测试期间扩展的裂纹的长度。
图3A示出沿着图4的线3A-3A’截取的正视截面图，图4是根据本发明的实施例，其包括在图1A的器件中增设极深隔离沟槽(UDIT)的修改。
图3B示出在切穿切割槽而使第一芯片与第二芯片以及图3A中未示出的其他芯片分隔之后的图3A的器件。
图3C示出为了保护切割芯片而在其上沉积均厚底填层之后的图3B的已切割后的芯片。
图3A、3B’与3C’的组合示例出参照图10B对图3B和3C的方法的替代方法，其中图10B是对图10A的流程图的替代方法的流程图。
图4为根据本发明的器件的平面图，该器件具有并置的第一芯片和第二芯片，其中阻挡环围绕着每个芯片的有源区，并具有围绕着阻挡环的UDIT，从而使阻挡环与位于第一和第二芯片之间的芯片-芯片切割槽分隔。
图5A为沿着图4中的线5A-5A’截取的截面正视图，其示出切割之后且在其上形成底填层之前的第二芯片。
图5B示出在芯片顶表面上形成底填层且将芯片接合至封装之后的图5A的第二芯片。
图6A示出在UDIT沟槽与切割边缘之间具有外侧区域的图5A的器件，其已经被凹蚀而从UDIT沟槽去除外侧的互连层。
图6B示出在芯片顶表面上形成底填层且将芯片接合至封装之后的图6A的器件。
图7A示出图5A的器件的修改例，其中已经在阻挡结构与芯片边缘之间形成多个UDIT沟槽。
图7B示出在芯片顶表面上形成底填层且将芯片接合至封装之后的图7A的器件。
图7C为图7B的第二芯片的平面图，其中阻挡环围绕着第二芯片的有源区，并且其中形成三个UDIT，其中一个UDIT形成于内侧，其他UDIT则围绕着芯片-芯片切割槽旁边的阻挡环。
图8A和8B示出图5A和5B中所示的本发明实施例的另一修改例。
图9A和9B示出本发明实施例，其中沟槽以钝角切入衬底顶表面，其提供与图8A和8B中所示的本发明实施例所获得的益处相似的益处。
图10A为图3A、3B和3C的方法的工艺流程图。
图10B为图3A、3B’和3C’的方法的工艺流程图。
具体实施方式
图3A为沿着图4中的线3A-3A’截取的正视截面图，其示出包括根据本发明实施例的作为图1A的器件10的修改例的半导体器件10。在极大程度上，图3A的半导体器件10与图1A的器件10相同，并且通过具有相同意义的相同的参考标号来表示相同的特征。器件10包括硅半导体衬底12、含有例如CMOS FET器件的结构的有源器件FEOL区14，部分器件形成于衬底12中，且部分器件形成于其顶表面16上。BEOL(互连)层15形成在有源器件层14的顶表面17上。BEOL结构15包括互连结构，而互连结构包括层间介电(ILD)材料和掩埋在ILD材料中的铜导体。
然而，根据本发明，在图3A中，半导体器件10明显不同于图1A的半导体器件10，因为对其增设了两条极深隔离沟槽(UDIT)60A/60B。UDIT沟槽60A形成围绕阻挡结构50A以及芯片10A的有源区域(AA)的框架。类似地，UDIT沟槽60B形成围绕阻挡结构50B以及芯片10B的有源区域(AA)的框架。
再次参照图3A，可以看出，UDIT沟槽60A/60B从顶表面18向下穿过互连层15和有源器件FEOL区14而延伸至硅衬底12的顶表面16以下达到显著大的深度。UDIT沟槽60A/60B为深沟槽且为开放的沟槽，以在其中接收底填材料，以保护第一和第二芯片10A/10B免受随后的损伤。
可通过去除工艺形成UDIT沟槽60A/60B，例如锯切形成锯切UDIT(SCUDIT)，或使用激光划片形成激光划片UDIT(LSUDIT)。参照图10A，形成图3A的器件10的方法始于步骤AA到步骤AB。在步骤AB中，在半导体器件10的衬底12的顶表面16上形成有源器件FEOL区14。步骤AC包括在有源器件FEOL区14的顶表面17上形成互连结构15，如本领域技术人员所公知的。图3A和图4二者都示出在两个阻挡结构50A/50B之间的框住第一和第二芯片10A/10B的间隔132。
在图10A的步骤AD中，通过利用数种技术之一从顶表面18向下锯切贯穿互连结构15和有源器件FEOL区14而进入衬底12内，在半导体器件10中形成UDIT 60A/60B。利用锯切，形成锯切UDIT(SCUDIT)。通过采用激光划片，形成激光划片的UDIT(LSUDIT)。或者，可采用任何其它去除工艺来形成框住阻挡结构50A/50B的UDIT沟槽60A/60B。UDIT沟槽60A/60B位于切割槽130与由阻挡结构50A/50B提供的框架之间，该阻挡结构50A/50B也围绕有源区域(AA)。
换言之，框住且围绕两个有源区域(AA)的阻挡结构50A/50B进一步被UDIT沟槽60A/60B框住且围绕，该UDIT沟槽60A/60B在图3A中以空堑壕表示。通过边沿(margin)TD使沟槽60A/60B与切割槽130分隔，也就是，通过边沿TD使UDIT沟槽60A/60B与芯片的被切割的边缘分隔。在朝向有源区域AA的另一方向上，通过相对窄的脱层长度DL使UDIT沟槽60A/60B与阻挡结构50A/50B分隔。
在图3A/3B～9A/9B中，脱层长度DL为UDIT沟槽60A/60B与邻近的止裂件50A/50B之间的距离。长度DL越长，互连层15A/15B中释放的能量越大，倾向于增加故障的可能性。
图3B示出在根据图10A的步骤AE切穿图3A和图4中的切割槽130而使第一芯片10A与第二芯片10B分隔之后的图3A的半导体器件10。该切割工艺还使图3A中未示出的其余芯片彼此分隔。如同图1B，芯片边缘表面110大致沿着已去除材料的芯片-芯片切割槽130的垂直边缘而形成。第一芯片10A包括互连层15A、有源器件层14A和其中包含第一芯片10A的有源器件的衬底12A。第二芯片10B包括互连层15B、有源器件层14B和其中包含第二芯片10B的有源器件的衬底12B。
在图3C中，示出了在根据图10A中的步骤AF在其上沉积均厚底填层140后的图3B的切割芯片10A/10B。用来保护切割芯片10A/10B而形成的底填层140覆盖这两个芯片10A/10B的顶表面18且基本上和/或完全填充UDIT 60A/60B。如图3C所示，底填层140完全覆盖芯片10A/10B，从而提供保护涂层以覆盖先前暴露的顶表面18和芯片10A/10B的在其侧壁上的芯片边缘表面110。换言之，底填层140向下填充UDIT沟槽60A/60B且覆盖切割芯片10A/10B的侧壁上的经切割的芯片边缘表面110。
另一种方法
通过参考图10B中的流程图而由图3B’和3C’示出对图3B和3C的替换例，其中步骤AA～AD与图10A的相同。
在图3B’中，根据图10B中的步骤AE’，在切割步骤之前，已用均厚底填层140来涂覆在步骤AD形成的图3A的半导体器件10。在该情况下，在切割步骤之前，用均厚底填层140来覆盖器件10。需注意，如同图3C，底填层140覆盖半导体器件10的BEOL结构15的顶表面18且填充UDIT沟槽60A/60B，但当然其未覆盖切割芯片10A/10B的侧壁110(侧壁)，因为在图10B的工艺方法的该阶段尚未形成侧壁110。然而，在步骤AE’结束时，底填层140覆盖BEOL结构15的顶表面18且填充UDIT沟槽60A/60B。
接着参照图3C’，图3B’的器件(如同图3B)示出为具有通过切割分隔的芯片10A/10B，其中，根据图10B中的步骤AF’，切割芯片边缘110(即侧壁)沿着切割槽130形成在去除了材料的位置。第一芯片10A包括互连层15A、有源器件层14A和其中含有源器件的衬底12A。第二芯片10B包括BEOL结构15B、有源器件层14B和其中含有源器件的衬底12B。如同图3C，覆盖半导体衬底10的顶表面且填充所有UDIT沟槽的底填层140仍然保持在包括覆盖芯片10A/10B的BEOL结构15A/15B的顶表面18且填充UDIT 60A/60B的位置中，但不覆盖已切割芯片10A/10B的切割芯片边缘110(侧壁)。
图4示出在切割及形成底填层140之前包括第一芯片10A和第二芯片10B的图3A的半导体器件10的平面图。图4示出根据本发明的芯片边缘的优选实施例。
第一优选实施例
图5A为沿着图4中的线5A-5A’截取的截面图，其示出在形成位于边缘110与止裂件50B之间的UDIT 60B之后、在根据图10A的工艺步骤进行切割步骤之后、但在形成底填层140之前的第二芯片10B的放大图。与常规情况同样地，第二芯片10B的硅衬底12B经过轻掺杂。示意性示出了在第二芯片10B的有源器件层14B的顶表面中形成的第一FET 22B和第二FET 24B。在BEOL结构15中具有在多个层叠介电层30内水平延伸的金属线44的形式的金属互连(优选为铜导体)。如本领域技术人员所公知的，通过垂直延伸的金属过孔45将金属互连连接在一起。通过金属互连42A-42D和在金属互连线之间提供连接的中间金属过孔45，提供到FET22B的外部连接。类似地，如本领域技术人员所公知的，通过金属互连线44A-44D和相关联的中间金属过孔45，提供到FET 24B的外部连接。
帽层30由诸如N-BLoK的硬掩模材料形成。低k介电层31包括pSiCOH(多孔性SiCOH)。当硬掩模层30沉积在先前沉积且含有下层金属线42/44和过孔45的介电层31上时，会形成N-BLoK/pSiCOH界面30/31。N-BLoK帽层30形成在FEOL区14B的顶表面和每个介电层31的顶上。介电层31包含金属线42/44，因此当每个帽层30沉积在下面的介电层31上时，会形成N-BLoK/pSiCOH界面30/31。当pSiCOH沉积在N-BLoK的顶上时，将形成pSiCOH/N-BLoK 31/30界面。该界面的韧度(toughness)比N-BLoK/pSiCOH 30/31界面低，其粘附力如图11的虚线143所示。
再次参照图5A，如上所述，第二芯片10B的BEOL结构15B包括由多个ILD介电层31所构成的叠层，其中ILD介电层31由诸如pSiCOH的低k介电材料组成并通过由诸如N-BloK的材料构成的帽层30而被分隔。在左侧处，在第一FET 22B(右侧)与UDIT沟槽60B(左侧)之间示出止裂件/MOB结构50B。BEOL结构15B中的多个不同的ILD层30可具有多个不同的介电常数，但应含有至少一个其体介电常数(k)小于约3.3的介电层。
总之，图5A的实施例包括衬底12B、FEOL区14B与BEOL结构15B、止裂件/MOB 50B，以及围绕且邻近止裂件/MOB 50B的UDIT沟槽60B。FEOL区包括部分的有源FET器件22B/24B。BEOL结构包括多层ILD叠层15B、金属过孔45和金属互连42A-42D、44A-44D。在图5A中，在半导体器件10B的左侧处，在右侧的沟槽60B外侧与左侧的切割芯片边缘110之间具有宽度为TD的外部边沿62。
与防止因半导体器件10B中的裂缝造成的损伤有关的重要参数为脱层长度DL，其包括介于止裂件/MOB 50B与UDIT沟槽60B之间的内部边沿64以及从UDIT沟槽60B至切割芯片边缘110的距离TD(其横跨外部边沿62)。外部边沿62从UDIT沟槽60B的外侧延伸至附近的芯片边缘110。UDIT沟槽60B的沟槽向下穿过ILD层30A-30D而到达衬底12B的FEOL区14B的顶表面下方达一深度70，以加强对芯片10B的保护以免受由破裂引起的损伤。
紧邻止裂件/MOB 50B的沟槽区域60B的宽度为约1μm至约80μm，其可通过激光划片、机械锯切或任何其它合适的切割方法而形成，以得到图4中所示的结构。在衬底的BEOL区14B的顶表面下方的UDIT沟槽的深度70优选为约1μm至约200μm，其可依据可靠性而最优化。构成止裂件/MOB 50B与UDIT沟槽60B之间的脱层长度DL的距离优选为约0μm至约40μm。从UDIT沟槽60B的外边缘到切割边缘110的距离TD在约0μm至约200μm之间的范围内。
图5B示出在沉积底填层140而覆盖半导体器件10B且将该器件接合至封装80之后的图5A的第二芯片10B。底填层140覆盖互连15B的ILD叠层30的顶表面，并且完全填充UDIT沟槽60B且覆盖芯片边缘110，到达外部边沿62附近，以通过在芯片10B的其它部分当中抑制互连结构15B中因切割及芯片封装交互故障造成的损伤而保护芯片10B。在形成底填层140后，以常规方式通过C4接合等(被底填层140挡住)来将封装80接合到芯片10B。
底填层140可由诸如UF1或UF2的材料组成。UF1和UF2材料二者都为各自具有不同模量和不同CTE值的底填化合物，但UF1为优选的底填材料。参照图11，尽管UF2的能量释放速率(曲线142)低于UF1(曲线141)，但因为UF2易受互连结构中的C4疲劳影响而引起脱层，因此UF2不是令人满意的。UF材料为填充有硅石颗粒的有机聚合物，且UF1和UF2二者具有近似相同的硅石填充物含量。线143表示低k介电层31与帽层30之间的界面处的粘附力，其中在图5A/5B及图11中，低k电介质为pSiCOH。
表1
Figure G2008800153777D00181
第二优选实施例
图6A示出具有在UDIT沟槽60B与切割边缘切口之间的凹陷(即，从UDIT沟槽的外侧凹入)的外部边沿62的图5A的器件，因而在其外部边沿62中形成BEOL结构15B的凹陷区域62A。在外部边沿62的此区域中，通过诸如激光划片、机械锯切或其它适合方法的手段来去除互连层15B，以形成图4中的结构和芯片边缘110。优选地，通过激光烧蚀工艺来向下去除部分的BEOL结构15B直至硅衬底12B的顶表面，形成位于UDIT沟槽60B’与ILD层30旁边的凹陷区域62A。
图6B示出在沉积底填层140之后且将该器件接合至封装80之后的图6A的半导体器件10B。底填层140覆盖BEOL结构15B的顶表面且完全填充UDIT沟槽60B’，覆盖位于该外部边沿62中的衬底12B的暴露表面且覆盖该芯片边缘110，到达外部边沿62附近，以通过在芯片10B的其它部分当中抑制因互连结构15B中的切割及芯片封装交互故障所造成的损伤而保护芯片10B。形成底填层140之后，以常规方式通过C4接合等(被底填层140挡住)来将封装80接合到芯片10。
第三优选实施例
图7A、7B及7C示出图5A的半导体器件10B的修改例的截面图，其中多个平行的UDIT沟槽60B、61B和62B形成在阻挡结构50B与芯片边缘110之间。图7B示出在沉积底填层140之后且将该器件接合到封装80之后的图7A的半导体器件10B。在图7C的平面图中，围绕阻挡结构50B与内侧UDIT沟槽的窄UDIT沟槽60B、61B和62B(深度相同)具有尺寸依序渐增的长度和宽度，其中宽度如上所述，且其中每个沟槽外侧的区域则可保持完整或通过前述方法去除。一旦芯片被封装，则可实现根据本发明的芯片边缘的另一益处，该益处典型地包括用模制化合物(用于布线接合型应用)或底填材料(用于C4型应用)覆盖芯片。在图7A-7C的实施例中，如图7B所示，模制化合物或底填层140填充沟槽60B、61B、62B。模制化合物或底填层140提供芯片10B与封装之间的机械联锁，并可减低作用于介电材料上的有效应力。在形成底填层140之后，以常规方式通过C4接合等(被底填层140挡住)来将封装80接合到芯片10。
第四优选实施例
图8A及8B示出图5A及5B所示的本发明实施例的另一修改例。此实施例特别适用于通过激光进行的切割工序。形成图8A及8B中的结构的一种可能应用是通过锯切或激光切割来形成沟槽，然后使激光沿着沟槽60D通过第二次。在图8A及8B中，使激光第二次通过该沟槽可造成沟槽60D延伸而形成槽沟(trough)120的附加特征。图8B示出在沉积底填层140之后且在将该器件接合至封装80之后的图8A的半导体器件10B。如图8B所示，沟槽60D的底部处具有圆形截面，其同样在封装期间被填入底填材料或模制化合物。在形成底填层140之后，以常规方式通过C4接合等(被底填层140挡住)来将封装80接合到芯片10。
第五优选实施例
图9A及9B示出本发明实施例，其提供与图8A及8B所示的本发明实施例所获得的益处类似的益处。图9B示出在沉积底填层140之后且将该器件接合至封装80之后的图9A的半导体器件10B。在图9A及9B中，通过使切割装置(激光或锯刀，未示出)倾斜或使衬底12B倾斜、或使二者都倾斜，相对于衬底12B的顶表面以钝角来切出沟槽60E。
以上描述仅公开了本发明的示例性实施例。对于本领域普通技术人员而言，对以上公开的装置和方法的落入本发明范围内的修改时显而易见的。虽然已经关于以上具体的示例性实施例描述了本发明，但本领域技术人员将认识到，本发明可以通过在所附权利要求的精神和范围内的修改而得以实施，即，可以进行形式上和细节上的改变而不脱离本发明的精神和范围。因此，虽然已经关于其示例性实施例公开了本发明，但应理解，可以进行改变以提供落入本发明的精神和范围内的其他实施例，并且所有这些改变在本发明的范围内，且本发明包含由以下权利要求所限定的主题。

Claims (26)

1.一种半导体产品，其包括：
半导体衬底(12)，其具有顶表面(18)和底表面(19)且包括半导体芯片(10A/10B)；
所述半导体衬底(12)具有顶表面(18)和周界(110)；
阻挡结构(50B)，其形成于所述周界(110)内的所述芯片(10A/10B)中；以及
沟槽切口(60B)，其向下延伸穿过所述周界(110)与所述阻挡结构(50B)之间的所述半导体芯片(10A/10B)的所述顶表面(18)。
2.根据权利要求1的半导体产品，包括：
半导体器件，其形成于在所述产品中和所述芯片(10A/10B)中；
互连层(15)，其形成在所述半导体衬底(12)之上，其中所述互连层(15)包含介电层、互连线和过孔。
3.根据权利要求2的半导体产品，其中从所述衬底(12)形成所述半导体芯片(10A/10B)，
具有所述互连层(15)的所述半导体芯片(10A/10B)形成在所述半导体衬底(12)的所述顶表面(18)之上；
所述半导体芯片(10A/10B)和所述互连层(15)具有周界(110)；
所述阻挡结构(50B)包括的边缘选自止裂件阻挡结构(50B)和所述周界(110)上的切割边缘；以及
所述沟槽切口(60B)向下延伸到所述周界(110)上的所述切割边缘与所述阻挡结构(50B)之间的所述半导体芯片(10A/10B)中。
4.根据权利要求2或3的半导体产品，其中所述互连层(15)从所述沟槽切口(60B)外侧向下凹陷到所述衬底(12)。
5.根据权利要求2、3或4的半导体产品，其中：
所述阻挡结构(50B)延伸穿过所述互连层(15)且至少与所述半导体衬底(12)接触；以及
所述沟槽切口(60B)至少部分延伸穿过所述半导体衬底(12)。
6.根据权利要求1、2、3、4或5的半导体产品，其中底填层(140)形成在所述产品之上，所述底填层(140)覆盖所述互连层(15)且填充所述沟槽切口(60B、61B、62B)。
7.根据权利要求1、2、3、4、5或6的半导体产品，其中：
所述沟槽切口(60B)相对于所述衬底(12)的所述顶表面(18)横向地分隔；以及
所述沟槽切口(60B)延伸穿过且进入所述衬底(12)的所述顶表面(18)，并且与所述芯片(10A/10B)的所述周界(110)分隔。
8.根据权利要求2、3、4、5、6或7的半导体产品，其中在所述沟槽切口(60B)的外侧，所述互连层(15)向下凹陷到所述衬底(12)。
9.根据权利要求1、2、3、4、5、6、7或8的半导体产品，其中所述沟槽切口(60E)具有底部，所述底部具有向外展开的槽沟(120)。
10.根据权利要求1、2、3、4、5、6、7、8或9的半导体产品，其中多个沟槽切口(60B，61B，62B)依照沟槽切口(60B，61B，62B)横向尺寸渐增的顺序一个嵌套在另一个内侧地形成，并且切入位于所述周界(110)与所述阻挡结构(50B)之间且围绕所述阻挡结构(50B)的所述半导体芯片(10A/10B)的所述顶表面(18)中。
11.根据权利要求1、2、3、4、5、6、7、8、9或10的半导体产品，其中所述沟槽切口(60B)(60B，61B，62B)相对于所述顶表面(18)倾斜一角度。
12.根据权利要求2、3、4、5、6、7、8、9、10或11的半导体产品，其中所述互连层(15)包括低k介电材料。
13.根据权利要求2、3、4、5、6、7、8、9、10或11的半导体产品，其中所述互连层(15)包括低k介电材料，所述低k介电材料包括多孔的氢化氧碳化硅(pSiCOH)。
14.一种形成半导体产品的方法，包括：
形成半导体衬底(12)，所述半导体衬底(12)具有顶表面(18)和底表面(19)且包括半导体芯片(10A/10B)；其中所述半导体衬底(12)具有顶表面(18)和周界(110)；
在所述周界(110)内的所述芯片(10A/10B)中形成阻挡结构(50B)；以及
形成沟槽切口(60B)，所述沟槽切口(60B)向下延伸穿过所述周界(110)与所述阻挡结构(50B)之间的所述半导体芯片(10A/10B)的所述顶表面(18)。
15.根据权利要求14的方法，包括：
在所述产品中或在所述芯片(10A/10B)中形成半导体器件；
在所述半导体衬底(12)之上形成互连层(15)，其中所述互连层(15)包含介电层、互连线和过孔。
16.根据权利要求15的方法，其中由所述衬底(12)形成所述半导体芯片(10A/10B)，
在所述半导体衬底(12)的所述顶表面(18)之上形成具有所述互连层(15)的所述半导体芯片(10A/10B)；
形成具有周界(110)的所述半导体芯片(10A/10B)和所述互连层(15)；
形成所述阻挡结构(50B)，所述阻挡结构(50B)的边缘选自止裂件阻挡结构(50B)和所述周界(110)，在所述周界(110)上为切割边缘；以及
在所述周界(110)上的所述切割边缘与所述阻挡结构(50B)之间的所述半导体芯片(10A/10B)中形成所述沟槽切口(60B)。
17.根据权利要求14、15或16的方法，其中在所述沟槽切口(60B)的外侧，所述互连层(15)向下凹陷到所述衬底(12)。
18.根据权利要求15、16或17的方法，其中：
所述阻挡结构(50B)延伸穿过所述互连层(15)且至少与所述半导体衬底(12)接触；以及
所述沟槽切口(60B)至少部分延伸穿过所述半导体层。
19.根据权利要求15、16、17或18的方法，包括在所述产品之上形成底填层(140)，所述底填层(140)覆盖所述互连层(15)且填充所述沟槽切口(60B)。
21.根据权利要求16、17、18、19或20的方法，其中：
所述沟槽切口(60B)相对于所述衬底(12)的所述顶表面(18)横向地分隔；以及
所述沟槽切口(60B)延伸穿过且进入所述衬底(12)的所述顶表面(18)，并且与所述芯片(10A/10B)的所述周界(110)上的所述切割边缘分隔。
22.根据权利要求15、16、17、18、19、20或21的方法，其中在所述沟槽切口(60B)的外侧，所述互连层(15)向下凹陷到所述衬底(12)。
23.根据权利要求14、15、16、17、18、19、20、21或22的方法，其中形成具有这样的底部的所述沟槽切口(60D)，所述底部包括向外展开的槽沟(120)。
24.根据权利要求14、15、16、17、18、19、20、21、22或23的方法，其中多个沟槽切口(60B，61B，62B)依照沟槽切口(60B，61B，62B)横向尺寸渐增的顺序一个嵌套在另一个内侧地形成，并且切入位于所述周界(110)与所述阻挡结构(50B)之间且围绕所述阻挡结构(50B)的所述半导体芯片(10A/10B)的所述顶表面(18)中而形成。
25.根据权利要求14、15、16、17、18、19、20、21、22、23或24的方法，其中所述沟槽切口(60E)相对于所述顶表面(18)倾斜一角度。
26.根据权利要求14、15、16、17、18、19、20、21、22、23或24的方法，其中所述互连层(15)包含低k介电材料。
27.根据权利要求14、15、16、17、18、19、20、21、22、23或24的方法，其中所述互连层(15)包含低k介电材料，所述低k介电材料包括多孔的氢化氧碳化硅(pSiCOH)。
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