CN105097809B - 半导体器件中的机械应力去耦合 - Google Patents

半导体器件中的机械应力去耦合 Download PDF

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Abstract

本公开涉及半导体器件中的机械应力去耦合。根据半导体器件制造中的方法，在半完成的半导体器件中并行地刻蚀第一沟槽和第二沟槽。第一沟槽为最终半导体器件的第一区域和其第二区域之间的机械去耦合沟槽。该方法进一步包括并行地对第一沟槽的侧壁和第二沟槽的侧壁进行钝化或绝缘。相关的半导体器件包括被配置用于提供在半导体器件的第一区域和第二区域之间的机械去耦合的第一沟槽。该半导体器件进一步包括第二沟槽以及在第一沟槽的侧壁处和在第二沟槽的侧壁处的侧壁涂层。在第一沟槽的侧壁处和在第二沟槽的侧壁处的侧壁涂层具有相同材料。

Description

半导体器件中的机械应力去耦合
技术领域
本发明涉及例如半导体器件制造和/或MEMS(微机电系统)制造的领域中的方法。本发明也涉及半导体器件。此外，本发明涉及集成电路的机械应力去耦合并且涉及相关的制造工艺。
背景技术
半导体集成器件可以包括电子组件、机械组件和/或换能器组件。电子组件的示例为二极管、晶体管、电阻器、电荷存储元件等。机械组件可以为例如可以用于加速度传感器、压力传感器、麦克风、喇叭、光学微镜器件以及更多器件中的薄膜、块、臂和/或弹簧。换能器组件可以为或者可以包括光电探测器、温度传感器、光传感器、发光器件、磁场传感器等。
取决于集成半导体器件的类型(例如模拟、数字、具有或不具有执行从电信号到另一物理量或反之亦然的转换的换能器组件)，集成半导体器件可能受到电参数和/或其它参数的漂移的影响。该电/非电参数的漂移可能尤其由器件封装内的半导体裸片(或多个半导体裸片)由于同一封装引发的应力导致的机械变形(例如弯曲)所引起。压力传感器(p-传感器)、加速度传感器(g-传感器)或者就此而言的任何集成或独立的MEMS器件，原则上会由于封装施加在衬底上的变形应力(或钝化)而经历关键性能指标(灵敏度、偏移、温度依赖性、线性、谐振频率、……)的改变。
发明内容
根据所提出的方法，在半完成的半导体器件中并行地刻蚀第一沟槽和第二沟槽。第一沟槽是在半完成的半导体器件的第一区域和其第二区域之间的机械去耦合沟槽。该方法进一步包括使第一沟槽的侧壁和第二沟槽的侧壁钝化或绝缘，其中在第一沟槽和第二沟槽中并行地执行所述钝化或绝缘。
根据另一所提出的方法，在衬底布置中并行地刻蚀第一沟槽和第二沟槽。第二沟槽具有比第一沟槽更大的宽度。该方法还包括在第一沟槽的侧壁和第二沟槽的侧壁处沉积第一材料。该材料在沉积期间在第一沟槽的开口附近局部地生长在一起并因而使第一沟槽闭合。作为结果，在第一沟槽内留下空隙或空条。由于第二沟槽的更大宽度，在材料的沉积期间未使第二沟槽闭合。该方法进一步包括：利用第二材料填充第二沟槽、而不是第一沟槽，因为第一沟槽之前已经被第一材料闭合。
半导体器件包括第一沟槽，该第一沟槽被配置用于提供半导体器件的第一区域和第二区域之间的机械去耦合。半导体器件还包括第二沟槽和在第一沟槽的侧壁和第二沟槽的侧壁处的侧壁涂层。在第一沟槽的侧壁处和在第二沟槽的侧壁处的侧壁涂层具有相同材料。
半导体器件包括前端工艺线部分、后端工艺线部分、前端工艺线沟槽和后端工艺线沟槽。前端工艺线沟槽形成在前端工艺线部分中并且被配置用于将半导体器件的第一区域与半导体器件的第二区域机械去耦合。后端工艺线沟槽形成在后端工艺线部分中并且被配置用于也将第一区域与第二区域机械去耦合。后端工艺线沟槽相对于前端工艺线沟槽在横向上偏移，使得前端工艺线沟槽的占用区域不与后端工艺线沟槽的占用区域重叠。
本发明的实施的至少一些方面和示例基于如下发现：通过沿着半导体器件的特定区域的边界提供专用沟槽来与半导体器件的另一区域(或其它区域)机械去耦合，可以实现该特定区域的机械去耦合。根据这里描述的至少一些方面，无论如何，如果半导体器件包括用于不同目的(例如电绝缘、提供用于衬底的深覆盖层的电接触)的其它沟槽，则可以在不需要任何附加制造成本或仅需要很少的附加制造成本的情况下创建这些专用沟槽。一些实施示例提供延伸通过前端工艺线(FEOL)部分并且也通过后端工艺线(BEOL)部分的、用于机械去耦合的高效连续沟槽。该连续沟槽的两个部分(FEOL和BEOL)可以按照类似的方式被钝化。在备选方案中，机械去耦合通常也可以通过仅在前端工艺线部分中提供沟槽、仅在后端工艺线部分中提供沟槽或作为个体在前端工艺线部分和后端工艺线部分二者中提供非连接沟槽来实现。
附图说明
这里参考附图描述本发明的实施例。
图1示出具有修改以创建用于机械去耦合的沟槽的半导体器件的制造工艺的示意流程图；
图2示出根据实施示例的制造工艺的示意流程图；
图3示出根据其它实施示例的制造工艺的示意流程图；
图4示出在沟槽刻蚀步骤之后的制造期间的半导体器件的示意横截面；
图5示出尤其在标准沟槽和去耦合沟槽的侧壁处沉积了钝化和/或绝缘材料后的图8的半导体器件的示意横截面；
图6示出在利用填充材料例如多晶硅填充了标准沟槽并执行了化学机械抛光后的图9的半导体器件的示意横截面；
图7示出在执行了等离子体刻蚀步骤后的图10的半导体器件的示意横截面；
图8示出在执行了浅沟槽隔离(STI)后的图11的半导体器件的示意横截面；
图9示出包括外延硅薄膜(EPI-Si薄膜)和在具有分离的BEOL开放设计的传感器隔离沟槽内的集成应力去耦合的半导体器件的示意横截面；
图10示出与图13类似但具有组合有传感器开口的去耦合沟槽的BEOL部分的半导体器件的示意横截面；
图11示出包括EPI-Si薄膜和利用压力传感器(压力传感器仅为示例)周围的分离密封环的独立应力去耦合的半导体器件的示意横截面；
图12示出包括薄多晶硅薄膜(或备选地为：碳薄膜；碳传感器)和利用传感器区域周围的沟槽/传感器释放(TR/WL)密封环的应力去耦合的半导体器件的示意横截面；
图13示出包括薄多晶硅薄膜(或备选地为：碳薄膜；碳传感器)和利用在威尼斯(Venetia)顶部上的传感器区域(掩埋管/局部SOI-“绝缘体上硅”)周围的沟槽/传感器释放(TR/WL)密封环的应力去耦合的半导体器件的示意横截面；
图14示出包括薄多晶硅薄膜(或备选地为：碳薄膜；碳传感器)和利用在威尼斯顶部上的传感器区域(SON-“空上硅”)周围的TR/WL密封环的应力去耦合的半导体器件的示意横截面；
图15示出与图18类似但具有板状空腔的半导体器件的示意横截面，该板状空腔不含柱而含有去耦合沟槽用于支撑衬底布置的与周围部分机械去耦合的部分；
图16示出与图15类似但具有与去耦合沟槽的BEOL部分紧密抵靠的去耦合沟槽的FEOL部分的半导体器件的示意横截面；
图17示出与图20类似但具有相对于去耦合沟槽的BEOL部分在横向上偏移的去耦合沟槽的FEOL部分的半导体器件的示意横截面；
图18示出仅包括FEOL去耦合沟槽而不包括BEOL去耦合沟槽的半导体器件的示意横截面；
图19示出仅包括BEOL去耦合沟槽而不包括FEOL去耦合沟槽的半导体器件的示意横截面；
图20示出在BEOL层堆叠已被创建之后但还未被构造的半完成的半导体器件的示意横截面；
图21示出在形成了传感器开口并且同时形成了去耦合沟槽的一个或多个BEOL部分之后的图24的半完成的半导体器件的示意横截面；
图22示出对BEOL沟槽的侧壁施加了钝化并同时对先前重新打开的FEOL沟槽的侧壁施加了钝化之后的图25的半完成的半导体器件的示意横截面；
图23示出刻蚀了标准沟槽和去耦合沟槽之后的半完成的半导体器件的示意横截面；
图24示出在沟槽的侧壁的钝化和/或绝缘之后的图27的半完成的半导体器件的示意横截面；
图25示出在沟槽的侧壁的钝化和/或绝缘之后的图28的半完成的半导体器件的示意横截面；
图26示意性地图示如何可以重新使用用于标准沟槽的标准工艺模块来同时创建标准沟槽和去耦合沟槽的两种方案；
图27示意性地图示如何可以重新使用用于传感器处理的标准工艺模块来用于标准沟槽的开口以便提供机械去耦合功能；
图28示意性地图示如何可以重新使用用于传感器释放的标准工艺模块来用于标准沟槽的开口以便提供机械去耦合功能；以及
图29示意性地图示如何可以重新使用用于传感器释放的标准工艺模块来用于标准沟槽的开口以便提供机械去耦合功能的图6的备选方案。
在下面的描述中通过相同或等效的参考标号标示相同或等效元件或者具有相同或等效功能性的元件。
具体实施方式
在下面，阐述很多细节以提供对本发明的实施例的更透彻的解释。然而，本领域技术人员将明白的是，可以在没有这些特定细节的情况下实施本发明的实施例。在其它情形中，以框图形式或示意图示出、而不是详细地示出公知结构和器件，以便避免混淆本发明的实施例。此外，除非另外特别指出，否则以下描述的不同实施例的特征可以相互结合。
半导体行业中的研究在某种程度上是由对于将用于不同目的的器件和电路集成到单一芯片中的期望所驱动的。例如，可以将双极和CMOS控制电路系统加上DMOS功率器件集成在同一单片结构(智能功率技术，SPT)上。简写SPT9标示第九代，其是撰写本文时的最新一代。SPT9技术可以以130nm嵌入快闪节点为特征。
除了将不同电子技术(例如双极和CMOS技术)集成到一个单片结构中之外，也可以关注于集成非电子结构。例如，传感器、换能器、机械部分可以与用于驱动、控制和观测传感器、换能器、机械部分等的电子电路集成。例如，对于基于SPT9的技术，可以设想集成的压力传感器。
存在各种方案用于实施压力传感器的薄膜。例如，第一种方案可以是EPI-Si薄层(外延硅薄层)。第二种方案可以是Poly-Si薄层(多晶硅薄层)。为了便于了解尺寸，EPI-Si薄层可以为3μm-6.7μm那么厚，而Poly-Si薄层可以为大致300nm那么薄(也就是，薄十倍)。特别地，对于Poly-Si薄层，封装引发的在传感器元件上的应力可能变得重要。因此将期望的是，找到用以从传感器元件去耦合(由封装施加的)衬底应力的前端集成方案。
用于实现更抗应力的传感器薄层的一种方案可以是增加薄层的厚度(相对于衬底)。也就是说，为了获得同样的传感器灵敏度，必需扩大传感器占用区域。除了面积代价外，在传感器尺寸达到例如CMP(化学机械处理)工艺的平坦化长度或谐振频率(超声清洗)时，这在制造期间存在一定的风险(断裂)。
作为对于更厚薄膜的备选方案，可以实现围绕传感器元件的特定沟槽，其能够去耦合横向封装应力(针对不同种类的压力传感器薄层)。该特定沟槽可以具有预先存在的空隙或空条，或者可以填充有稍后被去除的牺牲材料。其可以与SPT9沟槽分开地或者一起地制造。该沟槽可以用于将半导体器件的第一区域与诸如围绕第一区域的周围区域之类的第二区域机械去耦合。可以通过消除在第一区域和第二区域之间的任何压配合(force-fit)连接，来实现机械去耦合。然而，也可以通过减少第一区域和第二区域之间的压配合连接的量或截面面积来实现机械去耦合。换言之，第一区域和第二区域仍可以在一个或多个所选择的点处连接，使得第一区域由第二区域支撑或反之亦然。但是，与第一区域和第二区域之间的固定连续连接相比，一个或多个所选择的连接点不会将机械应力从第二区域传送到第一区域或反之亦然，或者仅传送少量机械应力。
可以通过专门刻蚀或者与传感器释放刻蚀一起，去除在特定沟槽的顶部上的BEOL(后端工艺线)。可以去除牺牲材料；沟槽可以得到钝化。此外，借助于威尼斯(Venetia)工艺，可以垂直地实现去耦合。所谓威尼斯工艺是用于通过对掩埋的沟道的氧化和退火来制造SOI晶片的工艺。该工艺名称源自于在威尼斯城市中使用的房屋建筑技术(桩工程上的基底)与工艺本身的相似性。
所提出的沟槽对于不同传感器器件的应力去耦合可以是有用的。通常，可以期望减少的或去除的断裂风险，并且不存在附加的成本添加，因为可以与SPT9工艺一起延伸(构造)去耦合沟槽。
限定的沟槽空隙的实现将有利于减小机械应力，该限定的沟槽空隙可以能够将制造和封装应力与不同种类的压力传感器薄层或其它结构去耦合。去耦合沟槽的空腔可以利用远BEOL传感器释放刻蚀来重新打开。这些堆叠的沟槽中的一个或多个沟槽可以用作围绕传感器的应力去耦合密封环。可以考虑在掩埋的威尼斯结构的顶部上制造这种去耦合密封环(SOI/SON)，以用于改进的去耦合。
可能的方案中的一些方案的概述：
(1)使用威尼斯工艺(在SPT9p的情况下在nBL+EPI之前形成)来将传感器元件与衬底垂直地去耦合[仅用于多晶硅薄层(poly-lamella)传感器概念]。
(2)使用沟槽来将传感器元件与衬底在横向上去耦合。
(3)使用填充有预先存在的空隙或类似氧化硅的牺牲材料的沟槽，同时稍后在工艺中去除氧化硅以实现空沟槽。
(4)使用刻蚀来去除沟槽之上的BEOL，打开预先存在的空隙或去除牺牲材料。
(5)使用传感器释放刻蚀(WL刻蚀)来去除沟槽之上的BEOL，打开预先存在的空隙或去除牺牲材料。
(6)(1)和(1+n)的组合。
(7)使用SPT9TR沟槽模块，通过例如减小TR-CD即沟槽宽度(阻碍多晶硅填充(polyfill))来制造合适沟槽。
图1示出了用于包括传感器的半导体器件的制造工艺的示意性流程图，该传感器诸如压力传感器、加速度传感器等。制造工艺可以细分为两个主要阶段，即，前端工艺线(FEOL)工艺和后端工艺线(BEOL)工艺。制造工艺可以被进一步分解成若干模块。在图1中，与标准制造工艺中的模块相同的模块被称为“标准模块”并且在图1中被描绘为具有连续轮廓的白框。在图1中描绘的其它模块是传感器特定模块，其被描绘为具有对角线阴影图案的框。具有虚线轮廓的框指示标准模块的采用、修改或扩展以支持用于机械去耦合的去耦合沟槽的形成。
制造工艺通常开始于步骤101处的提供衬底。衬底的材料例如可以为硅、锗或其它合适半导体。衬底可以呈现基本掺杂并且可以以晶片的形式被提供。
在工艺模块102期间，可以通过执行对应的掺杂工艺来在衬底的表面处形成未来的n掩埋层(nBL)。通常，p掺杂掩埋层也将是可以的，但这不太普遍。然后可以在n掩埋层的表面处生长外延层(EPI)。使用掺杂工艺，可以在外延层的一部分内形成所谓的沉降(sinker)(例如n沉降，p沉降不太普通但也是可以的)。n沉降通常可以从外延层的露出表面到达n掩埋层nBL。属于工艺模块102的各个步骤通常是可任选的并且可以被省略。在步骤103处可以对外延层进行反向掺杂(可任选的)。
尽管在图1中未提及，但工艺模块102可以包括用于创建微机电系统(MEMS)的功能部件即功能MEMS部件的附加工艺步骤。功能MEMS部件可以是压力传感器的薄膜、加速度传感器的悬置块、MEMS致动器、MEMS静电梳齿驱动器或类似部件。例如，压力传感器可以包括具有例如在2.5μm和6.7μm之间的厚度的外延生长的薄层(或薄膜或隔膜)。在具有大致6.7μm的厚度的相对较厚的薄层的情况下，可以在nBL的创建之后构造压力传感器的大多数部件。在备选方案中，可以中断p-EPI沉积并且可以将传感器集成到p-EPI层中，这导致具有例如大致2.5μm的较薄薄层的传感器。在这两种情况下，在JA-注入(沉降)的创建、EPI反向掺杂和诸如沟槽模块104和浅沟槽隔离(STI)模块106之类的后续工艺模块之前，已经构造传感器的主要部件。外延生长的薄层的形态受外延开始的材料影响。该材料通常也用作在稍后阶段被去除、溶解或刻蚀掉的牺牲材料。根据第一工艺变形，牺牲材料为氧化物，例如氧化硅。在这种情况下，薄层将被形成为多晶硅薄层。根据第二工艺变形，牺牲材料为锗硅合金SiGe，其导致EPI-Si-薄层。用于牺牲材料的其它选择也是可能的并且导致薄层的特定形态。
作为对于外延生长的薄层的备选方案，可以实现另一传感器结构，其中薄层由非晶硅(aSi)制成，具有大致在200nm和400nm之间的薄层厚度。该非晶硅薄层在稍后阶段处、通常在BCD模块107之后进行构造。
工艺组104的目的在于，在衬底、nBL和/或外延层中创建标准沟槽。标准沟槽可以被预期用于穿过外延层而电接触nBL。标准沟槽的另一功能可以是在衬底的两个横向相邻区域之间的横向电绝缘。标准沟槽模块可以包括光刻步骤和刻蚀步骤，例如各向异性刻蚀步骤、干法刻蚀步骤、反应离子刻蚀步骤(RIE)和/或深反应离子刻蚀步骤(DRIE)。此外，标准沟槽模块104可以包括用于侧壁钝化/绝缘的步骤和用于沟槽填充的步骤。
标准沟槽模块104可以通过MEMS沟槽模块105进行修改或扩展。术语“MEMS沟槽”这里是指用于将未来半导体器件的第一区域与第二区域机械去耦合的未来去耦合沟槽。MEMS沟槽模块105可以例如通过在光刻掩膜中限定具有比标准沟槽更小宽度的附加沟槽，来修改标准沟槽模块。与标准沟槽相比，这通常导致用于较窄附加沟槽的减小的刻蚀深度。此外，通过MEMS沟槽模块105对标准沟槽模块104的该修改可以使得：在侧壁的钝化/绝缘期间，附加沟槽在其开口附近被闭合，因为在沟槽的侧壁处沉积的钝化/绝缘材料往往在其中材料进入沟槽的开口附近生长在一起。标准沟槽通常足够宽以在整个钝化/绝缘工艺中保持开放。相比之下，较窄的MEMS沟槽(未来去耦合沟槽)通常在侧壁钝化/绝缘步骤期间往往通过钝化/绝缘材料被闭合。MEMS沟槽的这种闭合使得在MEMS沟槽内留下空隙或空腔。该空隙或空腔可以被用于机械去耦合的目的，因为没有张应力、压应力和/或剪应力可以跨空隙或空腔传送。
标准制造工艺可以以浅沟槽隔离(STI)模块106和BCD模块107继续。简写BCD代表作为用于功率IC(集成电路)的普遍组合技术的“双极、CMOS、DMOS”。然而，所提出的去耦合沟槽也可以与诸如双极技术、CMOS技术、DMOS技术、MEMS技术等的其他技术一起使用。
制造工艺进一步包括传感器模块108，被配置用于执行用于提供传感器诸如压力传感器的步骤。上面已经讨论过，作为示例，用于构造压力传感器的薄层和传感器结构的可能的其它部件的两种方案为：a)外延生长具有在2.5μm和6.7μm之间的厚度的薄层，b)具有在200nm和400nm之间的厚度的非晶硅薄层(aSi薄层)。在结合用于提供去耦合沟槽的若干方案之一的、外延生长的薄层的情况a)中，在制造工艺中的此时、即在BEOL阶段和FEOL阶段的BCD模块之间，可以清除或“排空”被预期用于去耦合的标准沟槽。在非晶硅薄层的情况b)中，此时可以构造包括薄层的传感器，其中碳层可以用作牺牲层。
传感器模块108结束制造工艺的FEOL阶段。BEOL阶段接管并开始于接触模块109，该接触模块109是标准制造工艺的部分。这也适用于后续BEOL/金属化模块110。后续传感器释放/钝化模块111是传感器特定模块。在该模块111期间可以去除薄层之下的牺牲层，留下空腔，通过利用薄层和相对的空腔底部之间的电容响应于薄层的变形的变化，可以使用该空腔进行压力感测。
根据这里提出的一些方面，可以通过对于BEOL沟槽模块112的重新使用来修改传感器释放/钝化模块111，如下面将更详细说明的那样。
在BEOL阶段的结束处，执行标准焊盘开放模块113。
图2示出了根据所提出的方法的实施示例的示意性流程图。该方法可以是用于制造半导体器件的方法或半导体器件制造方法的一部分。该方法包括在半完成的半导体器件中刻蚀第一沟槽和第二沟槽的步骤或子工艺204。第一沟槽被预期作为最终半导体器件的第一区域和其第二区域之间的未来机械去耦合沟槽。最终半导体器件对应于未来处理之后的半完成的半导体器件。
该方法可以进一步包括并行地使第一沟槽和第二沟槽的侧壁钝化或绝缘的步骤或子工艺205。
第二沟槽通常不是机械去耦合沟槽，并且也可以称为“非去耦合沟槽”。相反，第二沟槽例如可以是接触沟槽，其被配置用于在衬底布置中提供处于特定深度处的用于掩埋结构的电接触。例如，接触沟槽可以提供位于阱导电层(n掺杂或p掺杂的掩埋层，取决于衬底的掺杂类型)诸如nBL之下的实际衬底的电接触。在备选方案中，第二沟槽可以用作两个相邻结构之间的绝缘沟槽。这里，第二沟槽可以被视为标准沟槽或电气功能沟槽(也就是，提供电接触或提供绝缘或用作电容器的间隙，仅举数例而言)。在其中存在第四沟槽的实施例中，关于第二沟槽的前述评述也可适用于第四沟槽。注意，根据在本说明书中使用的术语，第一沟槽以及第三沟槽(在存在的情况下)提供机械去耦合功能。相比之下，第二沟槽以及第四沟槽(在存在的情况下)通常并不被预期用于提供机械去耦合功能，而是满足备选功能例如电气功能。
根据至少一些实施示例，并行刻蚀和并行钝化的动作可以在前端工艺线(FEOL)工艺或后端工艺线(BEOL)工艺期间执行。在前端工艺线(FEOL)工艺的情况下，第一沟槽和第二沟槽可以在半完成的半导体器件的前端工艺线部分中形成。类似地，在后端工艺线工艺的情况下，第一沟槽和第二沟槽可以在半完成的半导体器件的后端工艺线部分中形成。
根据至少一些实施示例，该方法可以进一步包括在半完成的半导体器件中刻蚀第三沟槽的步骤或子工艺。第三沟槽可以是在后端工艺线部分中的半完成的半导体器件的第一区域和第二区域之间的另一机械去耦合沟槽。第一沟槽和第二沟槽可以在前端工艺线部分中形成。第三沟槽可以防止机械应力经由半导体器件的BEOL堆叠被引入到第一区域中，或者至少减少这种机械应力的量和/或大小。出于所得到的半导体器件的制造性和可靠性的原因，可以选择在制造工艺的FEOL阶段和BEOL阶段中执行分开的刻蚀步骤(或子工艺)。以此方式，可以例如根据应由刻蚀步骤刻蚀的材料来选择这两个分开的刻蚀步骤。
根据至少一些实施示例，第一沟槽和第三沟槽可以在与半完成的半导体器件的主表面垂直的方向上彼此对准。
根据至少一些实施示例，刻蚀第三沟槽可以包括重新打开第一沟槽。例如在制造工艺的FEOL阶段期间，第一沟槽可能被一些先前施加的钝化材料和/或沟槽填充材料所闭合、阻塞或填充。由于闭合或填充第一沟槽的该“插塞”的材料相对于在BEOL阶段期间执行的刻蚀步骤的兼容性或刻蚀性，该插塞可以通过在BEOL阶段期间执行的子工艺的刻蚀步骤来去除。插塞的部分可能在浅沟槽隔离(STI)子工艺期间已形成。通常，必需在重新打开之前执行形成沟槽以到达第一沟槽的“插塞”的附加步骤。作为备选方案，可以在已刻蚀第三沟槽并且已到达将第三沟槽与第一沟槽分离的层之后，在BEOL阶段期间执行另一刻蚀步骤。该分离层然后可以通过该另一刻蚀步骤来刻蚀。该方法可以进一步包括并行地钝化第一沟槽的侧壁和第三沟槽的侧壁的步骤。作为备选，第一沟槽可以在其侧壁处已经包括钝化层。在这种情况下，可以执行与已经存在的第一沟槽的钝化连接的第三沟槽的钝化，以便提供连续的钝化。
根据至少一些实施示例，使第一沟槽的侧壁钝化或绝缘可以使得第一沟槽在第一沟槽的表面近端处被闭合。作为结果，可以在第一沟槽内形成空隙或空条。例如，由于第二沟槽的更大的沟槽宽度，当使侧壁钝化或绝缘时，可能并不会使第二沟槽被闭合。
根据至少一些实施示例，该方法可以进一步包括在后端工艺线工艺期间执行半完成的半导体器件的结构的释放刻蚀。在释放刻蚀期间可以重新打开第一沟槽。释放刻蚀是一种通过刻蚀掉牺牲层从下覆衬底(或层)释放功能元件(通常为可移动或可变形元件，诸如薄膜、悬臂、块等)的工艺。有时，释放刻蚀可以附加地指代在横向上围绕功能元件或覆盖功能元件的牺牲材料的去除。通过将第一沟槽的重新打开与释放刻蚀进行组合，可以重新使用和利用无论如何都要执行的工艺步骤，用于借助于去耦合沟槽提供机械去耦合的目的，使得没有由于重新打开第一沟槽引起的附加成本或者仅少量附加成本。然而，应注意到，对第一沟槽进行重新打开至少在一些实施示例中是可任选的，所以第一沟槽可能保持闭合，特别是如果第一沟槽围成空隙或空条，亦是如此。
根据至少一些实施示例，第二沟槽可以比第一沟槽更宽。在并行地使第一沟槽和第二沟槽钝化/绝缘的步骤期间，该事实可以导致第一沟槽的侧壁(以及可能的底部)被覆盖有钝化和/或绝缘材料。
根据至少一些实施示例，该方法可以进一步包括威尼斯工艺，用以形成在第一区域之下的空腔，从而在与半完成的半导体器件的主表面垂直的方向上提供第一区域的机械去耦合。该空腔可以在半完成的半导体器件内的一定深度处基本平行于所述主表面而延伸。第一沟槽可以至少延伸到该空腔的深度并且可以与该空腔合并。该空腔可以包括平行于主表面而延伸的多个管。备选地，空腔可以具有平坦或板状形状。威尼斯工艺可以以在空腔内保留一个或多个柱的方式调整。这些柱可以提供对于第一区域的支撑。
根据至少一些实施示例，第一沟槽和第二沟槽可以在半完成的半导体器件的前端工艺线部分中形成，并且该方法可以进一步包括在使第一沟槽的侧壁钝化或绝缘之后利用填充材料填充至少第一沟槽的子工艺的步骤。稍后，可以通过刻蚀填充材料、第一沟槽的侧壁的钝化材料和/或第一沟槽的侧壁的绝缘材料，至少部分地清除第一沟槽。
图3示出根据所提出的方法的另一实施示例的示意流程图。该方法包括在衬底布置中并行地刻蚀第一沟槽和第二沟槽的步骤或子工艺304。第二沟槽可以具有比第一沟槽更大的宽度。衬底布置可以包括基础衬底(“体”)和可能的一个或多个附加层，诸如上述n掺杂掩埋层nBL和外延层。该衬底可以被视为用作用于执行下列工艺步骤的基础的实体。
该方法可以进一步包括在第一沟槽的侧壁和第二沟槽的侧壁处沉积第一材料的步骤或子工艺305。通常，材料在沉积期间在第一沟槽的开口附近局部地生长在一起，并且因而使第一沟槽闭合并且在第一沟槽内留下空隙或空条。然而，由于第二沟槽的更大宽度，在材料的沉积期间第二沟槽并不被闭合。第二沟槽通常为旨在用于除了机械去耦合外的其它目的的标准沟槽。出于此原因，通常期望在侧壁的整个钝化/绝缘步骤期间保持第二沟槽开放。注意，通常第一沟槽和第二沟槽的底部也被钝化/绝缘材料覆盖。取决于第二沟槽的预期功能，可以通过刻蚀(例如各向异性刻蚀、干法刻蚀等)从第二沟槽的底部去除钝化/绝缘材料。
在步骤或子工艺315期间，第二沟槽可以被填充有第二材料。第一沟槽没有被填充有所述第二材料，因为第一沟槽之前已经通过第一材料被闭合。第二材料例如可以是多晶硅(poly-Si)。
在图3中示意性描述的方法可以包括如上面结合图2所述的其它步骤或细节。
图4至图7示出作为包括EPI-Si薄膜的半导体器件的示意横截面的制造工艺的若干阶段。
图4示出在执行了沟槽模块104的刻蚀步骤之后的半完成的半导体器件的示意横截面。半完成的半导体器件包括衬底布置，衬底布置本身包括下列层：体衬底420、n+掩埋层(nBL)422、外延层424、氧化硅层426、焊盘氮化物层428和硼硅玻璃(BSG)的第二层429。在该实施示例中，体衬底420是p掺杂的。nBL 422是强n掺杂的并且因此具有高导电性。外延层424是具有适中掺杂浓度的n掺杂的并且因此呈现典型的半导体行为。层426和429用作电绝缘。焊盘氮化物层428也用作电绝缘。
外延层424包括可以在后续处理模块中用作用于p沟道场效应晶体管的p掺杂阱等的反向掺杂部分434。也提供n沉降435以便向nBL422提供电接触。
在nBL 422的部分和外延层424的部分444之间形成空腔442。部分444将用作最终半导体器件的薄膜。在压力传感器的示例情况中，空腔442可以用作具有可变间隙宽度的电容器的间隙，其中间隙宽度是周围压力与空腔442内的压力之间的压力差的函数。其它传感器类型可以利用不同的物理效应。空腔442可以已经通过去除牺牲材料而创建。在横向上界定并密封空腔442的牺牲材料的剩余物456在图4中示意性地绘出。空腔442的“密封”可以包括氧化硅或氮化硅447。
通过先前的刻蚀步骤在衬底布置中已经形成第一沟槽452和第二沟槽454。与第二沟槽454相比，第一沟槽452相对窄并且不太深。对于相同的刻蚀技术，沟槽的宽度也影响在给定时间量内可以达到的深度。在所描绘的示例中，第一沟槽452从BSG层429向下延伸到nBL 422并且甚至延伸到nBL 422中。注意，沟槽452可以围绕未来的EPI-Si薄膜444，使得在图4中可见的两个沟槽横截面可以实际地属于同一沟槽452。第二沟槽454从BSG层429向下延伸到体衬底420，并且可以稍后用作用于体衬底420的电接触。为了给出一些纯示例性尺寸，第一沟槽(MEMS沟槽)452可以为1μm到1.3μm宽，并且其深度可以在7μm和12μm之间。第二沟槽454(SPT9标准沟槽)可以为大致3μm宽并且达到大致20μm的深度。
图5示出了在执行了TEOS填充(原硅酸四乙酯填充)和后续刻蚀等离子体SAC(自对准接触)之后的示意横截面。TEOS填充导致图4中的第一沟槽452和第二沟槽454的侧壁被覆盖有TEOS，该TEOS可以用作钝化和/或绝缘材料。第一沟槽452相对窄，所以在两个相对侧壁处沉积的TEOS 552在第一沟槽452的一些部分中最终生长在一起。然而，在第一沟槽452内的TEOS沉积会导致空隙或空条553的创建。在这里描述的一些实施示例中可能期望该空隙或空条的创建。
第二沟槽454的侧壁也覆盖有TEOS 554。通常，沟槽454的底部也由TEOS覆盖。然而，刻蚀等离子体SAC步骤从沟槽454的底部去除沉积的TEOS，并且也从图5所示结构的上表面，即，从焊盘氮化物层428的上表面，去除沉积的TEOS。也去除BSG层429。在第二沟槽454中保留向下延伸到衬底420的中心孔。
图6示出在执行了另一处理步骤或子工艺之后的通过半完成的半导体器件的示意横截面。已经执行掺杂有硼的多晶硅(poly-Si)的低压化学气相沉积(LPCVP)。另外，poly-Si 654填充第二沟槽454中的孔。图6中的简写“DT”是指“深沟槽”。
在图7中，示意性地示出在执行了刻蚀等离子体凹陷步骤以便去除焊盘氮化物层428和氧化硅层426之后的半完成的半导体器件。刻蚀等离子体凹陷步骤留下n沉降435、p-Epi反向掺杂阱434和外延层424的露出的上表面。
图8示出在执行了浅沟槽隔离(STI)工艺模块之后的示意横截面。因此，对应的工艺阶段可以被称为“STI后模块”。通常执行浅沟槽隔离以便将相邻的器件或接触电隔离。浅沟槽隔离可以基于硅的选择性氧化。STI模块利用氧化物结构854闭合第二沟槽(例如标准SPT9沟槽)。类似地，也利用氧化物结构852覆盖第一沟槽。与氧化物结构854和852的形成基本并行地通过氧化物层826覆盖外延层424的其余上表面。氧化物结构854密封第二沟槽的poly-Si芯体654。由于特定沟槽被STI氧化物闭合，所以可以在稍后时间将执行的远BEOL传感器释放刻蚀工艺模块期间对第一沟槽452内的空隙进行重新打开。
图9示意性地示出用于包括外延硅薄膜(EPI-Si-薄膜)444的SPT9P压力传感器的第一方案。薄膜444与空腔442相邻并且在与传感器开口961相对的侧处。传感器开口961与空腔442之间的压力差使得薄膜444变形特定量，该特定量改变空腔442的间隙宽度。空腔442的间隙宽度的改变可以经由测量薄膜444与nBL 422之间的电容来检测和评估。应注意，压力传感器的示例仅用作示例，并且备选的传感器、致动器、电子器件、微机械器件等可以代替压力传感器。实际上，许多MEMS器件、电子器件、微机械器件可以受益于针对例如由封装半导体芯片而引发的机械应力的有效保护。
图9所示的半导体器件进一步包括至少一个电子组件980，诸如MOSFET(金属氧化物半导体场效应晶体管)。此外，半导体器件包括交替的氧化硅(SiO)层和氮化硅(SiN)层的BEOL(后端工艺线)堆叠。BEOL堆叠也包括过孔V1、V2、V3、VE和金属化M1、M2、M3、M4和ME。NiP/Pd/Au Eless焊盘可以被用于借助于例如键合线来电连接半导体器件。酰亚胺层992保护半导体器件。
半导体器件也包括FEOL(前端工艺线)部分。FEOL部分通常可以以PSG(磷硅玻璃)层962和碳化硅(SiC)密封层结束。其它材料也是可以的。
图9示意性地图示了在传感器隔离沟槽内并且具有分离的BEOL开放设计的集成应力去耦合。传感器开口961可以已经借助于BEOL刻蚀和/或传感器释放刻蚀而形成。
图9中的半导体器件包括第一沟槽953和第三沟槽963，这二者都被预期主要用作机械去耦合沟槽。第一沟槽953和第三沟槽963与彼此垂直对准并彼此连接。第一沟槽和第三沟槽的侧壁被覆盖有钝化材料952和962。钝化材料952、962可以已经被并行地沉积在第一沟槽953和第三沟槽963内。备选地，钝化材料952可以例如已经先在FEOL工艺期间沉积，并且钝化材料962可以例如已经稍后在BEOL工艺期间沉积。为了打开第一沟槽953而在第三沟槽963的底部处的开口可以在BEOL工艺期间已经提供。
图9所示的结构通常执行传感器部分与周围衬底和BEOL堆叠的应力去耦合。可以选择薄膜444的尺寸，使得可以实现降低的或去除的断裂风险。通常，去耦合沟槽(第一沟槽和第三沟槽)的设置无附加成本添加，特别是因为该沟槽可以与标准SPT9工艺一起延伸。所提出的机械去耦合沟槽和对应的制造方法与现有制造工艺是高度可兼容的，所以将所提出的方案与所述现有制造工艺集成是容易的。
半导体器件进一步包括填充有钝化/绝缘材料554和poly-Si芯体654的一个或多个第二沟槽。通常可以在FEOL工艺期间并行地刻蚀第一沟槽和第二沟槽。由于第一沟槽953比第二沟槽(这里已经填充有钝化554和poly-Si芯体654)窄得多，所以与针对第一沟槽相比，使用的刻蚀工艺导致第二沟槽的更大的深度。例如，第一沟槽(MEMS沟槽或机械去耦合沟槽)可以具有在1.1μm到1.7μm之间的初始沟槽宽度CD，这可以导致大致7μm到12μm的深度。第二沟槽(标准沟槽)可以具有大致3μm的初始沟槽宽度CD和所得到的大致20μm的深度。
图10示出类似图9的半导体器件的示意横截面。图9和图10所示意性示出的实施之间的差别在于，在图10中示出在传感器隔离沟槽内提供集成应力去耦合的用于SPT9P EPI-Si-薄膜的第二方案。换言之，第一沟槽(多个第一沟槽)953在其上端处被开放至传感器开口1061。在备选实施示例中，第一沟槽(多个第一沟槽)953可以被闭合但仍布置在传感器开口1061之下，该传感器开口1061在这些实施示例中略大于薄膜444。
图11示意性图示了用于具有EPI-Si-薄膜的SPT9P压力传感器的第三方案，根据该方案提供利用压力传感器周围的分离密封环的独立应力去耦合。第一沟槽(多个第一沟槽)1153和第三沟槽(多个第三沟槽)1163具有与图9中的第一沟槽953和第三沟槽963基本相同的结构。第一沟槽(多个第一沟槽)1153和第三沟槽(多个第三沟槽)1163针对包括EPI-Si-薄膜444的半导体器件的部分提供机械去耦合。
除了机械去耦合沟槽1153和1163外，图11中的半导体器件包括具有衬垫1176和芯体1174的专用隔离沟槽1170。衬垫1176的材料可以是氧化物，例如氧化硅。芯体1174的材料可以是多晶硅或真空。隔离沟槽1170位于EPI-Si-薄膜444和机械去耦合沟槽1153之间，但其他布置也可以。
图9至图11有关于包括EPI-Si-薄膜444的压力传感器。接下来将描述的图12至图15有关于包括薄膜1244的压力传感器，该薄膜1244由多晶硅(Poly-Si薄膜)制成并且位于外延层424的上表面上方。Poly-Si薄膜1244由STI结构1248支撑，STI结构1248通常为STI氧化物，其本身被嵌入在p阱1224中，该p阱1224已经通过反向掺杂在n掺杂外延层424中创建。
关于薄膜，在构造薄膜之前，通常首先执行CMOS工艺。通常的尺寸可以为：
–300nm Poly-Si(薄膜1244的厚度)
–50nm至100nm空腔高度
–100sqμm至200sqμm一个传感器单元的面积
–传感器由多个传感器单元组成
隔离沟槽不是必需的，但不管怎样都是可以存在的。
图12示意性图示了用于SPT9P薄Poly-Si薄膜(碳传感器)的第一方案。利用在传感器区域周围的TR/WL密封环实现应力去耦合。简写TR涉及制造工艺的所谓“沟槽模块”。简写WL涉及制造工艺的所谓“释放刻蚀模块”。术语“碳传感器”是指碳被用作外延层424与poly-Si薄膜1244之间的牺牲材料。在释放刻蚀步骤期间，例如通过刻蚀和/或热燃烧，去除碳层。
根据图12的实施示例通常可以提供有效的应力去耦合、降低的或去除的断裂风险以及无附加成本添加，因为沟槽可以与标准工艺例如SPT9工艺一起延伸。通常，通过仅修改对应的光刻掩膜并且通过在光刻掩膜中包括去耦合沟槽，可以使用现有工艺步骤和子工艺用于机械去耦合沟槽的创建。在光刻掩膜中限定的去耦合沟槽的沟槽宽度可以不同于用于其它目的的沟槽的沟槽宽度，该其它目的诸如用于衬底的电接触或电隔离。
在图12中，第一沟槽953和第三沟槽963大部分类似于图9中的第一沟槽和第三沟槽，其中区别在于，在图12中沟槽953、963向下延伸到nBL 422中，而在图9中第一沟槽已经在nBL 422和外延层424之间的界面处结束。这可能是由于如下事实：在根据图12的实施示例中，外延层比在图9中的实施示例中更薄。
图13示出与图12的半导体器件类似的半导体器件的示意横截面。因而，图13图示了用于SPT9P薄Poly-Si薄膜(碳传感器)的第二方案：利用在威尼斯顶部上的传感器区域周围的TR/WL密封环(掩埋管/局部SOI)来实现应力去耦合。
除了图12所示的元件外，图13所示的半导体器件包括多个掩埋氧化物管1351。掩埋氧化物管1351与各个层之间的界面以及半导体器件的主表面基本平行地延伸。掩埋氧化物管1351位于nBL 422正上方的外延层424内。
掩埋氧化物管可以借助于威尼斯工艺得到，该威尼斯工艺类似于或者有关于空上硅(SON，silicon-on-nothing)技术。根据技术领域中的一些专家所言，威尼斯工艺和空上硅基本相同。SON源自绝缘体上硅(SOI)技术，该SOI技术被认为是用于金属氧化物半导体(MOS)器件的低功率和高速度应用的最受关注的方法之一。其中代替掩膜氧化物层而形成空区域的空上硅(SON)结构利用由硅表面迁移引起的自组织重结晶。在硅衬底上构图的初始沟槽形状是用以制造SON结构的重要因素。当在脱氧气氛诸如氢气中退火时，沟槽结构转变，从而最小化表面能量。由于表面迁移带来的沟槽转变导致硅中空空间(ESS，empty-space-in-silicon)。SON结构可以通过这种方式由ESS之上的SON层制成。硅中的空空间的形状可以是例如球形的、管状的和板状的。隔离的深沟槽被转变成球形ESS。球形ESS的形成通常开始于深沟槽的顶部拐角和底部拐角处，因为这些区域的曲率半径是最小的。该结果表明，球形ESS的直径变得大于初始沟槽的直径。因而，由于所生长的球形ESS在每个沟槽的底部处的组合，成行紧密布置的沟槽被转变成管状ESS。也可以通过利用这种技术来制造板状ESS。通过以格状布置沟槽，组合在所有沟槽的底部处的球形ESS，并且将它们转变为大的薄板状ESS。也可以利用该技术在硅内创建弯曲的空空间。
在图13中，掩埋管1351并排布置以形成“气垫状”结构。每个管包括由圆柱形侧壁界定的圆柱形中空空间。圆柱形侧壁可以由钝化材料例如氮化硅SiN制成。此外，多个掩埋管可以以平面形状嵌入在氧化硅SiO中。
特别是关于从下方被耦合到薄膜1244之下的区域中的机械应力，多个掩埋管1351可以提供潜在地更好的应力去耦合。威尼斯技术会使各个半导体器件适当地贵一些，因为需要附加的工艺步骤。然而，电子组件也可以受益于诸如一个或多个掩埋氧化物管之类的威尼斯结构的存在，所以无论如何可能都要花费每晶片的附加成本。
多个掩埋管1351与空腔1245之间的垂直距离例如可以大致为10μm。
图14示出根据用于SPT9P薄Poly-Si薄膜(碳传感器)的第三方案的另一实施示例。这里利用在威尼斯结构的顶部上的传感器区域周围的TR/WL密封环(SON，空上硅)实现应力去耦合。
换言之，威尼斯结构这里包括平坦或平面型空腔1451，如果在衬底内以格状布置多个深孔或沟槽，则该空腔可以通过威尼斯工艺来创建。为了垂直地支撑衬底的承载传感器结构和薄膜1244的区域，可以在空腔1451内提供一个或多个柱或桩1259。
图15类似于图14。同样，在将与周围衬底和BEOL堆叠机械去耦合的传感器区域下方提供板状空腔1551。与图14的差别在于，在图15中不存在设置于板状空腔1551中的桩。相反，在第一沟槽953内提供一个或多个夹1559。
图16示出具有EPI-Si-薄膜444、第一沟槽1653(或若干第一沟槽1653)和第三沟槽1633(或若干第三沟槽1633)的半导体器件的示意横截面。如在前面的图中那样，半导体器件包括上面已经描述的组件，诸如第二沟槽454。在图16中，通过氧化硅1657使第一沟槽1653在顶部闭合。当使第三沟槽1663钝化时，钝化材料962也覆盖第三沟槽1663的底部并且因而覆盖第一沟槽的闭合氧化硅1657。该布置可以使得：可以经由氧化硅1657和钝化材料962将一些机械应力从周围衬底和BEOL堆叠传送到传感器区域。然而，第一沟槽1653和第三沟槽1663通常可以提供足够的机械去耦合，因为第一沟槽和第三沟槽的侧壁可以被变形到沟槽的空腔中，以便至少某种程度上吸收机械应力。根据图16的布置可以比图9的实施示例更容易地制造，其中第一沟槽953和第三沟槽963彼此连接并且可能的是，它们的钝化衬垫在BEOL制造工艺期间被并行地沉积。在根据图16的布置中，第一沟槽1653的钝化不是必需的，因为第一沟槽1653无论如何都要被气密性地密封。第三沟槽1663的钝化可以在BEOL工艺期间执行。
图17示出图16的变体，其中第一沟槽1753和第三沟槽1763相对彼此在横向上偏移。与第一沟槽1753相比，第三沟槽1763相对于传感器结构和薄膜更远，但相反也是可以的。根据图17的布置通常相对容易制造，因为不需要相对高精度地执行第一沟槽1753和第三沟槽1763的垂直对准。
在图18中，省略了第三沟槽，所以仅提供一个或多个第一去耦合沟槽1853，这类似于图16和图17中的闭合的沟槽1653和1753。
图19与图18相反：半导体器件仅包括BEOL堆叠中的去耦合沟槽1963或若干去耦合沟槽1963，同时省略第一沟槽。注意，在图19中，根据权利要求的用语，可以将BEOL中的去耦合沟槽1963视为“第一沟槽”。传感器开口961可以被视为权利要求的用语中的“第二沟槽”。这意味着对应的方法可以包括在半完成的半导体器件中并行地刻蚀第一沟槽1963(BEOL堆叠中的去耦合沟槽)和第二沟槽961(传感器开口)。第一沟槽1663为最终半导体器件的第一区域(其中：薄膜444)与其第二区域(BEOL堆叠的周围区域)之间的机械去耦合沟槽。该方法可以进一步包括并行地使第一沟槽1963的侧壁和第二沟槽961的侧壁钝化或绝缘。如图19中可见，钝化材料962覆盖去耦合沟槽1963(“第一沟槽”)和传感器开口961(“第二沟槽”)二者的侧壁。在后端工艺线工艺期间执行并行刻蚀和并行钝化的动作，使得在半完成的半导体器件的后端工艺线部分中形成第一沟槽和第二沟槽。
图20、图21和图22示出BEOL工艺的连续阶段。在图20中，已经创建各种BEOL层，包括金属化M1、M2、M3、M4、ME以及过孔V1、V2、V3、VE。在半导体器件的FEOL部分中，第一沟槽953已经存在。
图21示出在刻蚀了去耦合沟槽963(“第三沟槽”)和传感器开口961之后的示意横截面。一旦刻蚀工艺到达PSG层962的底部，刻蚀第三沟槽963也使第一沟槽953开放。在薄膜444的上表面处提供刻蚀停止层2144，使得薄膜444不被刻蚀。在备选实施例中，可以使用选择性刻蚀工艺，其在氧化硅和氮化硅中比在硅中具有显著更高的刻蚀速率。薄膜444通常由硅制成。第一沟槽953被加衬有氧化硅或类似材料，即钝化和/或绝缘材料。在第一沟槽953被附加地填充有例如多晶硅的情况下，在刻蚀工艺期间该填充材料也被去除以留下开放的空隙或空腔。
图22示出在第一沟槽953、第三沟槽963(去耦合沟槽的BEOL部分)和传感器开口961中并行地沉积钝化材料962之后的BEOL工艺的另一阶段。
图23至图25示出FEOL制造工艺的不同阶段。图23示出在衬底布置中并行地刻蚀第一沟槽452和第二沟槽454之后的半完成的半导体器件的示意横截面。第一沟槽452相对窄并因此仅到达大致与nBL 922和外延层924之间的界面对应的深度。然而，可以根据目前什么适合于半导体器件，来调整第一沟槽452的宽度和/或深度。
在图24中，在第一沟槽452的侧壁处已经沉积钝化和/或绝缘材料552。在同一沉积工艺期间，已经在第二沟槽454的侧壁处沉积相同的钝化和/或绝缘材料554。由于沉积工艺和材料的性质，钝化和/或绝缘材料552和554往往在第一沟槽452和第二沟槽454的开口附近生长在一起。由于第一沟槽452相对窄，所以该效果导致钝化和/或绝缘材料552使第一沟槽闭合并且在第一沟槽内留下空隙或空条。
图25示出在执行了多晶硅沉积工艺和构造了沉积的多晶硅之后的半完成的半导体器件。作为结果，在第二沟槽中留下了沉积的多晶硅654。多晶硅并未沉积在第一沟槽452中，因为第一沟槽452由于之前的绝缘/钝化材料沉积而闭合。
图26示出根据这里描述的方面的修改模块105与制造工艺的标准模块104之间的比较。标准模块104是标准沟槽模块，其通常在FEOL阶段期间被执行以钻蚀标准沟槽、填充标准沟槽和调节用于后续工艺步骤的半完成的半导体器件的表面。标准工艺也被称为“工艺记录”(POR，process of record)。根据POR，标准沟槽模块104包括以下步骤或子工艺：沟槽刻蚀，TEOS填充(原硅酸四乙酯填充)、TEOS间隔物刻蚀、Poly-Si填充和Poly-Si CMP(化学机械抛光)。根据该实施示例，TEOS被用作钝化/绝缘材料。TEOS间隔物刻蚀通常仅在标准沟槽的侧壁上留下TEOS，并去除包括标准沟槽的底部的其它地方的TEOS。化学机械抛光步骤使半完成的半导体器件的表面处于适合执行诸如例如BCD模块107(参见图1)的任何后续制造步骤的条件中。
图26的下部部分示出修改模块104(或模块104的修改)，以便重新使用所述模块104用于去耦合沟槽的并行同时创建。
在本发明的至少一些实施示例所基于的SPT9P BCD FEOL工艺中可用下面的工艺模块或工艺组：
SPT9标准沟槽(例如在之前的描述和对应附图中的沟槽454)通常具有例如3μm的沟槽宽度CD和例如20μm的深度。标准沟槽通过氧化物隔离、在中心填充有多晶硅并且由STI氧化物覆盖。
该标准沟槽模块可以被重新使用用于根据不同方案来形成去耦合沟槽，其中的四个方案列出如下：
a)源自沟槽模块(借助于从3μm到1.7μm……1.1μm的CD减小)：MEMS沟槽(即，机械去耦合沟槽)。MEMS沟槽例如为7μm……12μm深。侧壁通过TEOS氧化硅被隔离。MEMS沟槽是未填充的(无多晶硅)，因为在氧化物填充工艺期间沟槽在顶部边缘处被闭合并且因此完全地或至少充分地防止后续的多晶硅填充工艺。MEMS沟槽被覆盖有STI氧化物；以此方式形成被覆盖的内部中空沟槽。
b)在压力传感器模块中的SPT9标准沟槽(多晶硅刻蚀或单边氧化物刻蚀(优选的)；二者都是湿法刻蚀工艺)的部分清除或未填充。与传感器闭合一起完成闭合。方案b)在图27中被以框图形式示意性图示。在图27中图示了关于传感器模块中的变化以打开(“钻蚀”)标准沟槽的细节。工艺记录(“POR”)包括传感器模块。为了使工艺记录适用于所提出的去耦合沟槽的创建，添加附加步骤，即打开标准沟槽。以此方式，创建具有垂直空隙的标准沟槽。
c)在传感器释放刻蚀之后的SPT9标准沟槽(多晶硅刻蚀或单边氧化物刻蚀(优选的)；二者都是湿法刻蚀工艺)的部分清除或未填充；利用传感器释放钝化的钝化。该方案仅在压力传感器释放模块之后执行。图28以框图形式示意性地图示方案c)和传感器释放模块的改变以打开(“钻蚀”)标准沟槽的细节。工艺记录包括标准传感器释放模块。根据方案c)，在标准传感器释放模块之后执行附加步骤。附加步骤包括对标准沟槽的打开使得创建具有垂直空隙的标准沟槽。
d)在传感器释放刻蚀之后对MEMS沟槽的打开；利用传感器释放钝化的钝化。图29以框图形式示意性图示了方案d)。附加步骤是打开MEMS沟槽(“第一沟槽”或去耦合沟槽)。作为结果，打开了具有预先存在的垂直空隙的MEMS沟槽。使STI/TEOS密封向上开放以到达预先存在的空隙。
因而，可以获得一个去耦合沟槽或连续去耦合沟槽在衬底中的创建。对于方案a)，基本不出现附加制造成本。对于方案b)、c)和d)，通常不引起附加制造成本或仅引起少量附加制造成本。
在本发明的至少一些实施示例所基于的压力传感器释放制造模块中可用下列工艺模块或工艺组，特别是通过整个BEOL的利用传感器多晶硅上的刻蚀停止的传感器释放刻蚀，以及从刻蚀暴露的结构的侧壁和底部的后续钝化(氮化物20μm……200μm)。
作为结果，使得在基本无额外成本的情况下在BEOL中创建钝化的去耦合沟槽成为可能。关于BEOL层的膜应力，可以获得特别是在参考单元(在其薄层上具有BEOL膜堆叠)处的去耦合，但也可以获得在传感器单元(其中BEOL膜堆叠留在传感器边缘上)处的去耦合。
除了上述BCD/传感器有关模块之外，下列用于应力去耦合的附加模块也是可用的，尤其是在整个传感器区域之下的EPI沉积(7μm厚度)之前对威尼斯薄层的创建。
因而，在使用附加威尼斯模块的BCD处理之前对水平衬底去耦合薄层的创建是可能的(可能出现额外成本)。
上述方案a)-d)可以被进一步组合如下：
方案a)和b)也可以与BEOL去耦合沟槽组合(对准或稍微偏移)。以此方式，在衬底和BEOL之间将保持桥接(STI和钝化)。
方案c)和d)实际上表示衬底和BEOL沟槽的组合。在这些情况下，在BEOL与衬底之间没有保持桥接。这可能在技术上稍微更强大些，特别是钝化。注意，方案c)已经对应于FEOL(衬底)和BEOL沟槽的组合，因为在这一变体中，SPT9标准沟槽排空(清除或未填充)仅发生在BEOL传感器释放开口(＝压力传感器释放模块)之后。因此，默认地存在连续的FEOL+BEOL沟槽，并且无论如何必需将沟槽打开。
所有方案a)至d)以及具有BEOL沟槽的a)和b)可以与威尼斯薄层组合。通常，必需在侧部处保持悬置点。所有方案可以单独被使用，即无需组合。
尽管已经在装置的上下文中描述了一些方面，但应清楚的是，这些方面也表示对应方法的描述，其中模块或器件对应于方法步骤或方法步骤的特征。类似地，在方法步骤的上下文中描述的方面也表示对应装置的对应模块或项或特征的描述。方法步骤中的一些或全部可以通过(或使用)硬件装置来执行，硬件装置例如像微处理器、可编程计算机或电子电路。在一些实施例中，可以通过这样的装置来执行最重要的方法步骤中的某个或某多个。
上述实施例仅用于说明本发明的原理。应理解到，这里描述的布置和细节的修改和变体对于本领域技术人员将是显而易见的。因此其旨在仅通过随附专利权利要求的范围进行限制，而并不由通过这里的实施例的描述和说明的方式呈现的特定细节限制。

Claims (10)

1.一种用于制造半导体器件的方法，包括：
在半完成的半导体器件中并行地刻蚀第一沟槽和第二沟槽，其中所述第一沟槽为最终半导体器件的第一区域和其第二区域之间的机械去耦合沟槽；以及
并行地钝化所述第一沟槽的侧壁和所述第二沟槽的侧壁，
其中并行地刻蚀和并行地钝化的动作在前端工艺线工艺或后端工艺线工艺期间执行，其中在所述前端工艺线工艺的情况下，在所述半完成的半导体器件的前端工艺线部分中形成所述第一沟槽和所述第二沟槽，并且在所述后端工艺线工艺的情况下，在所述半完成的半导体器件的后端工艺线部分中形成所述第一沟槽和所述第二沟槽，
其中所述方法进一步包括：在所述半完成的半导体器件中刻蚀第三沟槽，其中所述第三沟槽为在所述后端工艺线部分中的所述半完成的半导体器件的所述第一区域和所述第二区域之间的另一机械去耦合沟槽，并且其中所述第一沟槽和所述第二沟槽形成在所述前端工艺线部分中，
其中所述第一沟槽和所述第三沟槽在与所述半完成的半导体器件的主表面垂直的方向上彼此对准，以及
其中刻蚀所述第三沟槽包括重新打开所述第一沟槽，并且其中所述方法进一步包括：并行地钝化所述第一沟槽的侧壁和所述第三沟槽的侧壁。
2.根据权利要求1所述的方法，其中所述第二沟槽比所述第一沟槽更宽。
3.根据权利要求1所述的方法，其中在所述半完成的半导体器件的前端工艺线部分中形成所述第一沟槽和所述第二沟槽，并且所述方法进一步包括：
在使所述第一沟槽的侧壁钝化或绝缘之后，利用填充材料填充至少所述第一沟槽；以及
通过刻蚀所述填充材料、所述第一沟槽的侧壁的钝化材料以及所述第一沟槽的侧壁的绝缘材料中的至少一个，来至少部分地清除所述第一沟槽。
4.一种用于制造半导体器件的方法，包括：
在半完成的半导体器件中并行地刻蚀第一沟槽和第二沟槽，其中所述第一沟槽为最终半导体器件的第一区域和其第二区域之间的机械去耦合沟槽；以及
并行地钝化所述第一沟槽的侧壁和所述第二沟槽的侧壁，
其中使所述第一沟槽的侧壁钝化或绝缘引起所述第一沟槽在所述第一沟槽的表面近端处被闭合，并且因而引起在所述第一沟槽内形成空隙或空条，而当使所述侧壁钝化或绝缘时所述第二沟槽未被闭合，以及
其中所述方法进一步包括：
在后端工艺线工艺期间，执行所述半完成的半导体器件的结构的释放刻蚀；以及
在所述释放刻蚀期间重新打开所述第一沟槽。
5.一种用于制造半导体器件的方法，包括：
在半完成的半导体器件中并行地刻蚀第一沟槽和第二沟槽，其中所述第一沟槽为最终半导体器件的第一区域和其第二区域之间的机械去耦合沟槽；
并行地钝化所述第一沟槽的侧壁和所述第二沟槽的侧壁；以及
执行威尼斯工艺，以在所述第一区域下方形成空腔，从而在与所述半完成的半导体器件的主表面垂直的方向上提供所述第一区域的机械去耦合，所述空腔在所述半完成的半导体器件内的一定深度处与所述主表面基本平行地延伸。
6.一种半导体器件，包括：
第一沟槽，被配置用于提供在所述半导体器件的第一区域和第二区域之间的机械去耦合；
第二沟槽；
侧壁涂层，在所述第一沟槽和所述第二沟槽的侧壁处，其中在所述第一沟槽的侧壁处和在所述第二沟槽的侧壁处的所述侧壁涂层具有相同材料；以及
在所述半导体器件中的第三沟槽，
其中所述第一沟槽和所述第二沟槽都形成在所述半导体器件的前端工艺线部分中或都形成在所述半导体器件的后端工艺线部分中，
其中所述第三沟槽是在所述后端工艺线部分中的所述半导体器件的所述第一区域和所述第二区域之间的另一机械去耦合沟槽，并且其中所述第一沟槽和所述第二沟槽形成在所述前端工艺线部分中，
其中所述第一沟槽和所述第二沟槽在与所述半导体器件的主表面垂直的方向上彼此对准，以及
其中所述第一沟槽和所述第三沟槽彼此连接，并且其中所述第一沟槽的侧壁涂层与所述第三沟槽的侧壁涂层邻接。
7.根据权利要求6所述的半导体器件，其中所述第一沟槽的侧壁涂层在所述第一沟槽的开口附近转变成沟槽闭合结构，所述第一沟槽因而围成空隙或空条。
8.根据权利要求6所述的半导体器件，其中所述第二沟槽比所述第一沟槽更宽。
9.根据权利要求6所述的半导体器件，进一步包括：
威尼斯工艺空腔，在所述第一区域下方，以在与所述半导体器件的主表面垂直的方向上提供所述第一区域的机械去耦合，所述空腔在所述半导体器件内的一定深度处与所述主表面基本平行地延伸。
10.一种半导体器件，包括：
前端工艺线部分；
后端工艺线部分；
前端工艺线沟槽，被形成在所述前端工艺线部分中，并且被配置用于将所述半导体器件的第一区域与所述半导体器件的第二区域机械去耦合；
后端工艺线沟槽，被形成在所述后端工艺线部分中，并且被配置用于将所述第一区域与所述第二区域机械去耦合，其中所述后端工艺线沟槽相对于所述前端工艺线沟槽在横向上偏移，使得所述前端工艺线沟槽的占用区域不与所述后端工艺线沟槽的占用区域重叠。
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