CN103022132A - 具有半导体通孔的半导体器件 - Google Patents

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Abstract

本发明涉及具有半导体通孔的半导体器件。一种半导体器件包括：半导体基底，具有第一表面和第二表面；至少一个电极，布置在从所述第一表面延伸至所述半导体基底中的至少一个沟槽中；以及半导体通孔，沿所述半导体基底的垂直方向在所述半导体基底内延伸至所述第二表面。所述半导体通孔通过通孔绝缘层与所述半导体基底电气绝缘。所述至少一个电极沿所述半导体基底的第一横向方向延伸通过所述通孔绝缘层并电气连接至所述半导体通孔。

Description

具有半导体通孔的半导体器件
技术领域
本发明的实施例涉及一种半导体器件，具体涉及一种沟槽晶体管器件以及一种用于产生沟槽晶体管器件的方法。
背景技术
沟槽晶体管器件，诸如沟槽MOSFET（金属氧化物半导体场效应晶体管）或沟槽IGBT（绝缘栅双极晶体管），是包括具有第一和第二表面的半导体基底（body）的垂直晶体管器件，其中集成了至少一个源极区、至少一个基底区、漂移区和漏极区。在IGBT中，源极和漏极区也被称作发射极区，而基底区和漂移区也被称作基极区。
通常，源极区和基底区集成在第一表面的区中，而漏极区集成在第二表面的区中并通过漂移区而与基底区分离。用于接通和关断组件的至少一个栅电极布置在第一表面的区中的半导体基底的沟槽中。源极区通过源电极而电气接触，该源电极通常布置在第一表面之上并与栅极端子（栅极焊盘）电气绝缘，其中该栅极端子（栅极焊盘）接触栅电极。漏极区通过漏电极而电气接触，该漏电极通常布置在第二表面之上。
这种垂直晶体管组件可以安装在载体上，其中垂直晶体管组件的第二表面面向该载体。在这种布置中，载体可以用作晶体管组件的漏极端子并可以进一步用作用于耗散半导体基底中生成的热量的冷却元件。当垂直晶体管元件作为开关而操作时，主要在其有源区（例如，基底区和漂移区）中生成热量。由于这些有源区被布置为与第一表面接近，而冷却元件布置在第二表面上，因此从在pn结与第二表面之间布置的半导体基底的这些区产生相对高的热阻。可以通过将冷却元件布置在第一表面上来减小热阻。然而，这种冷却元件将使均布置在第一表面处的栅极和源电极短路。
因此，需要一种在耗散来自半导体组件的热量方面具有更好属性的半导体器件。
发明内容
第一实施例涉及一种半导体器件。所述半导体器件包括：半导体基底，具有第一表面和第二表面；至少一个电极，布置在从所述第一表面延伸至所述半导体基底中的至少一个沟槽中；以及至少一个半导体通孔。所述至少一个半导体通孔沿所述半导体基底的垂直方向在所述半导体基底内延伸至所述第二表面，并通过通孔绝缘层与所述半导体基底电气绝缘。所述至少一个电极沿所述半导体基底的第一横向方向延伸通过所述通孔绝缘层，并电气连接至所述至少一个半导体通孔。
第二实施例涉及一种用于产生半导体器件的方法。所述方法包括：提供具有第一表面、第二表面和半导体通孔的半导体基底，所述半导体通孔沿所述半导体基底的垂直方向在所述半导体基底内延伸至所述第二表面并通过通孔绝缘层与所述半导体基底绝缘。所述方法还包括：蚀刻从所述第一表面延伸至所述半导体基底中的至少一个第一沟槽，其中沟槽沿所述半导体基底的第一横向方向延伸通过所述通孔绝缘层至所述半导体通孔中；在至少一个沟槽中形成至少一个电极，使得所述至少一个电极与所述半导体基底的半导体区介电绝缘并电气连接至所述半导体通孔。此外，在所述第二表面上的所述半导体通孔上形成接触电极。
本领域技术人员将在阅读以下具体实施方式并查看附图后认识到附加的特征和优势。
附图说明
现在将参照附图来说明示例。附图用于示出基本原理，从而仅示出对理解基本原理所必需的方面。附图未按比例绘制。在附图中，相同参考标记表示相似特征。
图1，包括图1A和1B，示出了包括半导体通孔的沟槽晶体管器件的第一实施例。
图2示出了根据一个实施例的图1A和1B的晶体管器件的垂直横截面视图。
图3示出了根据第一实施例的图1A和1B的晶体管器件的水平横截面视图。
图4示出了根据第二实施例的图1A和1B的晶体管器件的水平横截面视图。
图5示出了根据第三实施例的图1A和1B的晶体管器件的水平横截面视图。
图6示出了根据第四实施例的图1A和1B的晶体管器件的水平横截面视图。
图7，包括图7A至7C，示出了具有半导体通孔的晶体管器件的另一实施例。
图8，包括图8A至8C，示出了根据第一实施例的用于产生垂直晶体管器件的方法。
图9，包括图9A至9C，示出了用于产生半导体通孔和包围该半导体通孔的通孔绝缘层的方法的实施例。
图10，包括图10A至10B，示出了根据第一和第二实施例的半导体通孔的水平横截面视图。
图11示出了根据另一实施例的半导体通孔的水平横截面视图。
图12，包括图12A至12I，示出了用于产生垂直晶体管器件的方法的第二实施例。
图13，包括图13A和13B，示出了根据图12A至12I的方法的其他方法步骤。
图14，包括图14A至14J，示出了用于产生垂直晶体管器件的方法。
图15示出了根据另一实施例的晶体管的垂直横截面视图。
图16示出了包括沟槽电极和半导体通孔的半导体器件的垂直横截面视图。
具体实施方式
图1A和1B示意性地示出了垂直晶体管器件（具体地，沟槽晶体管器件）的第一实施例。晶体管器件包括具有第一表面101和第二表面102的半导体基底100。图1A和1B中的每一个示出了半导体基底100的垂直横截面视图，其中图1A在第一垂直截面A-A中示出了半导体基底100而图1B在第二垂直截面B-B中示出了垂直横截面视图。这些垂直截面A-A、B-B与半导体基底100的第一和第二表面101、102垂直地延伸。图1A和1B中的每一个仅示出了半导体基底100的部分。
参照图1A，半导体器件包括半导体通孔4，半导体通孔4在半导体基底100内沿半导体基底100的垂直方向延伸至第二表面102。半导体基底100的“垂直方向”是与第一和第二表面101、102垂直的方向。半导体通孔4通过通孔绝缘层5与周围的半导体基底100电气绝缘。通孔绝缘层5包括例如传统电气或介电绝缘材料，诸如氧化物、氮化物等。通孔绝缘层5还可以被实现为包括多个不同电气绝缘层的复合层。
半导体通孔4电气连接至半导体基底100的第二表面102的区中的栅连接电极33。栅连接电极33形成栅极端子G，或电气连接至晶体管器件的栅极端子G。半导体通孔4将栅极端子G电气连接至晶体管器件的栅电极21。
栅电极21至少部分地布置在沟槽中，该沟槽沿半导体基底100的垂直方向从第一表面101延伸。该沟槽以及因此栅电极21具有纵向方向，其中图1A示出了沿纵向方向的垂直横截面视图而图1B在与纵向方向垂直的截面中示出了垂直横截面视图。参照图1A，具有栅电极21的沟槽沿半导体基底100的第一横向方向延伸通过通孔绝缘层5至半导体通孔4中。栅电极21邻接半导体通孔4以便电气连接至半导体通孔4。栅电极21可以包括传统栅电极材料，诸如金属或多晶半导体材料，诸如多晶硅。
栅电极21通过栅极电介质22与半导体基底100介电绝缘。栅极电介质22可以包括传统栅极电介质材料，诸如热生长或沉积的氧化物。
在图1A所示的实施例中，栅电极21在实现其所在的沟槽的底部和侧壁处邻接半导体通孔4。然而，这仅是示例。根据另一实施例（未示出），栅电极21仅在沟槽的侧壁处或在沟槽的底部处邻接半导体通孔4。
参照图1B，晶体管器件还包括漂移区11、漏极区12、源极区13和基底区14。源极区13布置在第一表面101的区中并电气连接至布置在第一表面101上的源电极32。漏极区12布置在第二表面102的区中并电气连接至布置在第二表面102上的漏电极31。基底区14邻接源极区13和漂移区11并布置在源极区13与漂移区11之间。漂移区11可以邻接漏极区12（如图所示）。根据另一实施例，与漂移区11相同掺杂类型的场终止区布置在漂移区11与漏极区12之间。例如，各个半导体区的掺杂浓度如下：漂移区11：1014cm-3至1017cm-3；源极区13和漏极区12：1019cm-3至1021cm-3；基底区14：1016cm-3至1018cm-3。
参照图1B，栅电极21从源极区13延伸通过基底区14至漂移区11或者至漂移区11中，并通过栅极电介质22与这些半导体区介电绝缘。被布置在栅电极21之上的绝缘层23将栅电极21与源电极32分离。源电极32还电气连接至基底区14。对此，基底区14可以包括延伸至第一表面101的基底区部分。这是在图1B的左部分中示出的。根据其他实施例，源电极32包括延伸通过源极区13至基底区14中的电极部分32’。这是在图1B的右部分中示出的。
参照图1A，半导体基底100包括晶体管单元区103和栅极连接区104。在晶体管单元区103中，布置了至少一个晶体管单元。一个晶体管单元包括纵向栅电极21和在纵向栅电极21的两侧布置的源极区和基底区13、14。图1B示出了经过一个晶体管单元的垂直横截面（关于这一点，如图1B所示的布置还可以被视为包括两个晶体管单元）。
栅极连接区104包括半导体通孔4、通孔绝缘层5、以及栅电极21的从晶体管单元区103延伸至半导体通孔4或者至半导体通孔4中的部分。尽管在图1A所示的实施例中栅电极21延伸至半导体通孔4中，但是栅电极21仅延伸通过通孔绝缘层5至半导体通孔4也将是足够的。
参照图2——图2在布置在连接区104中且与栅电极21的纵向方向垂直地延伸的垂直截面C-C中示出了半导体基底100的垂直横截面视图，可以在半导体通孔4与晶体管单元区103之间的连接区104中省略源极区和基底区。
晶体管单元区103和半导体通孔4的多个不同实施方式是可能的。出于说明目的，参照图3至6来说明四个不同实施方式。这些图中的每一个在图1A和1B所示的水平截面D-D中示出了半导体基底100的水平横截面视图。
参照图3，在晶体管单元区103中仅布置了一个晶体管单元，该一个晶体管单元的栅电极21布置在一个沟槽中。
参照图4，在晶体管单元区103中布置了多个晶体管单元，其中这些晶体管单元中的每一个包括布置在纵向沟槽中的栅电极21的一个部分。栅电极21的这些部分中的每一个沿第一横向方向延伸通过通孔绝缘层5至半导体通孔4中，电气连接至半导体通孔4，并通过半导体通孔4电气连接至栅极端子G。由于半导体通孔4将栅电极21的每个部分电气连接至栅极端子G，因此不需要将栅电极21的各个部分彼此电气连接的连接。
实现具有纵向栅电极或纵向栅电极部分的各个晶体管单元仅是示例。根据图5所示的另一实施例，栅电极21是格栅形的，并具有延伸通过通孔绝缘层5至半导体通孔4中的部分。在图5所示的实施例中，栅电极21的格栅是矩形格栅。然而，这仅是示例。栅电极21还可以利用任何其他类型的格栅（诸如，六边形格栅）而实现。
在根据图3至5的晶体管器件中，示出了栅电极21的部分或栅电极21的仅一个横向端。在相对横向端上，可以布置与栅电极21的部分或栅电极21的横向端相连接的另一半导体通孔5，使得在这种情况下晶体管器件包括两个半导体通孔4。这两个半导体通孔4电气连接至公共栅极端子G。然而，还可以仅在栅电极21的一个横向端处提供半导体通孔。
参照图6所示的另一实施例，半导体通孔4包围晶体管单元区103，并在栅电极21的这些纵向部分的两个横向端处均电气连接至栅电极21的部分。图6以与图3至5所示的水平横截面视图相比更小的比例示意性地示出了晶体管器件的水平横截面视图。在图6中将栅极电介质22和通孔绝缘层5示作粗线。
图7A至7C示出了根据另一实施例的沟槽晶体管器件的垂直横截面视图。图7A在第一垂直截面A-A中示出了晶体管器件，图7B在第二垂直截面B-B中示出了晶体管器件，而图7C在第三垂直截面C-C中示出了晶体管器件。这些截面A-A、B-B、C-C与参照图1A、1B和2说明的截面相对应。
参照图7A和1B，晶体管器件包括布置在与栅电极21相同的至少一个沟槽中且在栅电极21之下的场电极61。基本上，场电极61的几何结构与栅电极21的几何结构相对应，使得根据栅电极21的形式，场电极61可以包括多个纵向场电极部分或者可以具有格栅形几何结构。
场电极61通过场电极电介质62与半导体基底100介电绝缘，并通过另一介电层63与栅电极21介电绝缘。以下，该另一介电层63将被称作电极间电介质63。根据一个实施例，场电极61电气连接至源电极32。对此，场电极61可以包括沿半导体基底100的垂直方向延伸至源电极32且与栅电极21介电绝缘的部分。然而，在图7A至7C中并未明确地示出这些部分。根据另一实施例，省略了电极间电介质63。在这种情况下，场电极61电气连接至栅电极21。参照图7B，场电极电介质62比栅极电介质22更厚。
在图7A所示的实施例中，场电极61仅布置在晶体管单元区103中，因此未沿第一横向方向延伸至半导体通孔4。这也在图7C中示出，图7C示出了栅极连接区104中的晶体管器件的垂直横截面视图。
晶体管器件的操作原理与传统晶体管器件（特别地，传统MOSFET或传统IGBT）的操作原理相对应。由于漏电极31和栅连接电极33布置在半导体基底100的相同表面（即，第二表面102）上，而仅源电极32布置在第一表面101上，因此源电极32可以安装至允许在操作期间高效冷却半导体器件的冷却元件（未示出）。在半导体器件的操作中，在基底区14与接近第一表面101的漂移区11之间的pn结处耗散在晶体管器件中耗散的大多数能量。通过将源电极32安装至冷却元件（未示出），可以从半导体基底100高效地移除在pn结处生成的热量。
晶体管器件可以被实现为任何传统类型的MOSFET或IGBT，其中晶体管器件的类型取决于各个半导体区的掺杂类型。在n型MOSFET中，源极区13、漂移区11和漏极区12是n掺杂的并且基底区11是p掺杂的，而在p型MOSFET中，源极区13、漂移区11和漏极区12是p掺杂的，而基底区14是n掺杂的。在IGBT中，漏极区12的掺杂类型与漂移区11互补。晶体管可以被实现为增强MOSFET。在这种情况下，与源极区13和漂移区11互补地掺杂的基底区14邻接栅极电介质22。晶体管还可以被实现为耗尽晶体管。在这种情况下，与源极区13和漂移区11相同掺杂类型的沟道区在源极区13与漂移区11之间沿栅极电介质22延伸。在图1B和7B中以虚线示出该沟道区15。
图1A和1B以及图7A和7C示意性地示出了晶体管器件的不同实施例。这些图基本上示出了晶体管器件的不同实施例，其中当然，这些图中示出的电极、介电层和半导体区的具体几何结构或尺寸可以变化。特别地，栅电极21和场电极61的具体几何结构可以根据用于产生晶体管器件的具体方法而变化。
图8A至8C示出了用于产生以上说明的晶体管器件的方法的实施例。用于产生在第二表面102上具有漏电极31和栅连接电极33并且具有第一表面101的源电极32的垂直沟槽半导体器件的该方法包括三个主要工艺序列（方法步骤序列）。在图8A至8C中示出了这三个主要工艺序列的结果，图8A至8C中的每一个在与图1A和7A所示的截面A-A相对应的垂直截面中示出了半导体基底100的水平横截面视图。
参照图8A，第一工艺序列包括：在半导体基底100中形成通孔绝缘层5所包围的半导体通孔4。以下参照图9A至9C、10A、10B、11和12来说明用于在半导体基底100中产生半导体通孔4的方法的实施例。参照图8A，可以产生完全延伸通过半导体基底100的半导体通孔4，这意味着在半导体基底100内从第一表面101至第二表面102并且被通孔绝缘层5包围。参照在图8A中以点划线示出的内容，可以产生半导体通孔4，使得其首先仅从第一表面101延伸至半导体基底100中但不完全延伸通过半导体基底100。在制造工艺的该阶段，半导体基底10的第二表面102’尚不是晶体管器件的最终第二表面102。稍后在制造工艺中，在第二表面102’处移除半导体基底100的部分以便在第二表面102处揭开半导体通孔4。该移除工艺可以包括蚀刻工艺和/或抛光工艺，诸如化学抛光工艺、机械抛光工艺或化学机械抛光工艺（CMP）。
例如，通过形成从第一表面101延伸至半导体基底100中的通孔绝缘层5来产生半导体通孔4。通孔绝缘层5将半导体基底100分为半导体通孔4和半导体基底100的其余区，其中在半导体基底100的其余区中，实现晶体管器件的至少一个晶体管单元。
参照图8A，半导体基底100可以包括两个不同掺杂的半导体层，即第一半导体层110和第二半导体层120。第一半导体层110是例如半导体衬底，而第二半导体层120是例如外延层。根据一个实施例，第一半导体层110形成晶体管器件的漏极区12，而在第二半导体层120中实现漂移区11、源极和漏极区13、14和具有栅极电介质22的栅电极21。第二半导体层120的基本掺杂浓度低于第一半导体层110的基本掺杂浓度，而第二半导体层120的在后续工艺步骤中保持基本掺杂浓度的那些区形成晶体管器件的漂移区11。当半导体基底100包括两个不同掺杂的半导体层110、120时，半导体通孔4包括两个不同掺杂的通孔部分，即：第一通孔部分41，与第一表面101相邻并具有与第二层120的掺杂浓度相对应的掺杂浓度；以及第二通孔部分42，最终与第二表面102相邻并连接至栅连接电极33。第二通孔部分42的掺杂浓度与第一层110的掺杂浓度相对应。
参照图8B，第二工艺序列包括：形成栅电极21和栅极电介质22以及具有场电极电介质62和电极间电介质63的可选场电极61。该工艺序列还包括：在栅电极21的顶部上形成使栅电极21与源电极32绝缘的绝缘层23。
参照图8C，第三工艺序列包括：形成源极区和基底区（在图8C中看不到），在第一表面101上形成源电极32，并在第二表面102上形成漏电极31和栅连接电极33。当已经产生不完全延伸通过半导体基底100的半导体通孔4（如图8A中以点划线示出）时，在产生漏电极31和栅连接电极33之前执行移除工艺。在该移除工艺中，移除半导体基底100的部分以便在第二表面102处揭开半导体通孔4。特别地，形成电极（诸如源电极32、栅电极33和漏电极31）可以包括：将中间介电层沉积在半导体基底100的第一和/或第二表面101、102上；在中间介电层中形成延伸通过中间介电层至要通过相应电极而接触的那些区（诸如源极区13、漏极区12和半导体通孔4）的接触孔；以及将填充接触孔的电极材料沉积在中间电介质上以便形成电极。电极材料是例如金属，诸如铜、铝、钨等。然而，在图中，仅示意性地示出了电极31、32、33，从而未示出这些中间电介质。
以下参照图9A至9C来说明用于产生半导体通孔4的方法的一个实施例。
参照图9A，形成从第一表面101延伸至半导体基底100中的环形沟槽130。该沟槽130不完全延伸通过半导体基底100，使得半导体基底100的第二表面102’在制造工艺的该阶段尚不与晶体管器件的半导体基底的最终第二表面102相对应。参照图10A和10B——图10A和10B中的每一个示出了图9A的半导体基底100的水平横截面视图，形成一个环形沟槽130，该环形沟槽130可以具有传统几何结构，诸如矩形几何结构（参见图10A）和椭圆形或圆形几何结构（参见图10B）、六边形几何结构或任何其他多边形几何结构（未示出）。在这些情况下，半导体通孔4基本上具有桩形几何结构。
参照图11所示的其他实施例，形成两个环形沟槽130，其中半导体通孔4是这两个沟槽之间的半导体区并且也具有环形几何结构。
再次参照图9A，可以经由至少一个环形沟槽130将掺杂剂原子注入和/或扩散至半导体基底100中，特别地至邻接半导体通孔4的至少一个沟槽130的侧壁中。这些掺杂剂原子具有与在扩散和/或注入工艺之前形成半导体通孔4的掺杂剂原子相同的传导类型。在图9A中，参考标记41表示沿通过可选的扩散和/或注入工艺而形成的至少一个沟槽130的侧壁的掺杂区。沿至少一个沟槽130的侧壁的这些较高掺杂区有助于减小半导体通孔4的电阻。
参照图9B，利用电气绝缘材料50（诸如，氧化物或氮化物）来填充至少一个沟槽130。可以通过采用热氧化工艺和/或通过沉积工艺来形成氧化物。
参照图9C，填充至少一个沟槽130的电气绝缘层50可以包括多个子层，诸如沟槽130的侧壁和底部处的第一子层501和布置在第一子层501上且完全填充沟槽130的第二子层502。第一子层501可以是热生长的氧化物，而第二子层502可以是沉积的氧化物或氮化物。在至少一个沟槽130中电气绝缘层50的至少部分形成最终晶体管器件的通孔绝缘层5。
以下参照图12A至12I来说明用于产生栅电极21的方法的第一实施例。图12A至12C和12E至12I示出了半导体基底100的垂直横截面视图，而图12D示出了水平横截面视图。在垂直横截面视图中仅示出了半导体基底100的处于第一表面101之下的那些部分，其中产生栅电极21。在这些图中未示出半导体基底100的第二表面102。
图12A示出了在产生半导体通孔4和包围半导体通孔4的绝缘层50之后半导体基底100的垂直横截面视图。参照图12C，在半导体基底100的晶体管单元区103和连接区104中形成至少一个纵向沟槽140。至少一个沟槽140沿第一横向方向延伸通过绝缘层50至半导体通孔4中。该沟槽140的几何结构限定了栅电极21的几何结构。参考参照图3至4而提供的说明，可以形成一个沟槽140、多个平行沟槽140或具有格栅形几何结构的沟槽140。
形成至少一个沟槽140可以包括采用蚀刻掩模210的蚀刻工艺，蚀刻掩模210限定了至少一个沟槽140的大小和几何结构。例如，在图12C中也示出的蚀刻掩模210是氧化物硬掩模。
参照图12B，在形成蚀刻掩模210之前形成至少一个沟槽140可以包括：从至少一个环形沟槽（图9A中的130）的上区移除绝缘层50，这意味着从邻接第一表面101的那些区移除。绝缘层50被移除的区的深度d可以与至少一个沟槽140的期望深度相对应。移除绝缘层50可以包括相对于半导体基底100的材料选择性地蚀刻绝缘层50的材料的蚀刻工艺。在从环形沟槽的上区移除绝缘层50之后，产生蚀刻掩模210，其中蚀刻掩模210覆盖不应在产生至少一个沟槽140时蚀刻的那些区中的半导体基底100的表面101。参照图12C，蚀刻掩模210至少覆盖不应在产生至少一个沟槽140时蚀刻的环形沟槽的那些区的侧壁。参照图12C，形成至少一个沟槽140，使得其沿第一横向方向延伸至半导体通孔4中，但不完全延伸通过半导体通孔4，使得半导体通孔4的部分4’保持在沟槽140与环形沟槽的在产生至少一个沟槽140的工艺后保持的那些部分之间。
根据另一实施例（在图12C中以虚线示出），至少一个沟槽140沿横向方向延伸通过在半导体通孔4一侧的绝缘层50，通过半导体通孔4，至在半导体通孔另一侧的绝缘层50或蚀刻掩模210或者至其中。尽管在图12C中以实线示出的实施例中，半导体通孔4在底部处和在纵向端处邻接沟槽（部分4’邻接沟槽140的纵向端），但是在以虚线示出的实施例中，半导体通孔4仅邻接沟槽140的底部。
图12D在图12C所示的截面F-F中示出了半导体基底100的水平横截面视图。图12A至12I示出了用于产生在一个横向端处电气连接至半导体通孔4的栅电极21的方法。然而，该方法可以容易地适配于用于产生在两个横向端处均电气连接至半导体通孔的栅电极21的方法。
参照图12E，在至少一个沟槽140的底部和侧壁处产生介电层22’。介电层22’的部分形成晶体管器件的栅极电介质22。例如，介电层22’是热生长的氧化物层。
参照图12F，移除介电层22’的覆盖半导体通孔4的至少部分。参照图12E，至少一个沟槽140具有邻接半导体通孔4的侧壁部分141和底部部分142。在图12E和12F所示的实施例中，从这些侧壁部分141和底部部分142完全移除介电层22’。然而，这仅是示例。还可以仅从侧壁部分141和底部部分142之一移除介电层22’。
参照图12F，可选地将掺杂剂原子注入和/或扩散至半导体通孔4的在至少部分地移除介电层22’的移除工艺后揭开的那些区中。掺杂剂原子形成较高掺杂的通孔区42，其中该较高掺杂的区有助于减小在接下来的方法步骤中产生的栅电极21与半导体通孔4之间的电阻。
参照图12G，在至少一个沟槽140中形成栅电极21。形成栅电极21可以包括：利用栅电极材料来完全填充沟槽140；以及将栅电极材料回蚀至低于第一表面101。参照图12H，然后在栅电极21的顶部上产生绝缘层23。形成绝缘层23可以包括热氧化工艺和/或沉积工艺。栅电极21包括例如金属和/或多晶半导体材料，诸如多晶硅。
蚀刻掩模210可以在形成至少一个沟槽140后的工艺步骤期间保持在半导体基底10的第一表面上。参照图12I，然后从第一表面101移除蚀刻掩模210。例如，移除蚀刻掩模210可以包括抛光工艺，诸如机械抛光工艺、化学抛光工艺或化学机械抛光工艺。蚀刻掩模210可以保持在环形沟槽的在产生至少一个沟槽140的工艺中未蚀刻的那些部分中，并可以形成通孔绝缘层5的部分53。当产生蚀刻掩模210以使得其仅覆盖环形沟槽的侧壁时，利用绝缘材料来完全填充其余沟槽。在图12I中，参考标记531表示蚀刻掩模210的保持在环形沟槽中的部分，而参考标记532表示完全填充沟槽的填充材料。参照图12I，通孔绝缘层5包括绝缘层50的部分以及蚀刻掩模210的部分531和填充材料532。根据另一实施例，蚀刻掩模210完全填充栅电极21不延伸通过沟槽的那些部分中的环形沟槽。在这种情况下，不需要附加填充工艺。
在形成栅电极21之后并且在形成源电极32之前，产生源极区和基底区13、14。这在图13A和13B中示出，图13A和13B中的每一个在经过栅电极21的截面B-B中示出了垂直横截面视图。图13A示出了在图12I所示的工艺步骤后的垂直横截面视图。图13B示出了在产生源极区和基底区13、14以及源电极32后的垂直横截面视图。例如，产生源极区和基底区13、14可以包括注入和/或扩散工艺，其中将掺杂剂原子引入到半导体基底100中。在形成源极区和基底区13、14之后，在第一表面101上形成源电极32。例如，通过沉积电极材料（诸如，金属或多晶半导体材料）来产生源电极32。
图14A至14J示出了用于产生包括栅电极21和布置在该栅电极21中的场电极61的沟槽晶体管器件的方法。
如在图12A至12C所示的方法中那样，形成从第一表面101延伸至半导体基底100中的至少一个第一沟槽140。形成至少一个沟槽140包括：采用覆盖半导体基底100的不将被蚀刻的那些区的蚀刻掩模210。图14A示出了在形成蚀刻掩模210之后并且在蚀刻沟槽之前半导体基底100的垂直横截面视图。
图14B示出了在形成至少一个沟槽140之后半导体基底100的垂直横截面视图，而图14C在截面F-F中示出了在形成至少一个沟槽140后的水平横截面视图。参照图14C，形成至少一个沟槽140，使得其在栅极连接区104中比在晶体管单元区103中更宽。这可以通过合适地限定蚀刻掩模210的几何结构而获得。形成在栅极连接区104中比在晶体管单元区103中更宽的至少一个沟槽140还可以涉及：至少一个沟槽140在栅极连接区104中比在晶体管单元区103中更深。然而，不需要这一点以便获得期望的晶体管器件。
参照图14D，在至少一个沟槽140的底部和侧壁上形成第一介电层62’。第一介电层62’的部分形成使场电极（图7B中的61）与半导体基底100的周围半导体区介电绝缘的场电极电介质62。
参照图14E，将第一电极层61’沉积在至少一个沟槽140中的第一介电层62’上。选择第一电极层61’的层厚度，使得第一电极层61’完全填充晶体管单元区103中的至少一个沟槽，其中该沟槽较窄，并且第一电极层61’仅覆盖栅极连接区104中的至少一个沟槽的底部和侧壁，其中该沟槽较宽，以便将残余沟槽140’留在栅极连接区104中。这在图14F和14G中示出，图14F和14G在截面G-G和H-H中示出了水平横截面视图，截面G-G和H-H延伸通过在晶体管单元区103和栅极连接区104中具有第一介电层62’和第一电极层61’的沟槽。假定w1是在形成第一介电层62’之后晶体管单元区103中的沟槽140的宽度。在这种情况下，所沉积的第一电极层61’的厚度大于沟槽宽度w1的50%，但小于栅极连接区104中的较宽沟槽部分的沟槽宽度w2的50%。
参照图14H，然后使用例如各向同性蚀刻工艺，回蚀第一电极层61’。然而，也可以使用各向异性蚀刻工艺。在该蚀刻工艺中，在栅极连接区104中完全移除第一电极层61’，而在晶体管单元区103中，将第一电极层61’仅回蚀下至低于第一表面101，以便形成场电极61。在以下氧化物蚀刻工艺中，在回蚀第一电极层61’后揭开的那些部分中移除第一介电层62’。例如，从这些揭开的区移除第一介电层62’可以包括各向同性或各向异性蚀刻工艺。
参照图14I，在场电极61上形成电极间电介质63。例如，形成电极间电介质63可以包括沉积工艺，诸如高密度等离子体（HDP）工艺。在该沉积工艺中，基本上仅将电极间电介质63沉积在水平表面上（诸如在沟槽的底部上以及在场电极61上），但不沉积在垂直表面（诸如沟槽140的侧壁）上。根据另一实施例，可以使用热氧化工艺，热氧化工艺形成电极间电介质63以及侧壁上的氧化物层。在图14I所示的实施例中，不仅将电极间电介质63沉积在场电极61上，而且将其沉积在至少一个沟槽的底部的在移除第一介电层62’后揭开的那些部分上。
此外，在至少一个沟槽140的在产生场电极61后保持的侧壁上形成栅极电介质22。与参照图12E和12F说明的工艺步骤类似，从邻接半导体通孔4的侧壁141移除栅极电介质62。电极间电介质63可以保持在邻接半导体通孔4的底部区（如以虚线所示）上，但是还可以通过采用合适的蚀刻工艺而移除。可选地，可以将掺杂剂原子注入到半导体通孔4中以便产生图14J所示的较高掺杂区42。
参照图14J，形成了栅电极21和处于栅电极21顶部上的绝缘层23。形成栅电极21和绝缘层23的工艺步骤可以与参照图12G和12H说明的工艺步骤相对应。
参照图15——图15示出了晶体管组件的垂直横截面视图，半导体基底100可以包括较高掺杂层110和较低掺杂层120，并且可以产生用于实现场电极61和栅电极21的沟槽，使得其在栅极连接区104中延伸至较高掺杂层110中，而其不在晶体管单元区103中延伸至形成漏极区12的较高掺杂层120。在这种情况下，栅电极21通过较高掺杂的通孔区42电气连接至栅连接电极（图15中未示出）。
取代给半导体基底100提供较高掺杂层和较低掺杂层，还可以给半导体基底100提供与漂移区11的期望掺杂浓度相对应的基本掺杂浓度并通过经由第二表面102将掺杂剂原子注入和或扩散至半导体基底100中来形成漏极区12。
尽管参照具有与半导体通孔相连接的沟槽栅电极的晶体管器件公开了本发明的实施例，但是本发明不限于结合晶体管器件使用。取而代之，也可以在多个其他半导体器件中采用沟槽电极，该沟槽电极布置在半导体基底的第一表面的区中并连接至延伸通过半导体基底的半导体通孔。
图16示出了半导体器件的垂直横截面视图，该半导体器件包括具有第一表面101和第二表面102的半导体基底100并具有半导体通孔304，半导体通孔304在半导体基底100中沿垂直方向延伸至第二表面102，在第二表面102处接触电极333电气连接至半导体通孔304。半导体通孔304通过绝缘层305与半导体基底100电气绝缘。相应地，以上关于半导体通孔4、绝缘层5和栅电极33说明的内容分别适用于半导体通孔304、绝缘层305和接触电极333。布置在半导体基底100的第一表面101的区中的沟槽中的沟槽电极321延伸至半导体通孔304中，并电气连接至半导体通孔304。沟槽电极通过绝缘层322与半导体基底100绝缘。另一绝缘层323可以布置在沟槽电极323的顶部上。
参照图16，沟槽电极321电气连接至传感器370或者半导体基底100中集成的其他类型的集成电路。该传感器或电路370仅在图16中示意性地示出。传感器是例如温度传感器、加速度传感器、电流传感器等。沟槽电极321电气连接至传感器370的一个端子以便将该端子电气连接至接触电极333。可以在一个半导体基底中实现彼此电气绝缘的多个沟槽电极321、多个半导体通孔304和多个接触电极333，以便使多个传感器电气接触或者经由第二表面使一个传感器的两个或更多个端子接触。此外，可以在一个半导体基底中实现以上参照图1至15说明的沟槽晶体管以及传感器或其他电路，其中晶体管的栅电极可以连接至第一半导体通孔，而传感器可以连接至至少一个第二传感器。
尽管公开了本发明的各个示例性实施例，但是对于本领域技术人员来说将显而易见，在不脱离本发明的精神和范围的前提下可以进行各种改变和修改，这将实现本发明的一些优势。对于本领域合理技术人员来说将显而易见，可以用执行相同功能的其他组件合适地替代。应当提到，可以将参照具体附图而说明的特征与其他附图的特征进行组合，即使在未明确提及这一点的那些情况下亦如此。此外，可以在使用适当处理器指令的所有软件实现中或者在利用硬件逻辑和软件逻辑的组合以实现相同结果的混合实现中，实现本发明的方法。对本发明概念的这些修改意在被所附权利要求覆盖。
为了容易描述，使用诸如“下方”、“之下”、“下”、“上方”、“上”等空间相对术语来说明一个元件相对于第二元件的定位。除了与附图中所示的那些定向不同的定向之外，这些术语意在涵盖器件的不同定向。此外，还使用诸如“第一”、“第二”等术语来描述各种元件、区、部分等，且这些术语也不意在限制。在整个描述中，相似的术语指代相似的元件。
如这里使用的术语“具有”、“含有”、“包含”、“包括”等是开放型术语，其指示所声明的元素或特征的存在，但不排除附加元素或特征。冠词“一”、“一个”或“该”意在包括复数以及单数，除非上下文另有清楚指示。
要理解，可以将这里描述的各个实施例的特征彼此组合，除非另有具体指出。
尽管这里示出并描述了具体实施例，但是本领域普通技术人员将意识到，在不脱离本发明的范围的前提下可以用多种替换和/或等同实施方式替代所示出和描述的具体实施例。本申请意在覆盖这里讨论的具体实施例的任何适配或变型。因此，旨在本发明仅由权利要求及其等同方式限制。

Claims (28)

1.一种半导体器件，包括：
半导体基底，具有第一表面和第二表面；
至少一个电极，布置在从所述第一表面延伸至所述半导体基底中的至少一个沟槽中；
半导体通孔，沿所述半导体基底的垂直方向在所述半导体基底内延伸至所述第二表面，所述半导体通孔通过通孔绝缘层与所述半导体基底电气绝缘；以及
其中所述至少一个电极沿所述半导体基底的第一横向方向延伸通过所述通孔绝缘层并电气连接至所述半导体通孔。
2.根据权利要求1所述的半导体器件，其中所述半导体器件是所述至少一个电极形成栅电极的晶体管器件。
3.根据权利要求2所述的半导体器件，还包括：
源极区、基底区、漂移区和漏极区，所述基底区布置在所述源极区与所述漂移区之间，且所述漂移区布置在所述基底区与所述漏极区之间；
源电极，布置在所述第一表面上并电气连接至所述源极区；
漏电极，布置在所述第二表面上并电气连接至所述漏极区；以及
栅极电介质，使所述栅电极与所述源极区和所述基底区介电绝缘。
4.根据权利要求3所述的半导体器件，其中所述漂移区和所述漏极区具有相同掺杂类型。
5.根据权利要求3所述的半导体器件，其中所述漂移区和所述漏极区具有互补掺杂类型。
6.根据权利要求1所述的半导体器件，还包括：
场电极，布置在所述至少一个沟槽中关于所述第一表面低于所述栅电极并与所述栅电极介电绝缘；以及
场电极电介质，使所述场电极与所述半导体基底介电绝缘。
7.根据权利要求6所述的半导体器件，其中所述场电极沿所述第一横向方向布置为远离所述通孔绝缘层。
8.根据权利要求6所述的半导体器件，其中所述场电极沿所述第一横向方向延伸通过所述通孔绝缘层并与所述半导体通孔电气绝缘。
9.根据权利要求1所述的半导体器件，其中所述半导体通孔还包括通过所述栅电极而电气接触的接触区，所述接触区比所述半导体通孔的邻接所述接触区的区具有更高的掺杂浓度。
10.根据权利要求3所述的半导体器件，还包括多个晶体管单元，每个单元包括源极区、基底区和栅电极。
11.根据权利要求10所述的半导体器件，其中所述半导体通孔在所述半导体基底的水平平面中具有环形形式并包围所述多个晶体管单元。
12.根据权利要求1所述的半导体器件，其中所述至少一个电极在所述第一表面的区中电气连接至所述半导体基底中集成的传感器。
13.根据权利要求12所述的半导体器件，其中所述传感器是温度传感器或电流传感器之一。
14.根据权利要求1所述的半导体器件，还包括至少两个电极和至少两个半导体通孔，每个电极连接至所述半导体通孔之一。
15.一种用于产生半导体器件的方法，包括：
提供具有第一表面、第二表面和半导体通孔的半导体基底，所述半导体通孔沿所述半导体基底的垂直方向在所述半导体基底内延伸至所述第二表面并通过通孔绝缘层与所述半导体基底绝缘；
蚀刻从所述第一表面延伸至所述半导体基底中的至少一个沟槽，其中所述至少一个沟槽沿所述半导体基底的第一横向方向延伸通过所述通孔绝缘层至所述半导体通孔中；
在所述至少一个沟槽中形成至少一个电极，使得所述至少一个电极与所述半导体基底的半导体区介电绝缘并电气连接至所述半导体通孔；以及
在所述第二表面上的所述半导体通孔上形成接触电极。
16.根据权利要求15所述的方法，其中所述半导体器件是晶体管器件且所述至少一个电极是栅电极。
17.根据权利要求16所述的方法，其中形成至少一个栅电极还包括：
至少在所述至少一个沟槽的侧壁上形成栅极电介质；
从所述至少一个沟槽的邻接所述半导体通孔的至少一些表面区移除所述栅极电介质，以便在所述至少一个沟槽中揭开所述半导体通孔；以及
在所述栅极电介质上以及在所述半导体通孔的揭开区上在所述至少一个沟槽中形成栅电极。
18.根据权利要求15所述的方法，还包括在形成栅电极之前：
在所述至少一个沟槽中形成场电极，使得所述场电极通过场电极电介质与所述半导体基底介电绝缘；以及
在所述至少一个沟槽中的所述场电极上形成绝缘层。
19.根据权利要求18所述的方法，其中形成场电极还包括：
将场电极材料沉积在所述至少一个沟槽中的所述场电极电介质上；以及
从所述至少一个沟槽邻接所述半导体通孔的第一沟槽区移除所述场电极材料，同时将所述场电极材料至少部分地留在远离所述半导体通孔的第二沟槽区中，以便形成所述场电极。
20.根据权利要求19所述的方法，其中形成至少一个沟槽，使得所述至少一个沟槽的宽度在所述第一沟槽区中比在所述第二沟槽区中大。
21.根据权利要求20所述的方法，其中形成场电极还包括：利用所述场电极材料来完全填充所述第二沟槽区中的所述至少一个沟槽，同时仅覆盖所述第一沟槽区中的所述至少一个沟槽的底部和侧壁。
22.根据权利要求21所述的方法，还包括：回蚀所述第二沟槽区中的场电极材料以便形成所述场电极，同时移除所述第一沟槽区中的场电极材料。
23.根据权利要求15所述的方法，其中形成至少一个沟槽包括：
在邻接所述第一表面的区中移除所述通孔绝缘层以便形成包围所述半导体通孔的环形沟槽；
形成蚀刻掩模，所述蚀刻掩模留下所述半导体通孔的部分和所揭开的半导体通孔的部分；以及
在所述半导体通孔的未被所述蚀刻掩模覆盖的那些区中蚀刻所述至少一个沟槽。
24.根据权利要求23所述的方法，其中形成蚀刻掩模包括：至少部分地填充环形沟槽的被所述蚀刻掩模覆盖的那些区。
25.根据权利要求24所述的方法，其中所述蚀刻掩模保持在所述环形沟槽中并部分地形成所述通孔绝缘层。
26.根据权利要求15所述的方法，其中所述半导体基底在邻接所述第一表面的区中具有第一基本掺杂浓度，并且具有基本掺杂浓度的半导体基底的区形成漂移区，所述方法还包括：
在所述第一表面的区中形成源极区和基底区，使得所述基底区布置在所述源极区与所述漂移区之间；以及
在所述第一表面上形成源电极。
27.根据权利要求26所述的方法，其中所述半导体基底在邻接所述第二表面的区中具有第二基本掺杂浓度，并且具有所述第二基本掺杂浓度的区形成漏极区，所述方法还包括：
在所述第二表面上形成与所述漏极区电气接触的漏电极。
28.根据权利要求25所述的方法，还包括：
在所述半导体基底的邻接所述第二表面的区中形成漏极区；以及
在所述第二表面上形成与所述漏极区电气接触的漏电极。
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