DE4433689C2 - Chipkonfiguration und Verwendung eines entsprechenden Chips - Google Patents

Description

Die Erfindung betrifft eine bei der Entwicklung von großflä­ chigen Chips einsetzbare Chipkonfiguration, mittels der die Chip- bzw. Gehäusedurchbiegung weitestgehend beseitigt werden kann, so daß die Herstellung großflächiger Chips realisierbar ist.

Ein Halbleiterelement ist während seiner gesamten Verarbei­ tung verschiedenartigen Belastungen ausgesetzt. Dies beginnt beim Vereinzeln der Chips aus einem Wafer, setzt sich fort bei der thermischen und mechanischen Kontaktierbeanspruchung und geht bis hin zu den Belastungen des Chips und der Verbin­ dungen nach außen beim Umhüllen mit Kunststoff. Unter der Um­ hüllung mit Kunststoff ist sowohl die Herstellung eines Kunststoffgehäuses für einen auf einem Leiterrahmen (Leadframe) befindlichen Chip, als auch die Abdeckung ei­ nes mittels Nacktchipmontage auf einer Leiterplatte aufge­ brachten Chips mittels einer Harz- bzw. Kunststoffschicht zu verstehen.

Die Unterschiede im Ausdehnungsverhalten von Silizium, Draht oder Kunststoff kann besonders bei mehrfachem Temperaturwechsel infolge der auftretenden Scherspannungen zum Bruch fuh­ ren. Zur Vermeidung derartiger Fehler werden die Ausdehnungs­ koeffizienten der verschiedenen Werkstoffe des Systemes so­ weit wie möglich angepaßt. Dabei soll neben der Vermeidung von Brüchen auch jede Beeinträchtigung der elektrischen Funk­ tionen verhindert werden. In diesem Zusammenhang sind groß­ formatige Chips besonders anfällig.

Einfache bisher bekannte Maßnahmen zur Verhinderung der ange­ sprochenen Defekte sind beispielsweise:

• - die Verwendung von Fotoimidabdeckungen auf dem Chip (Polyimid),
• - die Verwendung von Preßmassen mit spannungsreduzierenden Eigenschaften (Super Low Stress Mold Compounds)
• - Positionierung von empfindlichen Elementen einer integrier­ ten Schaltung in unkritischen Bereichen, zum Beispiel nicht in der Hauptbiegerichtung bzw. nicht in den Chipecken (Spannungsrisse).

Im Zuge der fortschreitenden Integration bzw. Verkleinerung von Chipstrukturen werden die maximalen Abmessungen von Ge­ häusen integrierter Schaltkreise laufend kleiner. Zur Zeit werden daher die größten Anstrengungen unternommen, um die Gehäuse von IC-Produkten dünner und kleiner zu entwickeln. Je kleiner jedoch die Chipraster bei gleichbleibend bzw. stei­ gender Anzahl von Pads (Anschlußflachen) werden, umso starker steigt das Risiko von Gehäusedurchbiegung bei dünnen Gehäusen (Dicke 1-1,4 mm). Der eigentliche Chip wirkt als starres und damit stabilisierendes Element in einem Plastikgehäuse. Damit kommt dem Verhältnis von Gehäusefläche zur Chipfläche eine besondere Bedeutung zu.

Vergleicht man die Notwendigkeit, das Verhältnis Chip/Gehäuse gegen 1 zu orientieren, mit den Trends:

• - viele Chips (Funktionen) in einem Gehäuse zu integrieren (Multichipmodule),
• - Annäherung der Gehäusefläche an Chipfläche (LOC-Montage DRAM), und
• - Integration von Speicherchips in IC-Gehäusen (TQFP),

so gewinnt die Anpassung der unterschiedlichen Ausdehnungs­ koeffizienten, und der Bedarf bzw. die Kenntnis über die Verarbeitung von größeren Chips an Bedeutung.

Es gibt Versuche, das Ausdehnungsverhalten von Leiterrahmen durch bestimmte Konstruktionen zu minimieren. Hierzu zählt beispielsweise eine Ausbildung eines Leiterrahmens mit Aussparungen bzw. Durchgängen im Bereich der Insel (through hole). Eine weitere Möglichkeit besteht in der An­ wendung von sog. Cross-Design bei wesentlichen Teilen des Leiterrahmens, d. h. wiederum im Bereich der Insel. Darunter sind im wesentlichen diagonal angeordnete Strukturen zu verstehen, wie Stege, Nuten, Langlöcher usw. Mittels dieser Maßnahmen ist jedoch nur eine partielle Lösung des Problemes der Gehäu­ sedurchbiegung zu erreichen.

Aus der Patentschrift DD 2 14 721 ist eine Montageanordnung für Halbleiterbauelemente bekannt. Um eine adhäsive Verbin­ dung, die thermische Belastungen aushält, herzustellen, wer­ den teilweise an einem Halbleiterchip oder an dementsprechen­ dem Träger im Bereich der Befestigungsfläche Strukturierungen eingebracht, so daß der Träger Vertiefungen oder Durchbrüche aufweist und das Halbleiterelement rillenartige Einschliffe. Damit wird insgesamt die Verbindungsfläche zwischen den Ver­ bindungspartnern erhöht. Die Problematik einer Chipdurchbie­ gung wird nicht angesprochen.

Der Erfindung liegt die Aufgabe zugrunde, eine Chipkonfigura­ tion bereitzustellen, mittels der IC-Produkte, die großflä­ chige Chips enthalten, ohne Chip- bzw. Gehäusedurchbiegung herzustellen sind. Die Lösung dieser Aufgabe geschieht durch die Merkmale der Ansprüche 1 oder 4.

Der Erfindung liegt die Erkenntnis zugrunde, daß durch vor­ handene Löcher in einem Chip oder durch bestimmte unterseitig eingebrachte Ätzungen eine Chipkonfiguration erzielbar ist, mit der sich ein Gehäuse ohne Gehäusedurchbiegung erzeugen läßt. Daraus ergeben sich direkt folgende Vorteile:

• - Chips mit Abmessungen von beispielsweise < 25 × 25 mm sind denkbar,
• - Gehäuse mit < 40 × 40 × 1,4 mm sind realisierbar,
• - bessere Ausnutzung der Nutzflächen von Leiterplatten durch die Verwendung eines einzigen Chips,
• - höhere Integrationsmöglichkeit von Funktionen in einem Chip/Gehäuse,
• - weniger Kosten durch Verringerung der Anzahl von notwendi­ gen Gehäusen (Multichipmodul), und
• - weniger Kosten durch Verringerung der Anzahl von Durch­ schleusungen in der Chipfabrikation (Chipintegration).

Vorteilhafte Ausgestaltungen können den Unteransprüchen ent­ nommen werden.

Im folgenden wird anhand der schematischen Fig. 1 und 2 ein Ausführungsbeispiel beschrieben:

Fig. 1 und 2 zeigen großflächige Chips 1 mit verschiedenen Aussparungen 2.

Die Fig. 1 und 2 bestehen jeweils aus einer Draufsicht (links) und einer Schnittdarstellung (rechts).

Die Fig. 1 und 2 zeigen jeweils einen großflächigen Chip 1 mit Abmessungen von bis zu 25 × 25 mm. In elektrisch nicht betriebsfähigen Bereichen können in Chips 1 Aussparungen 2 eingebracht werden. Die Aussparungen 2 können prinzipiell be­ liebige Formen aufweisen, sind jedoch notwendigerweise in den nicht betriebsfähigen Bereichen positioniert. Unter Berück­ sichtigung dieses Zusammenhanges kann bereits beim Design ei­ nes Chips 1 eine Abstimmung bezüglich der Plazierung von nicht funktionsfähigen und funktionsfähigen Bereichen auf der Vorderseite des Chips 1 vorgenommen werden. Somit kann durch optimale Plazierung der Aussparungen 2 in der Chipfläche ein größtmöglicher Spannungsabbau bzw. Vermeidung von Spannungen erzielt werden.

Als Aussparungen 2 kann beispielsweise auch eine Vielzahl von kreisförmigen Durchgängen verwendet werden. Bei derartigen Lochkonfigurationen müssen bestimmte Mindestabstände der Lö­ cher von den Funktionsflächen eingehalten werden, um die elektrische Funktionalität nicht zu beeinflussen. Dies kann ebenfalls bereits in der Designphase berücksichtigt werden.

Die Herstellung von Aussparungen 2 bzw. Abtragungen kann durch Ätzverfahren oder auch durch Sandstrahlen bzw. andere abtragende Verfahren geschehen.

Werden Kombinationen aus Aussparungen 2 und Ätzungen an dem gleichen Chip 1 vorgenommen, so sind wegen der extrem gerin­ den Materialstärke des Chips 1 von beispielsweise 280 µm sehr enge Toleranzbereiche zu beachten.

Nachdem durch die entsprechende Konfiguration eines Leiterrahmens im zentralen Bereich und durch die entsprechende Konfigu­ ration eines Chips 1 jeweils für die Gehäusedurchbiegung ver­ antwortliche Spannungen abbaubar sind, kann die Kombination beider Konfigurationen gleichzeitig in einem Bauteil/Gehäuse besondere Vorteile erbringen. Dabei können die jeweiligen Strukturen der Konfiguration des Chips und des Leiterrahmens deckungsgleich sein, sich derart ergänzen, daß sie ineinan­ dergreifen oder unabhängig von einander ausgeformt sind. Eine Ausgestaltung im Cross-Design mit ineinandergreifenden Aus­ formungen wird beispielsweise in der deutschen Patentan­ meldung mit der amtlichen Anmeldenummer P 44 05 645.1 be­ schrieben.

Unabhängig voneinander ausgebildete Strukturen beseitigen in diesem Zusammenhang im entsprechenden Bestandteil eines Ge­ häuses schädliche Spannungen. Eine gegenseitige Anpassung der Ausbildung eines Chips 1 und eines Leiterrahmens wirkt sich vor­ teilhaft auf eine Minimierung der Chiphöhe/Gehäusehöhe aus.

Durch die Vermeidung von Gehäusedurchbiegungen mittels der genannten Maßnahmen ist somit die Herstellung von Chips mit den Abmaßen von zum Beispiel < 25 × 25 mm (entsprechende Ge­ häuseabmaße von beispielsweise < 40 × 40 × 1,4 mm) möglich. Damit können Multichipmodule, d. h. Module, die mehrere Chips 1 enthalten, ersetzt werden.

Claims (5)

1. Chipkonfiguration für großflächige Chips (1), die mit einer den Chip (1) teilweise oder vollständig umgebenden Kunststoffabdeckung versehen sind, wobei an nicht betriebsfähigen Bereichen des Chips (1) Durchgänge (2) zur Minimierung der Gehäusedurchbiegungen eingebracht sind.

2. Chipkonfiguration nach Anspruch 1, wobei sowohl Durchgänge (2) an nicht betriebsfähigen Berei­ chen des Chips (1), als auch partielle Abtragungen an der an der Unterseite des Chips (1) vorhanden sind.

3. Chipkonfiguration nach Anspruch 1 oder 2, wobei die partiellen Abtragungen Ätzstrukturen in Form von Halbätzungen sind, deren Tiefe ungefähr die Hälfte der Materialstärke des Chips (1) beträgt.

4. Verwendung eines Chips (1) mit einer Chipkonfiguration nach einem der, vorhergehenden Ansprüche in Kombination mit einem Leiterrahmen, das im zentralen Bereich Aussparungen und/oder Diagonalstrukturen aufweist.

5. Verwendung eines Chips nach Anspruch 4, wobei die Konfigu­ ration des Leiterrahmens der Chipkonfiguration angepaßt ist.