KR20090123280A - 반도체 칩 패키지의 제조 방법, 반도체 웨이퍼 및 그 절단방법 - Google Patents

반도체 칩 패키지의 제조 방법, 반도체 웨이퍼 및 그 절단방법 Download PDF

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KR20090123280A
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wafer
layer
semiconductor
protective layer
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이택훈
김평완
김남석
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Abstract

본 발명은 반도체 칩 패키지의 제조 방법에 관한 것으로, 복수의 반도체 칩들이 형성된 웨이퍼의 스크라이브 레인(scribe lane) 상에 보호층을 형성하고, 복수의 반도체 칩들 및 보호층의 상부에 밀봉층(encapsulation layer)을 형성하며, 스크라이브 레인에 적어도 두 종류의 레이저들을 순차적으로 조사하여 복수의 반도체 칩들을 분리함으로써, 밀봉층의 절단에 이용되는 레이저에 의한 웨이퍼의 손상을 방지할 수 있다.

Description

반도체 칩 패키지의 제조 방법, 반도체 웨이퍼 및 그 절단 방법{Method of Fabricating Semiconductor Chip Package, Semiconductor Wafer and Method of Sawing the same}
본 발명은 반도체 칩 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는, 웨이퍼 레벨의 반도체 칩 패키지의 제조 방법, 그리고 반도체 웨이퍼 및 상기 반도체 웨이퍼의 절단 방법에 관한 것이다.
일반적으로, 반도체 장치는 실리콘 기판 상에 집적 회로가 형성된 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하여 소팅하는 EDS(Electrically die sorting) 공정 및 반도체 칩을 보호하기 위한 패키지 공정에 의하여 제조된다. 최근에는 반도체 장치는 고성능 및 고집적화를 목적으로 개발되고 있는바, 패키징 기술의 중요성이 커지고 있다.
반도체 패키지는 칩의 입출력을 외부와 전기적으로 연결하는 역할을 함과 동시에 반도체 칩을 보호하는 역할을 한다. 전자 기기가 소형 경량화 및 고성능화됨에 따라 점점 소형 경량화되고, 경제적이고 신뢰성이 높은 반도체 패키지가 요구되고 있다. 이러한 요구에 따라, 웨이퍼에 인쇄된 칩들을 개별적으로 분리하지 않고 여러 칩들이 붙어있는 상태에서 다이 본딩, 몰딩, 마킹 등 일련의 조립 공정을 마친 후 이를 절단해 바로 완제품을 만드는 웨이퍼 레벨 패키지(wafer level package)가 개발되었다.
웨이퍼 레벨 패키지는 웨이퍼 상의 모든 반도체 칩에 대해 일괄적으로 공정을 진행하여 조립 공정까지 완료하게 되므로, 반도체 소자의 제조 비용을 현저하게 줄일 수 있다. 뿐만 아니라, 웨이퍼 레벨 패키지는 패키지의 기능 및 반도체 칩의 기능을 보다 완벽하게 통합할 수 있으며, 반도체 소자의 열적 특성과 전기적인 특성이 개선되고, 패키지의 크기를 반도체 칩의 크기로 소형화할 수 있다.
본 발명이 해결하고자 하는 과제는, 웨이퍼의 손상을 줄이면서 빠른 속도로 웨이퍼를 절단할 수 있는 반도체 칩 패키지의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 웨이퍼의 손상을 줄이면서 빠른 속도로 웨이퍼를 절단할 수 있는 반도체 웨이퍼 및 상기 반도체 웨이퍼의 절단 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 칩 패키지의 제조 방법은 복수의 반도체 칩들이 형성된 웨이퍼의 스크라이브 레인(scribe lane) 상에 보호층을 형성하는 단계; 상기 복수의 반도체 칩들 및 상기 보호층의 상부에 밀봉층(encapsulation layer)을 형성하는 단계; 및 상기 보호층이 형성된 상기 스크라이브 레인에 적어도 두 종류의 레이저들을 순차적으로 조사하여 상기 복수의 반도체 칩들을 분리하는 단계를 포함한다.
상기 복수의 반도체 칩들을 분리하는 단계는 상기 스크라이브 레인에 제1 레이저를 조사하여 상기 보호층의 상부에 형성된 상기 밀봉층을 절단하는 단계; 및 상기 스크라이브 레인에 상기 제1 레이저보다 낮은 파장을 가지는 제2 레이저를 조사하여 상기 보호층 및 상기 웨이퍼를 절단하는 단계를 포함할 수 있다.
상기 보호층은 상기 제1 레이저에 대한 흡수도는 낮고, 상기 제2 레이저에 대한 흡수도는 높을 수 있다. 상기 보호층은 구리, 티타늄, 니켈, 은, 금 또는 이 들의 합금 중 적어도 하나 또는 이들을 포함하는 다중층일 수 있다.
상기 제1 레이저는 적외선 레이저, 이산화탄소 레이저 및 녹색 레이저 중 적어도 하나일 수 있다. 상기 제2 레이저는 자외선 레이저일 수 있다.
상기 반도체 칩 패키지의 제조 방법은 상기 웨이퍼 상에 상기 복수의 반도체 칩들과 각각 전기적으로 연결되는 복수의 연결부들을 형성하는 단계를 더 포함하고, 상기 밀봉층은 상기 복수의 연결부들의 상부를 노출시킬 수 있다.
상기 반도체 칩 패키지의 제조 방법은 상기 웨이퍼 상에 상기 반도체 칩의 금속 패드를 형성하는 단계; 상기 금속 패드의 일부를 노출시키는 제1 층간 절연막을 상기 웨이퍼의 상부에 형성하는 단계; 상기 제1 층간 절연막의 상부에 금속 배선층을 형성하는 단계; 및 상기 금속 배선층의 일부를 노출시키도록 상기 금속 배선층의 상부에 제2 층간 절연막을 형성하는 단계를 더 포함하고, 상기 복수의 연결부들은 상기 금속 배선층과 전기적으로 연결될 수 있다.
상기 복수의 연결부들은 솔더 볼(solder ball), 솔더 범프(bump), 금 범프, 니켈 범프 중 적어도 하나일 수 있다. 상기 밀봉층은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)일 수 있다.
또한, 상기 다른 과제를 해결하기 위한 본 발명에 따른 반도체 웨이퍼의 절단 방법은 복수의 반도체 칩들이 형성된 웨이퍼 및 상기 웨이퍼의 상부에 형성되는 밀봉층을 포함하는 반도체 웨이퍼의 절단 방법에 있어서, 상기 웨이퍼의 스크라이브 레인 상에 보호층을 형성하는 단계; 상기 스크라이브 레인에 제1 레이저를 조사하여 상기 보호층의 상부에 형성된 상기 밀봉층을 절단하는 단계; 및 상기 스크라 이브 레인에 상기 제1 레이저보다 낮은 파장을 가지는 제2 레이저를 조사하여 상기 보호층 및 상기 웨이퍼를 절단하는 단계를 포함한다.
상기 보호층은 상기 제1 레이저에 대한 흡수도는 낮고, 상기 제2 레이저에 대한 흡수도는 높을 수 있다. 상기 보호층은 구리, 티타늄, 니켈, 은, 금 또는 이들의 합금 중 적어도 하나 또는 이들을 포함하는 다중층일 수 있다.
상기 제1 레이저는 적외선 레이저, 이산화탄소 레이저 및 녹색 레이저 중 적어도 하나일 수 있다. 상기 제2 레이저는 자외선 레이저일 수 있다.
또한, 상기 다른 과제를 해결하기 위한 본 발명에 따른 반도체 웨이퍼는 웨이퍼에 형성되는 복수의 반도체 칩들; 상기 웨이퍼의 스크라이브 레인 상에 형성되는 보호층; 및 상기 복수의 반도체 칩들 및 상기 보호층의 상부에 형성되는 밀봉층을 포함하고, 상기 보호층은 상기 밀봉층을 절단하는데 이용되는 제1 레이저에 대한 흡수도는 낮고, 상기 제1 레이저보다 낮은 파장을 가지고 상기 웨이퍼를 절단하는데 이용되는 제2 레이저에 대한 흡수도는 높다.
상기 반도체 웨이퍼는 상기 웨이퍼 상에 형성되어 상기 복수의 반도체 칩들과 각각 전기적으로 연결되는 복수의 연결부들을 더 포함하고, 상기 밀봉층은 상기 복수의 연결부들의 상부를 노출시킬 수 있다.
상기 반도체 웨이퍼는 상기 웨이퍼 상에 형성되는 상기 반도체 칩의 금속 패드; 상부 금속 패드의 일부를 노출시키도록 상기 웨이퍼의 상부에 형성되는 제1 층간 절연막; 상기 제1 층간 절연막의 상부에 형성되는 금속 배선층; 및 상기 금속 배선층의 일부를 노출시키도록 상기 금속 배선층의 상부에 형성되는 제2 층간 절연 막을 더 포함하고, 상기 복수의 연결부들은 상기 금속 배선층과 전기적으로 연결될 수 있다.
상기 제1 레이저는 적외선 레이저, 이산화탄소 레이저 및 녹색 레이저 중 적어도 하나이고, 상기 제2 레이저는 자외선 레이저일 수 있다. 상기 복수의 연결부들은 솔더 볼, 솔더 범프, 금 범프, 니켈 범프 중 적어도 하나일 수 있다.
본 발명에 따르면, 복수의 반도체 칩들이 형성된 웨이퍼의 스크라이브 레인 상에 보호층을 형성하고, 복수의 반도체 칩들 및 보호층의 상부에 밀봉층을 형성하며, 스크라이브 레인에 적어도 두 종류의 레이저들을 순차적으로 조사하여 복수의 반도체 칩들을 분리함으로써, 밀봉층의 절단에 이용되는 레이저에 의한 웨이퍼의 손상을 방지할 수 있다.
구체적으로, 상기 보호층은 높은 파장을 가지는 제1 레이저에 대한 흡수도가 낮고 낮은 파장을 가지는 제2 레이저에 대한 흡수도가 높은 물질을 사용하고, 밀봉층을 절단할 때는 높은 파장을 가지는 제1 레이저를 이용하고, 웨이퍼를 절단하는 경우 낮은 파장을 가지는 제2 레이저를 이용함으로써, 보호층은 제1 레이저에 의해서는 거의 절단되지 않지만, 제2 레이저에 의해 웨이퍼와 함께 절단된다. 이와 같이, 보호층이 상기 제1 레이저로부터 웨이퍼를 보호해주는바, 웨이퍼의 손상을 막을 수 있다.
또한, 밀봉층의 절단 시 제1 레이저를 이용하여 절단 속도를 높이고, 웨이퍼의 절단 시 제2 레이저를 이용하여 절단 속도를 높일 수 있으므로, 전체적으로 반 도체 칩이 형성된 웨이퍼의 절단 속도를 향상시킬 수 있는바, 반도체 칩 패키지의 생산 속도를 상승시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1의 복수의 반도체 칩들이 형성된 웨이퍼를 나타낸다. 도 2는 도 1의 웨이퍼의 일부분(10)을 확대한 도면이다.
도 1 및 2를 참조하면, 일반적으로 웨이퍼에는 수십 내지 수천 개의 반도체 칩들이 집적회로 제조공정을 통하여 만들어진다. 웨이퍼에 형성된 반도체 칩들은 스크라이브 레인(scribe lane)을 절단함으로써 낱개로 분리되며, 이러한 절단 공정을 소잉 공정(sawing process)이라고 한다. 또한, 소잉 공정은 웨이퍼에 형성된 반도체 칩들을 낱개의 칩으로 만들어준다는 의미에서 싱귤레이션(singulation) 공정이라고도 한다. 이러한 소잉 공정에는 블레이드(blade) 소잉 또는 레이저 소잉이 있다.
블레이드 소잉을 이용하여 웨이퍼 및 웨이퍼 상에 형성된 밀봉층(encapsulation layer)을 절단하는 경우, 웨이퍼와 밀봉층을 절단하는데 이용하는 블레이드는 다르다. 구체적으로, 밀봉층을 절단하기 위한 블레이드의 날의 두께는 웨이퍼의 스크라이브 레인보다 넓으므로, 날의 두께가 두꺼운 제1 블레이드로 밀봉층만 절단하고, 날의 두께가 얇은 제2 블레이드로 웨이퍼를 절단한다. 이에 따라, 소잉 공정에서 제1 블레이드에 의해 웨이퍼까지 절단되거나 웨이퍼의 일부가 떨어져 나가거나(chipping) 깨질(crack) 수 있다.
레이저 소잉을 이용하여 웨이퍼 및 웨이퍼 상에 형성된 밀봉층을 절단하는 경우, 파장이 낮은 자외선 레이저를 이용하는 경우 절단 속도가 느리고, 파장이 높은 적외선 레이저는 실리콘 웨이퍼에 잘 흡수되지 않아서 실리콘 웨이퍼의 절단에는 적합하지 않으며, 파장이 높은 녹색(Yb:YAG) 레이저 및 이산화탄소 레이저는 실리콘 웨이퍼에 손상이 생길 수 있는바 적합하지 않다.
따라서, 본 발명의 일 실시예는, 스크라이브 레인 상의 웨이퍼와 밀봉층 각각에 대하여 서로 다른 종류의 레이저를 순차적으로 조사하여 절단을 수행한다. 구체적으로, 파장이 높은 제1 레이저와 파장이 낮은 제2 레이저를 스크라이브 레인 상에 순차적으로 조사하여, 웨이퍼의 절단 속도를 높일 수 있다. 이에 대하여, 이하에서 상술하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 웨이퍼의 일부분을 나타낸다. 여기서, 도 3은 하나의 스크라이브 레인을 사이에 두고 이웃하게 배열되는 두 개의 반도체 칩의 일부에 대하여 한정하여 도시한 것이다.
도 3을 참조하면, 반도체 웨이퍼는 웨이퍼(100), 패시베이션막(passivation layer, 110), 제1 층간 절연막(120), 제1 및 제2 금속 배선층(130, 140), 보호층(protection layer, 150), 제1 및 제2 연결부(160, 170), 제2 층간 절연막(180) 및 밀봉층(190)을 포함한다.
웨이퍼(100)는 실리콘 웨이퍼일 수 있고, 상기 웨이퍼(100)에는 반도체 제조 공정에 의해 각종 반도체 소자를 구비하는 반도체 칩이 형성된다. 상기 웨이퍼(100)에는 스크라이브 레인(103)에 의해 한정되는 제1 반도체 칩(101) 및 제2 반 도체 칩(102)이 배열된다. 여기서는 두 개의 반도체 칩만을 도시하였으나, 웨이퍼(100)는 복수의 반도체 칩들을 포함할 수 있음은 본 실시예가 속하는 기술분야에서 통상의 지식을 가진 자는 이해할 수 있다.
패시베이션막(110)은 상기 웨이퍼(100) 상에 형성되어, 상기 웨이퍼(100) 내부의 패턴과 상기 웨이퍼(100) 상에 형성된 금속 패드(미도시)를 보호한다. 예를 들어, 상기 패시베이션막(110)은 SiO2와 같은 산화막, Si3N4와 같은 질화막, PSG(phosphor silicate glass) 또는 그들의 복합막으로 이루어질 수 있다.
제1 층간 절연막(120)은 상기 패시베이션막(110) 상에 균일한 두께로 형성되고, 상기 금속 패드의 일부분을 노출시킨다. 여기서, 제1 층간 절연막(120)은 폴리머(polymer) 계열의 절연물질을 사용할 수 있다.
제1 금속 배선층(130)은 상기 제1 층간 절연막(120) 상에 형성되고, 제1 반도체 칩(101)의 금속 패드와 연결된다. 또한, 제2 금속 배선층(140)은 상기 제1 층간 절연막(120) 상에 형성되고, 제2 반도체 칩(102)의 금속 패드와 연결된다. 제1 및 제2 금속 배선층(130, 140)은 배선을 위한 단자가 형성될 영역으로 금속 패드를 전기적으로 연장하기 위한 것이다.
여기서, 제1 및 제2 금속 배선층(130, 140)은 구리와 같은 금속층이 사용되며, 구리층의 상부 및 하부에 각각 니켈막과 티타늄막이 형성될 수도 있다. 보다 상세하게는, 상기 제1 및 제2 금속 배선층(130, 140)은 상기 제1 층간 절연막(120) 상에서 상기 제1 및 제2 반도체 칩(101, 102) 영역에 시드 메탈(seed metal)을 증 착한 후, 사진 식각하여 형성될 수 있다.
보호층(150)은 스크라이브 레인(103) 영역의 상기 제1 층간 절연막(120) 상에 형성된다. 여기서, 보호층(150)은 구리, 티타늄, 은, 금, 및 이들의 합금 중 적어도 하나 또는 이들의 다중층일 수 있다. 본 발명의 일 실시예에서, 보호층(150)은 상기 제1 및 제2 금속 배선층(130, 140)과 동시에 형성될 수 있다. 보다 상세하게는, 상기 보호층(150)은 상기 제1 층간 절연막(120) 상에서 상기 제1 및 제2 반도체 칩(101, 102) 영역 및 상기 스크라이브 레인(103) 영역에 동시에 시드 메탈을 증착한 후, 사진 식각하여 형성될 수 있다.
이러한 보호층(150)은 반도체 웨이퍼에 대한 소잉 공정에서 밀봉층(190)을 절단하는, 파장이 높은 제1 레이저(예를 들어, 이산화탄소 레이저, 적외선 레이저, 녹색 레이저 등)는 거의 흡수하지 못하므로, 제1 레이저에 의해서는 절단되지 않는다. 그러나, 보호층(150)은 반도체 웨이퍼에 대한 소잉 공정에서 웨이퍼(100)를 절단하는, 상기 제1 레이저보다 파장이 낮은 제2 레이저(예를 들어, 자외선 레이저 등)는 잘 흡수하므로, 제2 레이저에 의해 절단된다. 이로써, 제1 레이저로부터 웨이퍼(100)를 보호하여, 웨이퍼(100)가 잘려지거나 깨지는 것을 막을 수 있다.
제2 층간 절연막(160)은 상기 제1 및 제2 반도체 칩(101, 102) 영역의 상기 제1 층간 절연막(120), 상기 제1 및 제2 금속 배선층(130, 140)의 상부에 균일한 두께로 형성되고, 상기 제1 및 제2 금속 배선층(130, 140)의 일부분을 노출시킨다. 여기서, 제2 층간 절연막(160)은 폴리머 계열의 절연물질을 사용할 수 있다.
제1 연결부(170)는 상기 제1 금속 배선층(130) 상에 형성되어, 상기 제1 금 속 배선층(130)과 전기적으로 연결된다. 또한, 제2 연결부(180)는 상기 제2 금속 배선층(140) 상에 형성되어, 상기 제2 금속 배선층(140)과 전기적으로 연결된다. 이로써, 상기 제1 및 제2 연결부(170, 180)는 상기 제1 및 제2 금속 배선층(130, 140)을 통해 상기 제1 및 제2 반도체 칩(101, 102) 영역과 각각 전기적으로 연결된다.
여기서, 상기 제1 및 제2 연결부(170, 180)는 솔더 볼(solder ball), 솔더 범프(bump), 금 범프, 니켈 범프 등일 수 있다. 여기서, 제1 및 제2 연결부(170, 180)는 각각 상기 제1 및 제2 금속 배선층(130, 140) 상에 올려진 후, 열을 이용한 리플로우(reflow) 공정을 통해 상기 제1 및 제2 금속 배선층(130, 140)에 접합될 수 있다.
밀봉층(encapsulation layer, 190)은 상기 제1 및 제2 반도체 칩(101, 102) 영역의 상부에 형성된 제2 층간 절연막(160) 및 상기 스크라이브 레인(103) 영역의 상부에 형성된 보호층(150)의 상부에 형성되어, 반도체 웨이퍼를 보호한다. 또한, 밀봉층(190)은 상기 제1 및 제2 연결부(170, 180)가 외부 단자와 연결될 수 있도록 상기 제1 및 제2 연결부(170, 180)의 상부를 노출시킨다.
여기서, 밀봉층(19)은 예를 들어, 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 사용할 수 있으나, 이에 한정하지 않고 다양한 물질과 방식으로 형성할 수 있다. 이 경우, 밀봉층(190)으로 에폭시 수지 등과 같은 수지보다 강도가 높은 에폭시 몰딩 컴파운드가 사용되므로 외부로부터 강한 충격에도 손상에 방지될 뿐만 아니라 소잉 공정 시에도 에지 크랙 등이 방지된다.
본 발명의 일 실시예에서, 밀봉층(190)은 웨이퍼(100)의 전면뿐만 아니라, 측면 또는 후면에 형성될 수도 있다. 밀봉층(190)은 패키지 조립 및 실장 공정을 위한 작업 시 충격 등에 의해 웨이퍼(100)의 일부가 떨어져 나가거나 깨지는 것을 방지할 수 있다. 또한, 밀봉층(190)은 후속 공정에서 재배치 금속층 및 범프를 형성할 때 발생하는 스트레스에 의해 패턴이 손상되는 것을 방지할 수 있다.
도 4 내지 11은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 제조 방법을 설명하기 위한 단면도이다. 도 3은 스크라이브 레인(103)을 사이에 두고 이웃하게 배열되는 제1 및 제2 반도체 칩(101, 102)을 도시하였으나, 도 4 내지 11은 설명의 편의상 제1 반도체 칩(101)과 스크라이브 레인(103)의 영역만을 도시하였다.
도 4를 참조하면, 제1 반도체 칩(101)이 형성된 웨이퍼(100) 상에 금속 패드(111)가 형성된다. 상기 금속 패드(111)는 제1 반도체 칩(101)을 외부와 전기적으로 연결하는 패드로서, 예를 들어, 알루미늄 패드를 포함할 수 있다.
그 다음, 상기 웨이퍼(100) 상에 상기 금속 패드(111)의 일부분을 노출시키는 제1 개구부(112)를 가지는 패시베이션막(110)이 형성된다. 상기 패시베이션막(110)은 웨이퍼(100)의 패턴과 금속 패드(111)를 보호하고, SiO2와 같은 산화막, Si3N4와 같은 질화막, PSG 또는 그들의 복합막으로 이루어질 수 있다. 보다 상세하게는, 상기 패시베이션막(110)은 SiO2, Si3N4, PSG 등을 CVD(Chemical Vapor Deposition)법으로 증착한 다음 사진 식각하여 형성될 수 있다.
도 5를 참조하면, 상기 제1 개구부(112)에 의해 노출되는 상기 금속 패드(111)의 일부분을 노출시키는 제2 개구부(121)를 가지는 제1 층간 절연막(120)이 상기 패시베이션막(110) 상에 형성된다. 보다 상세하게는, 상기 제1 층간 절연막(120)은 상기 패시베이션막(110) 상에 폴리머 계열의 절연 물질을 증착하고, 사진 식각하여 형성된다.
도 6을 참조하면, 상기 제1 층간 절연막(120) 상에 스퍼터링(sputtering)법으로 시드 메탈(131)을 증착한 후, 사진 식각하여 패터닝한다. 여기서, 시드 메탈(131)은 구리, 티타늄, 티타늄 질화막, 티타늄/텅스텐막, 백금/실리콘막 또는 알루미늄 및 그 합금으로 형성될 수 있다.
도 7을 참조하면, 상기 시드 메탈(131) 상에 제1 금속 배치선(130) 및 보호층(150)을 도금(electroplating)에 의해 균일한 두께로 형성한다. 여기서, 상기 제1 금속 배치선(130) 및 상기 보호층(150)은 구리, 티타늄, 니켈, 은, 금, 또는 이들의 합금 또는 이들의 다중층일 수 있다.
도 8을 참조하면, 포토 리지스트를 제거하고, 상기 시드 메탈(131)을 에칭하여, 상기 제1 금속 배선층(130)과 상기 보호층(150)만을 남긴다.
도 9를 참조하면, 상기 제1 금속 배선층(130)의 일부분을 노출시키는 제3 개구부(161) 및 상기 보호층(150)을 노출시키는 제4 개구부(162)를 가지는 제2 층간 절연막(160)이 제1 층간 절연막(120) 상에 형성된다. 보다 상세하게는, 상기 제2 층간 절연막(160)은 폴리머 계열의 절연 물질을 증착하고, 사진 식각하여 형성된다.
도 10을 참조하면, 상기 제3 개구부(161)에 노출된 상기 제1 금속 배선층(130)에 제1 연결부(170)를 형성한다. 보다 상세하게는, 상기 제1 연결부(170)는 상기 제1 금속 배선층(130)에 안착된 후, 열을 이용한 리플로우 공정을 이용하여 상기 제1 금속 배선층(130)에 접합된다. 이로써, 상기 제1 연결부(170)는 상기 제1 금속 배선층(130)을 통해 상기 금속 패드(111)와 전기적으로 연결되고, 더 나아가 상기 제1 반도체 칩(101)과 전기적으로 연결된다. 여기서, 상기 연결부(170)는 솔더 볼, 솔더 범프, 금 범프, 니켈 범프 등일 수 있다.
도 11을 참조하면, 상기 제2 층간 절연막(160) 및 상기 보호층(150)의 상부에 밀봉층(190)을 형성한다. 이 경우, 밀봉층(190)은 상기 제1 연결부(170)의 상부를 노출시킴으로써, 상기 제1 연결부(170)가 외부 단자와 연결될 수 있도록 한다. 여기서, 상기 밀봉층(190)은 예를 들어, 에폭시 몰딩 컴파운드를 사용할 수 있으나, 상술한 바와 같이 이에 한정하지 않고 다양한 물질과 방식으로 형성할 수 있다. 여기서, 밀봉층은 웨이퍼의 일면을 덮지만, 본 발명은 이에 한정되지 않고, 밀봉층은 웨이퍼의 다른 면들을 덮을 수 있고, 이로써 웨이퍼의 패턴 내로 불순물이 침투하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 상기 반도체 칩(101)의 두께는 500 μm 이하이고, 상기 밀봉층(190)의 두께는 50 내지 300 μm일 수 있다.
도 12는 본 발명의 일 실시예에 따라 웨이퍼의 스크라이브 레인 상에 형성되는 보호층에 이용되는 물질들의 파장에 따른 흡수도를 나타낸다.
도 12를 참조하면, 가로축은 μm 단위의 파장(wavelength)을 나타내고, 세로 축은 % 단위의 흡수도를 나타낸다. 가시광선 보다 높은 파장에는 적외선(infrared ray, IR) 레이저, 이산화탄소(CO2) 레이저 및 녹색(Yb:YAG) 레이저가 있다. 여기서, 적외선 레이저의 파장은 3 μm 이상이고, 이산화탄소 레이저의 파장은 10.6 μm이고, 녹색 레이저의 파장은 1.030 μm이다. 한편, 가시광선 보다 낮은 파장에는 자외선(ultraviolet ray, UV) 레이저 및 엑시머 레이저가 있다. 여기서, 자외선 레이저의 파장은 0.3 μm 이하이고, 엑시머 레이저의 파장은 0.248 μm이다.
반도체 칩이 형성된 웨이퍼에서 웨이퍼는 낮은 파장을 가지는 레이저를 이용하는 경우 높은 속도로 효과적으로 절단되는 반면, 상기 웨이퍼 상에 형성된 밀봉층은 낮은 파장을 가지는 레이저를 이용하는 경우 절단 속도가 느리다.
따라서, 본 발명의 일 실시예는 웨이퍼와 밀봉층 사이에 높은 파장을 가지는 제1 레이저에 대한 흡수도가 낮고 낮은 파장을 가지는 제2 레이저에 대한 흡수도가 높은 보호층을 형성하고, 밀봉층을 절단할 때는 적외선 레이저, 이산화탄소 레이저 또는 녹색 레이저와 같이 높은 파장을 가지는 제1 레이저를 이용하고, 웨이퍼를 절단하는 경우 자외선 레이저와 같이 낮은 파장을 가지는 제2 레이저를 이용한다.
이 경우, 보호층은 제1 레이저에 대한 흡수도가 낮으므로 제1 레이저에 의해서는 거의 절단되지 않지만, 제2 레이저에 대한 흡수도가 높으므로 제2 레이저에 의해 웨이퍼와 함께 절단된다. 이와 같이, 보호층이 상기 제1 레이저로부터 웨이퍼를 보호해주는바, 웨이퍼의 손상을 막을 수 있다. 또한, 이와 동시에 밀봉층의 절단 시 제1 레이저를 이용하여 절단 속도를 높이고, 웨이퍼의 절단 시 제2 레이저 를 이용하여 절단 속도를 높일 수 있으므로, 전체적으로 반도체 칩이 형성된 웨이퍼의 절단 속도를 향상시킬 수 있는바, 반도체 칩 패키지의 생산 속도를 상승시킬 수 있다.
상술한 바와 같이, 웨이퍼의 스크라이브 레인 상에 형성되는 보호층에 구리(Cu), 은(Ag) 또는 이들의 합금 또는 다중층을 이용할 수 있다. 도 12에 도시된 바와 같이, 구리나 은의 경우, 파장이 1 μm 이상인 높은 파장의 레이저에 대한 흡수도는 매우 낮은 반면, 낮은 파장의 레이저에 대한 흡수도는 매우 높으므로, 본 발명의 일 실시예에 따라 웨이퍼와 밀봉층 사이에 형성되기에 적합하다.
도 13은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 제조 방법을 나타내는 흐름도이다.
도 13을 참조하면, 1300 단계에서, 복수의 반도체 칩들이 형성된 웨이퍼의 스크라이브 레인 상에 보호층을 형성한다.
1310 단계에서, 상기 복수의 반도체 칩들 및 상기 보호층의 상부에 밀봉층을 형성한다.
1320 단계에서, 상기 스크라이브 레인에 적어도 두 종류의 레이저들을 순차적으로 조사하여 상기 복수의 반도체 칩들을 분리한다. 본 발명의 일 실시예에서, 상기 스크라이브 레인에 제1 레이저를 조사하여 상기 보호층의 상부에 형성된 상기 밀봉층을 절단하고, 상기 스크라이브 레인에 상기 제1 레이저보다 낮은 파장을 가지는 제2 레이저를 조사하여 상기 보호층 및 상기 웨이퍼를 절단할 수 있다.
본 발명의 일 실시예에서, 상기 반도체 칩 패키지의 제조 방법은 상기 웨이 퍼 상에 상기 복수의 반도체 칩들과 각각 전기적으로 연결되는 복수의 연결부들을 형성하는 단계를 더 포함하고, 상기 밀봉층은 상기 복수의 연결부들의 상부를 노출시킬 수 있다.
또한, 본 발명의 일 실시예에서, 상기 웨이퍼 상에 상기 반도체 칩의 금속 패드를 형성하는 단계; 상기 금속 패드의 일부를 노출시키는 제1 층간 절연막을 상기 웨이퍼의 상부에 형성하는 단계; 상기 제1 층간 절연막의 상부에 금속 배선층을 형성하는 단계; 및 상기 금속 배선층의 일부를 노출시키도록 상기 금속 배선층의 상부에 제2 층간 절연막을 형성하는 단계를 더 포함하고, 상기 복수의 연결부들은 상기 금속 배선층과 전기적으로 연결될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 웨이퍼의 절단 방법을 나타내는 흐름도이다.
도 14를 참조하면, 복수의 반도체 칩들이 형성된 웨이퍼 및 상기 웨이퍼의 상부에 형성되는 밀봉층을 포함하는 반도체 웨이퍼의 절단 방법은 다음 단계들을 포함한다.
1400 단계에서, 상기 웨이퍼의 스크라이브 레인 상에 보호층을 형성한다.
1410 단계에서, 상기 스크라이브 레인에 제1 레이저를 조사하여 상기 보호층의 상부에 형성된 상기 밀봉층을 절단한다.
1420 단계에서, 상기 스크라이브 레인에 상기 제1 레이저보다 낮은 파장을 가지는 제2 레이저를 조사하여 상기 보호층 및 상기 웨이퍼를 절단한다.
상기한 본 발명은 또한 컴퓨터에서 판독 가능한 저장 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터에서 판독 가능한 저장 매체는 컴퓨터 시스템에 의하여 판독 가능한 데이터가 저장되는 모든 종류의 저장장치를 포함한다. 컴퓨터에서 판독 가능한 저장 매체의 예로는 ROM, RAM, CD-ROM, DVD, 자기 테이프, 플로피디스크, 광데이터 저장장치, 플래시 메모리 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터에서 판독 가능한 저장 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터에서 판독 가능한 코드가 저장되고 실행될 수 있다. 여기서, 저장 매체에 저장되는 프로그램 또는 코드라 함은 특정한 결과를 얻기 위하여 컴퓨터 등이 정보처리능력을 갖는 장치 내에서 직접적 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 의미한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭에 여하를 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1의 복수의 반도체 칩들이 형성된 웨이퍼를 나타낸다.
도 2는 도 1의 웨이퍼의 일부분(10)을 확대한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 웨이퍼의 일부분을 나타낸다.
도 4 내지 11은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 일 실시예에 따라 웨이퍼의 스크라이브 레인 상에 형성되는 보호층에 이용되는 물질들의 파장에 따른 흡수도를 나타낸다.
도 13은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 제조 방법을 나타내는 흐름도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 웨이퍼의 절단 방법을 나타내는 흐름도이다.

Claims (20)

  1. 복수의 반도체 칩들이 형성된 웨이퍼의 스크라이브 레인(scribe lane) 상에 보호층(protection layer)을 형성하는 단계;
    상기 복수의 반도체 칩들 및 상기 보호층의 상부에 밀봉층(encapsulation layer)을 형성하는 단계; 및
    상기 보호층이 형성된 상기 스크라이브 레인에 적어도 두 종류의 레이저들을 순차적으로 조사하여 상기 복수의 반도체 칩들을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  2. 제1항에 있어서, 상기 복수의 반도체 칩들을 분리하는 단계는
    상기 스크라이브 레인에 제1 레이저를 조사하여 상기 보호층의 상부에 형성된 상기 밀봉층을 절단하는 단계; 및
    상기 스크라이브 레인에 상기 제1 레이저보다 낮은 파장을 가지는 제2 레이저를 조사하여 상기 보호층 및 상기 웨이퍼를 절단하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  3. 제2항에 있어서, 상기 보호층은 상기 제1 레이저에 대한 흡수도는 낮고, 상기 제2 레이저에 대한 흡수도는 높은 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  4. 제3항에 있어서, 상기 보호층은 구리, 티타늄, 니켈, 은, 금 또는 이들의 합금 중 적어도 하나 또는 이들을 포함하는 다중층인 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  5. 제2항에 있어서, 상기 제1 레이저는 적외선 레이저, 이산화탄소 레이저 및 녹색 레이저 중 적어도 하나인 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  6. 제2항에 있어서, 상기 제2 레이저는 자외선 레이저인 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  7. 제1항에 있어서,
    상기 웨이퍼 상에 상기 복수의 반도체 칩들과 각각 전기적으로 연결되는 복수의 연결부들을 형성하는 단계를 더 포함하고,
    상기 밀봉층은 상기 복수의 연결부들의 상부를 노출시키는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 웨이퍼 상에 상기 반도체 칩의 금속 패드를 형성하는 단계;
    상기 금속 패드의 일부를 노출시키는 제1 층간 절연막을 상기 웨이퍼의 상부 에 형성하는 단계;
    상기 제1 층간 절연막의 상부에 금속 배선층을 형성하는 단계; 및
    상기 금속 배선층의 일부를 노출시키도록 상기 금속 배선층의 상부에 제2 층간 절연막을 형성하는 단계를 더 포함하고,
    상기 복수의 연결부들은 상기 금속 배선층과 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  9. 제7항에 있어서, 상기 복수의 연결부들은 솔더 볼(solder ball), 솔더 범프(bump), 금 범프, 니켈 범프 중 적어도 하나인 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  10. 제1항에 있어서, 상기 밀봉층은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)인 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  11. 복수의 반도체 칩들이 형성된 웨이퍼 및 상기 웨이퍼의 상부에 형성되는 밀봉층을 포함하는 반도체 웨이퍼의 절단 방법에 있어서,
    상기 웨이퍼의 스크라이브 레인 상에 보호층을 형성하는 단계;
    상기 보호층이 형성된 상기 스크라이브 레인에 제1 레이저를 조사하여 상기 보호층의 상부에 형성된 상기 밀봉층을 절단하는 단계; 및
    상기 스크라이브 레인에 상기 제1 레이저보다 낮은 파장을 가지는 제2 레이 저를 조사하여 상기 보호층 및 상기 웨이퍼를 절단하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼의 절단 방법.
  12. 제11항에 있어서, 상기 보호층은 상기 제1 레이저에 대한 흡수도는 낮고, 상기 제2 레이저에 대한 흡수도는 높은 것을 특징으로 하는 반도체 웨이퍼의 절단 방법.
  13. 제12항에 있어서, 상기 보호층은 구리, 티타늄, 니켈, 은, 금 또는 이들의 합금 중 적어도 하나 또는 이들을 포함하는 다중층인 것을 특징으로 하는 반도체 웨이퍼의 절단 방법.
  14. 제11항에 있어서, 상기 제1 레이저는 적외선 레이저, 이산화탄소 레이저 및 녹색 레이저 중 적어도 하나인 것을 특징으로 하는 반도체 웨이퍼의 절단 방법.
  15. 제11항에 있어서, 상기 제2 레이저는 자외선 레이저인 것을 특징으로 하는 반도체 웨이퍼의 절단 방법.
  16. 웨이퍼에 형성되는 복수의 반도체 칩들;
    상기 웨이퍼의 스크라이브 레인 상에 형성되는 보호층; 및
    상기 복수의 반도체 칩들 및 상기 보호층의 상부에 형성되는 밀봉층을 포함 하고,
    상기 보호층은 상기 밀봉층을 절단하는데 이용되는 제1 레이저에 대한 흡수도는 낮고, 상기 제1 레이저보다 낮은 파장을 가지고 상기 웨이퍼를 절단하는데 이용되는 제2 레이저에 대한 흡수도는 높은 것을 특징으로 하는 반도체 웨이퍼.
  17. 제16항에 있어서, 상기 웨이퍼 상에 형성되어 상기 복수의 반도체 칩들과 각각 전기적으로 연결되는 복수의 연결부들을 더 포함하고,
    상기 밀봉층은 상기 복수의 연결부들의 상부를 노출시키는 것을 특징으로 하는 반도체 웨이퍼.
  18. 제17항에 있어서,
    상기 웨이퍼 상에 형성되는 상기 반도체 칩의 금속 패드;
    상부 금속 패드의 일부를 노출시키도록 상기 웨이퍼의 상부에 형성되는 제1 층간 절연막;
    상기 제1 층간 절연막의 상부에 형성되는 금속 배선층; 및
    상기 금속 배선층의 일부를 노출시키도록 상기 금속 배선층의 상부에 형성되는 제2 층간 절연막을 더 포함하고,
    상기 복수의 연결부들은 상기 금속 배선층과 전기적으로 연결되는 것을 특징으로 하는 반도체 웨이퍼.
  19. 제16항에 있어서, 상기 제1 레이저는 적외선 레이저, 이산화탄소 레이저 및 녹색 레이저 중 적어도 하나이고, 상기 제2 레이저는 자외선 레이저인 것을 특징으로 하는 반도체 웨이퍼.
  20. 제16항에 있어서, 상기 복수의 연결부들은 솔더 볼, 솔더 범프, 금 범프, 니켈 범프 중 적어도 하나인 것을 특징으로 하는 반도체 웨이퍼.
KR1020080049271A 2008-05-27 2008-05-27 반도체 칩 패키지의 제조 방법, 반도체 웨이퍼 및 그 절단방법 KR20090123280A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170135589A (ko) * 2016-05-31 2017-12-08 삼성전자주식회사 반도체 장치
WO2019151842A1 (ko) * 2018-02-05 2019-08-08 크루셜머신즈 주식회사 전자부품의 리플로우 및 리워크 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141202B2 (en) * 2013-05-20 2018-11-27 Qualcomm Incorporated Semiconductor device comprising mold for top side and sidewall protection
US9269675B2 (en) * 2013-10-18 2016-02-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
JP2017056465A (ja) * 2015-09-14 2017-03-23 株式会社ディスコ パッケージ基板の加工方法
US20190131247A1 (en) * 2017-10-31 2019-05-02 Microchip Technology Incorporated Semiconductor Wafer Cutting Using A Polymer Coating To Reduce Physical Damage

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326701B1 (en) * 1999-02-24 2001-12-04 Sanyo Electric Co., Ltd. Chip size package and manufacturing method thereof
KR20030064808A (ko) * 2000-12-15 2003-08-02 엑스에스아이엘 테크놀러지 리미티드 반도체 재료의 레이저 기계 가공
US7087463B2 (en) * 2004-08-04 2006-08-08 Gelcore, Llc Laser separation of encapsulated submount

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170135589A (ko) * 2016-05-31 2017-12-08 삼성전자주식회사 반도체 장치
WO2019151842A1 (ko) * 2018-02-05 2019-08-08 크루셜머신즈 주식회사 전자부품의 리플로우 및 리워크 장치

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