KR20170135589A - 반도체 장치 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 장치는, 메인 칩 영역과 메인 칩 영역을 둘러싸는 잔류 스크라이브 레인 영역을 포함하는 반도체 기판, 메인 칩 영역 상에 패시베이션층에 의해 오픈된 복수의 범프 패드, 잔류 스크라이브 레인 영역 상에 메인 칩 영역의 가장자리를 따라 배열된 복수의 댐 구조체, 패시베이션층의 일부분으로 구성되고 메인 칩 영역으로부터 잔류 스크라이브 레인 영역을 가로지르는 제1 방향으로 연장되고 복수의 댐 구조체 상에 소정의 폭을 가지고 소정의 간격으로 배열되는 복수의 브릿지 패턴, 복수의 범프 패드 상에 배치되는 시드층, 및 시드층 상에 배치되는 범프를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로서, 보다 상세하게는, 반도체 기판에서 각각의 반도체 장치에 배치되는 범프가 균일한 높이를 가질 수 있도록 복수의 브릿지 패턴을 포함하는 반도체 장치에 관한 것이다.
일반적으로 반도체 장치는 집적 회로 소자가 형성된 반도체 기판을 절삭하는 다이 소잉(die sawing) 공정을 거쳐 만들어진다. 다이 소잉 공정 동안, 소잉 블레이드(sawing blade)는 스크라이브 레인 영역(scribe lane region)을 따라 반도체 기판을 절삭하고, 그 결과 복수의 반도체 장치들은 물리적으로 분리된다. 집적 회로 소자의 대용량화 및 고집적화가 요구됨에 따라, 반도체 기판에서 스크라이브 레인 영역이 차지하는 면적이 감소하고 있으며, 다이 소잉 공정 동안 반도체 장치에 가해지는 스트레스로 인하여 집적 회로 소자가 손상될 위험이 증가하고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 각각의 반도체 장치에 배치되는 범프가 균일한 높이를 가질 수 있도록 하는 반도체 장치에 관한 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 각각의 반도체 장치에 배치되는 범프가 균일한 높이를 가질 수 있도록 하는 반도체 장치의 제조 방법에 관한 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치는, 메인 칩 영역과 상기 메인 칩 영역을 둘러싸는 잔류 스크라이브 레인 영역을 포함하는 반도체 기판; 상기 메인 칩 영역 상에, 패시베이션층에 의해 오픈된 복수의 범프 패드; 상기 잔류 스크라이브 레인 영역 상에, 상기 메인 칩 영역의 가장자리를 따라 배열된 복수의 댐 구조체; 상기 패시베이션층의 일부분으로 구성되고, 상기 메인 칩 영역으로부터 상기 잔류 스크라이브 레인 영역을 가로지르는 제1 방향으로 연장되고, 상기 복수의 댐 구조체 상에 소정의 폭을 가지고 소정의 간격으로 배열되는 복수의 브릿지 패턴; 상기 복수의 범프 패드 상에 배치되는 시드층; 및 상기 시드층 상에 배치되는 범프;를 포함한다.
예시적인 실시예들에서, 상기 복수의 브릿지 패턴은 상기 메인 칩 영역의 각각의 가장자리에 모두 형성되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 복수의 브릿지 패턴은 상기 메인 칩 영역의 각각의 가장자리 중 일부에는 형성되는 않는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 복수의 브릿지 패턴의 하면은 상기 복수의 댐 구조체의 굴곡을 따라 형성되고, 상기 복수의 브릿지 패턴의 상면은 편평한 것을 특징으로 한다.
예시적인 실시예들에서, 상기 패시베이션층 및 상기 복수의 브릿지 패턴은 감광성 폴리이미드(Photo Sensitive Polyimide)인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 범프는 전기 도금으로 형성되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 복수의 댐 구조체는 상면에 엠보싱 패턴을 포함하고, 상기 복수의 브릿지 패턴은 상기 엠보싱 패턴을 덮도록 형성되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 복수의 브릿지 패턴의 일단은 상기 메인 칩 영역의 가장자리 부근까지 연장되고, 상기 복수의 브릿지 패턴의 타단은 잔류 스크라이브 레인 영역의 최외각까지 연장되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 복수의 브릿지 패턴의 타단은 불규칙적인 파단면을 가지는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 복수의 댐 구조체는 상기 메인 칩 영역의 가장자리를 따라 상기 제1 방향과 수직하는 제2 방향으로 연장되는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치는, 복수의 메인 칩 영역과 상기 복수의 메인 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 반도체 기판; 상기 복수의 메인 칩 영역 상에, 패시베이션층에 의해 오픈된 복수의 범프 패드; 상기 스크라이브 레인 영역 상에, 상기 복수의 메인 칩 영역의 가장자리를 따라 배열된 복수의 댐 구조체; 상기 스크라이브 레인 영역 상에, 상기 패시베이션층이 형성되지 않은 오픈 영역 및 상기 복수의 댐 구조체 상에 상기 패시베이션층이 형성된 복수의 브릿지 패턴; 상기 복수의 범프 패드 상에 배치되는 시드층; 및 상기 시드층 상에 배치되는 범프;를 포함한다.
예시적인 실시예들에서, 상기 복수의 브릿지 패턴은 상기 복수의 메인 칩 영역 중 서로 인접한 메인 칩 영역을 연결하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 스크라이브 레인 영역은 상기 메인 칩 영역을 둘러싸는 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 포함하고, 상기 복수의 댐 구조체는 상기 제1 영역에 형성되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 복수의 브릿지 패턴은 상기 복수의 댐 구조체를 구성하는 각각의 댐 구조체의 일부분을 덮는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 스크레이브 레인 영역 중 상기 오픈 영역의 면적은 상기 복수의 브릿지 패턴의 면적보다 큰 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 반도체 장치는, 스크라이브 레인 영역에 형성된 댐 구조체들 사이의 종횡비가 큰 트렌치로 인해 발생하는 시드층의 불균일한 형성을 완화하기 위하여, 상기 댐 구조체들 상에 복수의 브릿지 패턴을 형성함으로써, 각각의 반도체 장치에 배치되는 범프가 균일한 높이를 가질 수 있도록 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 포함하는 반도체 기판을 나타내는 개략적인 평면도이다.
도 2는 도 1의 Ⅱ로 표시한 영역을 확대하여 나타내는 복수의 반도체 장치들의 개략적인 평면도이다.
도 3은 도 2의 Ⅲ로 표시한 영역을 확대하여 나타내는 반도체 장치의 일부분의 개략적인 평면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 5는 도 4의 A-A'선 및 B-B'선에 따르는 반도체 장치의 개략적인 수직 단면도이다.
도 6a 및 도 13b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 14는 비교예에 따른 반도체 장치 및 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치에서 범프의 높이 분포를 나타내는 그래프이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 포함하는 시스템을 나타내는 구성도이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 포함하는 메모리 카드를 나타내는 구성도이다.
본 발명의 예시적인 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시 예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들어, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들어, 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
여기에서 사용된 '및/또는' 용어는 언급된 부재들의 각각 및 하나 이상의 모든 조합을 포함한다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 포함하는 반도체 기판을 나타내는 개략적인 평면도이다.
도 1을 참조하면, 메인 칩 영역(MC) 및 상기 메인 칩 영역(MC) 사이에 정의된 스크라이브 레인 영역(scribe lane region)(SL)을 포함하는 반도체 기판(102)을 나타낸다.
복수의 반도체 장치(100)들은 메인 칩 영역(MC)과 상기 메인 칩 영역(MC) 주변의 잔류 스크라이브 레인 영역(RSL, 도 4 참조)을 포함할 수 있다. 설명의 편의를 위하여, 도면에서 상기 반도체 장치(100)를 구성하는 일부 구성 요소만을 도시한다.
상기 반도체 기판(102)은 웨이퍼를 지칭할 수 있다. 상기 반도체 기판(102)은 반도체 물질을 포함할 수 있으며, 예를 들어, 실리콘(Si)을 포함할 수 있다. 또는, 상기 반도체 기판(102)은 저머늄(Ge)과 같은 반도체 원소 물질, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide) 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 일부 실시예에서, 상기 반도체 기판(102)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 반도체 기판(102)은 도전 영역, 예를 들면, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조체 등을 포함할 수 있다. 상기 반도체 기판(102)은 상기 복수의 반도체 장치(100)들이 형성된 상면 및 상기 상면에 대향하는 하면을 갖는다. 상기 하면은 반도체 기판(102)의 두께를 얇게 하기 위해 연마 공정이 수행된 연마면일 수 있다. 상기 연마 공정은 그라인딩(grinding) 방식을 포함할 수 있다.
상기 복수의 반도체 장치(100)들은 반도체 기판(102)에 2차원적으로 배열될 수 있다. 반도체 장치(100)는 기억 소자, 로직(logic) 소자 또는 논리 소자 등을 포함할 수 있다. 상기 복수의 반도체 장치(100)들 각각의 상면에는 복수의 범프 패드(140)들이 배열될 수 있다.
상기 스크라이브 레인 영역(SL)은 제1 방향(D1) 및 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로 연장될 수 있다. 상기 스크라이브 레인 영역(SL)은 일정한 폭을 갖는 직선의 레인 형태일 수 있다. 즉, 상기 복수의 반도체 장치(100)들은 상기 스크라이브 레인 영역(SL)에 의하여 둘러싸여 서로 이격되도록 배치될 수 있다. 일반적으로 상기 복수의 반도체 장치(100)들은 상기 스크라이브 레인 영역(SL)을 따라 다이 소잉(die sawing) 공정을 수행함으로써, 반도체 칩 형태로 서로 분리될 수 있다.
상기 다이 소잉 공정에 의하여 반도체 기판(102) 및 상기 반도체 기판(102) 상에 형성된 다양한 종류의 물질막 등이 절삭됨에 따라, 상기 반도체 기판(102)은 복수의 반도체 장치(100)들로 물리적으로 서로 분리될 수 있다.
최근 집적 회로 소자의 대용량화 및 고집적화가 요구됨에 따라, 반도체 기판(102)에서 스크라이브 레인 영역(SL)이 차지하는 면적이 감소하고 있으며, 다이 소잉 공정 동안 반도체 장치(100)에 가해지는 스트레스로 인하여 집적 회로 소자가 손상될 위험이 증가하고 있다. 따라서, 최근 반도체 기판(102)을 절삭하는 다이 소잉 공정에서 발생할 수 있는 크랙의 전파를 막을 수 있도록, 상기 스크라이브 레인 영역(SL)의 일부분에 복수의 댐 구조체(110)들을 형성하여, 집적 회로 소자의 불량을 방지할 수 있는 반도체 장치(100)가 제조되고 있다.
이러한 반도체 장치(100)의 경우, 상기 복수의 댐 구조체(110)들이 형성됨에 따라, 상기 복수의 댐 구조체(110)들 사이에 종횡비가 큰 트렌치가 형성되게 된다. 상기 범프 패드(140)에 범프를 형성하고자 시드층을 형성할 시, 상기 시드층이 상기 트렌치의 측벽을 따라 균일하게 퇴적될 수 없어, 상기 시드층의 오픈 불량 또는 저항 증가가 발생할 수 있다.
이에 따라, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치(100)는 상기 스크라이브 레인 영역(SL)에 상기 복수의 댐 구조체(110)들의 상면을 가로지르는 복수의 브릿지 패턴(미도시)들을 형성하여, 상기 트렌치로 인한 굴곡을 완화한다. 이를 통해, 상기 복수의 댐 구조체(110)들을 그대로 사용하면서도 상기 시드층을 일부분에서 균일하게 형성함으로써, 범프 형성을 위한 전기 도금 공정 시, 상기 시드층의 저항 증가를 방지하여 상기 범프 패드 상에 형성되는 범프의 높이 산포를 개선할 수 있다. 이하 자세한 내용을 설명하도록 한다.
도 2는 도 1의 Ⅱ로 표시한 영역을 확대하여 나타내는 복수의 반도체 장치들의 개략적인 평면도이다.
도 2를 참조하면, 반도체 기판(102)의 중심부에 위치하는 복수의 반도체 장치(100)들의 구성 요소인 복수의 댐 구조체(110)들, 패시베이션층(200) 및 복수의 범프(400)들의 상대적인 위치 관계를 나타낸다.
반도체 기판(102)은 복수의 메인 칩 영역(MC)들을 포함할 수 있으며, 이웃하는 메인 칩 영역(MC)은 스크라이브 레인 영역(SL)을 사이에 두고 이격될 수 있다. 메인 칩 영역(MC)에는 집적 회로 소자가 형성될 수 있다. 상기 집적 회로 소자는 메모리 소자 또는 로직 소자를 포함할 수 있다. 또한, 상기 집적 회로 소자는 다양한 종류의 복수의 개별 소자를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자, 예를 들면, CMOS 트랜지스터 등과 같은 MOSFET, 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS, 능동 소자 및/또는 수동 소자 등을 포함할 수 있다.
복수의 댐 구조체(110)들은 스크라이브 레인 영역(SL)에 상기 반도체 장치(100)와 인접한 부분에서 상기 반도체 장치(100)의 가장자리를 둘러싸도록 형성될 수 있다. 상기 복수의 댐 구조체(110)들은 상기 반도체 기판(102)의 상면으로부터 시작하여, 제1 방향(D1) 및 제2 방향(D2)과 각각 수직하는 제3 방향(D3)으로 연장할 수 있다. 또한, 상기 복수의 댐 구조체(110)들은 메인 칩 영역(MC)의 가장자리를 불연속적으로 둘러쌀 수 있다. 즉, 상기 복수의 댐 구조체(110)들은 동일한 간격 또는 상이한 간격마다 서로 이격되어 형성될 수 있다. 상기 복수의 댐 구조체(110)들은 도전성 물질을 포함할 수 있다.
패시베이션층(200)은 상기 메인 칩 영역(MC)을 덮는 메인 칩 보호층(210) 및 상기 스크라이브 레인 영역(SL)에 서로 인접하는 메인 칩 보호층(210)을 연결하는 브릿지 형태로 상기 복수의 댐 구조체(110)들의 일부분을 가로지르는 복수의 브릿지 패턴(220)으로 구성될 수 있다. 상기 패시베이션층(200)은 여러 가지 재질의 물질을 사용할 수 있으며, 예를 들어, 감광성 폴리이미드(Photo Sensitive Polyimide, PSPI)와 같은 재질로 형성할 수 있다.
상기 스크라이브 레인 영역(SL) 중 상기 복수의 브릿지 패턴(220)들이 형성되지 않은 영역은 상기 패시베이션층(200)이 오픈된 영역이다. 상기 복수의 브릿지 패턴(220)들은 상기 메인 칩 영역(MC)의 각각의 가장자리에 모두 형성될 수 있고, 각각의 가장자리에 동일한 개수로 형성될 수 있다. 또는, 상기 복수의 브릿지 패턴(220)들은 상기 메인 칩 영역(MC)의 각각의 가장자리 중 일부에만 형성될 수 있고, 각각의 가장자리에 서로 다른 개수로 형성될 수 있다. 도면에는, 상기 복수의 브릿지 패턴(220)들이 상기 메인 칩 영역(MC)의 각각의 가장자리에 5개씩 형성되어 있는 것으로 도시되어 있으나, 상기 복수의 브릿지 패턴(220)들의 개수는 이에 한정되는 것은 아니다.
복수의 범프(400)들은 상기 메인 칩 영역(MC) 상에 상기 패시베이션층(200)에 의하여 노출된 범프 패드(미도시) 상에 형성될 수 있다. 상기 복수의 범프(400)들은 필라층 및 솔더층의 이중 구조로 형성될 수 있다. 상기 필라층은 구리로 형성될 수 있다. 상기 솔더층은 주석(Sn)과 은(Ag)의 합금일 수 있으며, 필요에 따라 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 안티몬(Sb) 등의 첨가제가 추가될 수 있다. 상기 복수의 범프(400)들은 전기 도금 방식으로 형성될 수 있다. 도면에서 상기 복수의 범프(400)들은 상기 메인 칩 영역(MC)의 일부 가장자리에 일렬로 배열된 형태로 도시되어 있으나, 이에 한정되는 것은 아니고, 상기 메인 칩 영역(MC)의 중심부에도 형성될 수도 있다. 또한, 상기 메인 칩 영역(MC) 내에는 상기 복수의 범프(400)들이 수십 내지 수백 개가 존재할 수 있으나, 설명의 편의를 위하여 6개의 범프(400)들만을 도시하였다.
도 3은 도 2의 Ⅲ로 표시한 영역을 확대하여 나타내는 반도체 장치의 일부분의 개략적인 평면도이다.
도 3을 참조하면, 복수의 댐 구조체(110)들, 패시베이션층(200) 및 복수의 범프(400)들의 스크라이브 레인 영역(SL)에서 상대적인 위치 관계를 나타낸다.
상기 스크라이브 레인 영역(SL)은 상기 메인 칩 영역(MC)과 인접한 부분에서 상기 메인 칩 영역(MC)의 가장자리를 둘러싸는 제1 영역(P1)과 상기 제1 영역(P1)을 둘러싸는 제2 영역(P2)을 포함할 수 있다. 즉, 제2 영역(P2)은 제1 영역(P1)을 사이에 두고 메인 칩 영역(MC)과 이격될 수 있다. 여기서, 제1 영역(P1)은 다이 소잉 공정 동안 소잉 블레이드가 지나가지 않는 부분일 수 있고, 제2 영역(P2)은 다이 소잉 공정 동안 소잉 블레이드가 지나가며 절삭되는 부분을 포함할 수 있다. 즉, 소잉 블레이드는 제2 영역(P2)을 따라서 반도체 기판(102, 도 2 참조)을 절삭할 수 있다.
상기 다이 소잉 공정에 의하여 상기 반도체 기판 및 상기 반도체 기판 상에 형성된 다양한 물질막 등이 절삭됨에 따라, 복수의 반도체 장치(100, 도 2 참조)들로 물리적으로 분리될 수 있다.
상기 복수의 댐 구조체(110)들은 상기 스크라이브 레인 영역(SL)의 제1 영역(P1) 내의 상기 반도체 기판 상에 배치될 수 있다. 복수의 댐 구조체(110)들은 상기 반도체 기판의 상면으로부터 시작하여, 제3 방향(D3)으로 연장할 수 있다. 또, 상기 복수의 댐 구조체(110)들은 상기 메인 칩 영역(MC)의 가장자리를 겹겹이 둘러쌀 수 있다. 일부 실시예에서, 상기 복수의 댐 구조체(110)들의 상면에는 절연막이 형성될 수 있다. 일부 실시예에서, 상기 복수의 댐 구조체(110)들의 상면에 엠보싱 패턴이 형성될 수 있다. 상기 엠보싱 패턴은 절연막의 상면으로부터 돌출된 형상을 가지는 엠보싱 구조체들로 구성될 수 있다.
상기 패시베이션층(200)은 상기 메인 칩 영역(MC)을 덮는 메인 칩 보호층(210) 및 상기 스크라이브 레인 영역(SL) 상에 서로 인접하는 메인 칩 보호층(210)을 연결하는 브릿지 형태로 상기 복수의 댐 구조체(110)들의 일부분을 가로지르는 복수의 브릿지 패턴(220)들로 구성될 수 있다. 상기 복수의 브릿지 패턴(220)들에 의하여 덮이는 스크라이브 레인 영역(SL)의 면적보다 상기 복수의 브릿지 패턴(220)들에 의하여 덮이지 않는 스크라이브 레인 영역(SL)의 오픈 면적이 더 클 수 있다. 즉, 상기 브릿지 패턴(220)의 너비(W1)보다 상기 오픈 면적의 너비(W2)가 더 클 수 있다.
상기 복수의 브릿지 패턴(220)들의 개수 및 너비(W1)를 조절하여, 상기 복수의 브릿지 패턴(220)들 상의 시드층을 통한 전류 이동을 원활하게 하면서도 다이 소잉 공정 시의 스트레스 증가를 최소로 할 수 있도록 한다. 즉, 반도체 기판의 직경, 범프의 개수, 범프의 높이, 시드층의 두께 및 전기 도금의 종류 등을 복합적으로 고려하여 상기 복수의 브릿지 패턴(220)들의 개수 및 너비(W1)를 조절할 수 있다.
도면에는 상기 복수의 브릿지 패턴(220)들이 불연속적인 상기 복수의 댐 구조체(110)들의 중심 부근을 가로지르는 것으로 도시되어 있으나, 이에 한정되는 것은 아니고, 상기 복수의 댐 구조체(110)들의 중심 부근이 아닌 다른 일부분의 상면을 지나도록 형성될 수도 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 4를 참조하면, 다이 소잉 공정을 통해 분리된 하나의 반도체 장치(100)를 나타낸다. 상기 반도체 장치(100)는 메인 칩 영역(MC)과 상기 메인 칩 영역(MC) 주변의 잔류 스크라이브 레인 영역(RSL)을 포함할 수 있다.
여기서, 잔류 스크라이브 레인 영역(RSL)은 반도체 장치(100)에 대하여 다이 소잉 공정이 수행된 후 메인 칩 영역(MC) 주변에 남아있는 스크라이브 레인 영역을 의미할 수 있다. 예를 들어, 상기 잔류 스크라이브 레인 영역(RSL)은 제1 영역(P1, 도 3 참조) 및 상기 제1 영역과 인접한 제2 영역(P2, 도 3 참조)의 일부분을 포함할 수 있다.
상기 잔류 스크라이브 레인 영역(RSL)에는 복수의 댐 구조체(110)들 및 복수의 브릿지 패턴(220)들의 절단된 일부가 존재할 수 있다. 즉, 상기 복수의 브릿지 패턴(220)들의 일단은 상기 메인 칩 영역(MC)의 가장자리 부근에서 연장되고, 상기 복수의 브릿지 패턴(220)의 타단은 잔류 스크라이브 레인 영역(RSL)의 가장자리의 최외각까지 연장될 수 있다. 다이 소잉 공정 시, 스크라이브 레인 영역의 제2 영역 상에 존재하는 복수의 브릿지 패턴(220)의 중심부는 절단되어 사라질 수 있다. 따라서, 상기 복수의 브릿지 패턴(220)의 타단은 다이 소잉 공정으로 인하여 불규칙적인 파단면(220E, 도 13B 참조)을 가질 수 있다.
상기 잔류 스크라이브 레인 영역(RSL) 중 상기 복수의 브릿지 패턴(220)들이 형성되지 않은 영역은 상기 패시베이션층(200)이 오픈된 영역이다. 상기 복수의 브릿지 패턴(220)들은 상기 메인 칩 영역(MC)의 각각의 가장자리에 모두 형성될 수 있고, 각각의 가장자리에 동일한 개수로 형성될 수 있다. 또는, 상기 복수의 브릿지 패턴(220)은 상기 메인 칩 영역(MC)의 각각의 가장자리 중 일부에만 형성될 수 있고, 각각의 가장자리에 서로 다른 개수로 형성될 수 있다.
복수의 범프(400)들은 상기 복수의 브릿지 패턴(220)들 중 일부와 동일한 선상에 배치될 수 있다. 다만, 이에 한정되는 것은 아니다.
도 5는 도 4의 A-A'선 및 B-B'선에 따르는 반도체 장치의 개략적인 수직 단면도이다.
도 5를 참조하면, 브릿지 패턴(220)이 형성된 부분(A-A') 및 브릿지 패턴(220)이 형성되지 않은 부분(B-B')을 비교할 수 있도록, 잔류 스크라이브 레인 영역(RSL)과 메인 칩 영역(MC)의 일부를 나타내는 수직 단면도이다.
메인 칩 영역(MC) 내에 반도체 기판(102)에 적어도 하나의 트랜지스터(TR) 및 전극 구조체(120)를 포함하고, 상기 반도체 기판(102)에 상기 트랜지스터(TR) 및 상기 전극 구조체(120)를 감싸는 절연막(130)을 포함한다. 상기 절연막(130)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다. 상기 절연막(130)의 상면(130T)에는 상기 전극 구조체(120)의 상면과 전기적으로 연결되는 범프 패드(140) 및 상기 범프 패드(140)를 노출시키는 패시베이션층(200)을 포함한다. 상기 범프 패드(140) 상에는 순차적으로 시드 패턴층(320), 필라층(410) 및 솔더층(430)을 포함한다.
메인 칩 영역(MC) 부분의 절연막(130)의 상면(130T)은 메인 칩 보호층(210)에 의하여 덮인다. 이는 브릿지 패턴(220)이 형성된 부분(A-A') 및 브릿지 패턴(220)이 형성되지 않은 부분(B-B')에서 동일하다.
잔류 스크라이브 레인 영역(RSL) 내의 반도체 기판(102)에 복수의 댐 구조체(110)들을 포함하고, 상기 반도체 기판(102)의 상면에 상기 복수의 댐 구조체(110)들을 감싸는 절연막(130)을 포함한다. 일부 실시예에서, 상기 복수의 댐 구조체(110)들의 상면에는 엠보싱 패턴(미도시)이 형성될 수 있다. 상기 복수의 댐 구조체(110)들 사이의 종횡비가 큰 트렌치(130H)는 브릿지 패턴(220)이 형성된 부분(A-A')에서는 상기 브릿지 패턴(220)에 의하여 트렌치(130H)가 매립되고, 브릿지 패턴(220)이 형성되지 않은 부분(B-B')에서는 절연막(130)의 상면(130T)이 그대로 노출된다. 상기 브릿지 패턴(220)의 하면은 상기 복수의 댐 구조체(110)들 및 상기 트렌치(130H)의 굴곡을 따라 형성되고, 상기 브릿지 패턴(220)의 상면은 실질적으로 편평할 수 있다. 이는 상기 패시베이션층(200)을 구성하는 물질의 특성에 기인할 수 있다. 즉, 감광성 폴리이미드와 같은 폴리머 계열의 특성상 상기 브릿지 패턴(220)의 하면은 굴곡을 따라 형성되고, 상기 브릿지 패턴(220)의 상면은 평탄면일 수 있다.
이와 같이, 상기 잔류 스크라이브 레인 영역(RSL)의 일부분은 상기 브릿지 패턴(220)에 의하여 상면 평탄면일 수 있고, 나머지 일부분은 상면이 굴곡면일 수 있다. 이 중 평탄면인 상기 브릿지 패턴(220)의 상면을 따라 형성되는 시드층(미도시)은 오픈 불량 또는 저항 증가가 일어나지 않을 수 있으므로, 전류가 일정하게 흐르는 통로 역할을 하여, 범프(400) 형성을 위한 전기 도금 공정 시, 균일한 높이의 필라층(410) 및 솔더층(430)의 형성이 가능하다.
도 6a 및 도 13b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 6a 및 도 13b는 도 4의 반도체 장치(100)를 제조하는 과정을 보여주는 평면도들 및 단면도들이다. 여기서, 도 6a, 도 7a, ..., 및 도 13a는 도 1의 Ⅱ 부분을 확대한 평면도들이고, 도 6b, 도 7b, ..., 및 도 13b는 도 6a, 도 7a, ..., 및 도 13a의 X-X' 부분을 절단한 수직 단면도들이다.
도 6a 및 도 6b를 참조하면, 상기 반도체 기판(102)의 메인 칩 영역(MC) 내에는 트랜지스터(TR) 및 전극 구조체(120)를 형성하고, 스크라이브 레인 영역(SL) 내에는 댐 구조체(110)를 형성한다.
상기 트랜지스터(TR)는 게이트 전극(104) 및 상기 게이트 전극(104)의 양 측벽에 스페이서(106)를 형성하고, 상기 게이트 전극(104) 양측에 위치하는 상기 반도체 기판(102) 내부에 불순물을 도핑함으로써 형성될 수 있다.
상기 트랜지스터(TR)를 형성하는 방법에 대하여 간단하게 설명하도록 한다. 반도체 기판(102) 상에 게이트 형성층(미도시)을 형성한다. 상기 게이트 형성층 상에 복수의 게이트 전극(104)들을 형성하기 위한 마스크 패턴(미도시)을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여, 상기 게이트 형성층을 식각하여, 반도체 기판(102) 상에 복수의 게이트 전극(104)들을 형성한다. 상기 복수의 게이트 전극(104)들을 덮는 스페이서 형성막(미도시)을 형성한다. 상기 스페이서 형성막을 이방성 식각하여, 상기 복수의 게이트 전극(104)들의 양 측벽에 스페이서(106)를 각각 형성할 수 있다. 상기 게이트 전극(104) 양측에 위치하는 상기 반도체 기판(102) 내부에 불순물을 도핑하여, 소스 및 드레인을 형성한다.
상기 반도체 기판(102) 상에 상기 트랜지스터(TR), 상기 전극 구조체(120) 및 상기 댐 구조체(110)를 감싸는 절연막(130)을 포함한다. 상기 절연막(130)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다. 상기 절연막(130)은 복수의 층간 절연막으로 구성될 수 있다.
메인 칩 영역(MC) 내에 전극 구조체(120)를 형성하는 공정 과정에서, 스크라이브 레인 영역(SL) 내에 댐 구조체(110)를 형성할 수 있다. 즉, 상기 댐 구조체(110)를 형성하기 위한 추가적인 공정 없이, 기존의 반도체 공정을 사용하여 상기 댐 구조체(110)를 형성할 수 있다.
일부 실시예에서, 댐 구조체(110) 및 전극 구조체(120)는 텅스텐(W), 텅스텐 합금, 구리(Cu) 또는 구리 합금으로 형성될 수 있다. 또는, 상기 댐 구조체(110) 및 전극 구조체(120)는 알루미늄(Al), 로듐(Rh), 오스뮴(Os), 티타늄(Ti), 탄탈륨(Ta), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo), 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 댐 구조체(110) 및 전극 구조체(120)는 복수의 비아(via) 및 복수의 금속 배선층으로 구성될 수 있다. 상기 복수의 비아는 제3 방향으로 연장되고, 상기 복수의 금속 배선층은 제2 방향으로 연장될 수 있다. 사진 공정 및 식각 공정을 통하여 원하는 모양으로 상기 복수의 비아(via) 및 상기 복수의 금속 배선층을 패터닝하여, 상기 댐 구조체(110) 및 상기 전극 구조체(120)를 형성할 수 있다.
메인 칩 영역(MC) 내에서 상기 절연막(130)의 상면(130T)에 범프 패드(140)를 형성할 수 있다. 상기 범프 패드(140)는 집적 회로 소자의 회로부와 전기적으로 연결되고, 상기 범프 패드(140)의 상면에 범프(미도시) 또는 재배선(미도시)이 형성될 수 있다. 상기 범프 패드(140)는 반도체 기판(102)으로 전기적 신호가 입/출력되기 위한 부분으로 반도체 기판(102) 상에 복수로 구비되며, 알루미늄(Al), 구리(Cu) 등과 같이 비저항이 낮은 금속으로 이루어질 수 있다.
상기 범프 패드(140)는 비아를 통해 하부의 전극 구조체(120)와 전기적으로 연결될 수 있다. 상기 범프 패드(140)는 상기 절연막(130) 상에 알루미늄(Al)과 같은 금속을 일정 두께로 형성한 후, 원하는 범프 패드(140)의 모양을 사진 공정 및 식각 공정을 통하여 제작할 수 있다. 상기 사진 공정 및 식각 공정은 일반적인 공정이므로 여기서는 상세한 설명을 생략하도록 한다.
도 7a 및 도 7b를 참조하면, 범프 패드(140) 및 절연막(130) 상에 패시베이션층(200)을 형성할 수 있다.
상기 패시베이션층(200)은 메인 칩 영역(MC)에서 상기 범프 패드(140)의 중심부를 노출시키는 메인 칩 보호층(210) 및 스크라이브 레인 영역(SL)에서 상기 복수의 댐 구조체(110)들 상에 형성된 복수의 브릿지 패턴(220)들을 포함할 수 있다.
상기 범프 패드(140)는 상기 집적 회로 소자의 회로부의 최종 보호층인 상기 패시베이션층(200)에 의하여 노출될 수 있다. 상기 패시베이션층(200)은 상기 메인 칩 영역(MC) 상부의, 상기 범프 패드(140)가 형성된 영역을 제외한 나머지 부분에 형성되어, 상기 메인 칩 영역(MC)이 상기 범프 패드(140) 이외의 영역에서 절연되도록 할 수 있다. 또한, 상기 패시베이션층(200)은 상기 메인 칩 영역(MC)의 상면을 외부의 불순물, 물리적 충격 등으로부터 보호하는 역할을 한다.
일반적으로 패시베이션층(200)의 물질은 실리콘산화막, 실리콘질화막, 폴리이미드(PolyImide, PI), 감광성 폴리이미드(Photo Sensitive Polyimide, PSPI), 벤조사이클로부텐(BenxoCycloButene, BCB), 폴리벤즈옥사졸(PolyBenzOxaxole, PBO), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있다.
본 발명의 실시예에서, 상기 복수의 댐 구조체(110)들 사이의 종횡비가 큰 트렌치(130H, 도 6b 참조)를 상기 복수의 브릿지 패턴(220)들로 매립하고, 상기 복수의 브릿지 패턴(220)들의 상면은 실질적으로 편평하도록 형성하기 위하여, 유동성이 좋은 폴리머 계열을 사용할 수 있다. 폴리머 계열의 특성상 상기 복수의 브릿지 패턴(220)들의 하면은 상기 트렌치의 굴곡을 따라 형성되고, 상기 복수의 브릿지 패턴(220)들의 상면은 평탄면일 수 있다. 또한, 상기 복수의 브릿지 패턴(220)들의 패터닝을 용이하게 하기 위하여, 감광성 폴리이미드가 사용될 수 있다.
즉, 감광성 폴리이미드로 이루어진 패시베이션 형성층(미도시)을 상기 절연막(130)의 상면(130T) 및 상기 범프 패드(140)에 전체적으로 형성한 후, 사진 공정 및 식각 공정을 통하여 원하는 모양으로 상기 패시베이션층(200)을 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 노출된 절연막(130), 노출된 범프 패드(140) 및 패시베이션층(200) 상에 시드층(310)을 형성한다.
상기 시드층(310)은 상기 노출된 절연막(130), 상기 노출된 범프 패드(140) 및 상기 패시베이션층(200) 전면에 걸쳐 형성되며, 약 100Å 내지 약 0.5㎛ 범위의 두께를 가지도록, 무전해 도금, 화학적 기상 증착(Chemical Vapor Deposition) 또는 물리적 기상 증착(Physical Vapor Deposition) 방식에 의하여 형성할 수 있다. 상기 시드층(310)은 예를 들면, 구리(Cu), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 주석(Sn), 은(Ag) 등의 금속이나 그 합금으로 형성될 수 있으며, 단층 또는 복층 구조를 가질 수 있다.
상기 시드층(310)은 범프(400, 도 12b 참조)를 형성하기 위한 시드(seed)로써 기능을 한다. 즉, 상기 시드층(310)은 상기 범프를 전기 도금 공정으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여 상기 시드층(310) 상부에 범프가 형성될 수 있도록 한다.
스크라이브 레인 영역(SL)에서 상기 절연막(130) 상에 바로 상기 시드층(310)을 형성할 시, 상기 시드층(310)이 트렌치(130H, 도 6b 참조)의 측벽을 따라 균일하게 형성될 수 없어, 상기 시드층(310)의 오픈 불량 또는 저항 증가가 발생할 수 있다.
상기 스크라이브 레인 영역(SL)에 상기 복수의 댐 구조체(110)들의 상면을 가로지르는 복수의 브릿지 패턴(220)들로 인하여, 상기 트렌치로 인한 굴곡이 완화된다. 이를 통해, 상기 복수의 댐 구조체(110)들을 그대로 사용하면서도 상기 시드층(310)을 상기 복수의 브릿지 패턴(220)들 상에서 균일하게 형성함으로써, 범프 형성을 위한 전기 도금 공정 시, 전류가 안정적으로 흐를 수 있는 경로를 제공할 수 있다. 따라서, 상기 시드층(310)의 저항 증가를 방지하여 상기 범프 패드(140) 상에 형성되는 범프의 높이 산포를 개선할 수 있다.
도 9a 및 도 9b를 참조하면, 시드층(310) 상에 포토레지스트 패턴(PR)을 형성한다.
상기 포토레지스트 패턴(PR)은 상기 시드층(310)의 일부를 노출시키는 패턴으로 형성될 수 있다.
상기 노출된 시드층(310)의 일부는 범프 패드(140)와 접촉하는 부분을 포함할 수 있다. 상기 포토레지스트 패턴(PR)에 의하여 노출되는 부분은 후속 공정에서 범프(400, 도 12b 참조)가 형성되는 부분에 해당하므로, 상기 범프 패드(140)가 복수로 형성된 경우, 상기 포토레지스트 패턴(PR)에 의하여 노출되는 부분은 각각의 범프 패드(140)에 대응되도록 복수로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 포토레지스트 패턴(PR)이 형성된 상기 시드층(310) 상에 필라층(410) 및 솔더층(420)의 이중 층을 형성할 수 있다. 다만, 이에 한정되는 것은 아니고 솔더층(420)의 단일 층으로 형성될 수도 있다.
상기 필라층(410)은 상기 포토레지스트 패턴(PR)에 의하여 노출되는 상기 시드층(310)의 상면에 형성될 수 있다. 상기 필라층(410)은 전기 도금을 수행하여 형성할 수 있다. 상기 필라층(410)을 형성하기 위한 전기 도금을 1차 전기 도금이라 지칭할 수 있다.
상기 필라층(410)을 형성하기 위하여, 상기 포토레지스트 패턴(PR)이 형성된 상기 반도체 기판(102)을 배스(bath)에 넣고, 1차 전기 도금을 수행할 수 있다. 상기 필라층(410)은 예를 들면, 구리(Cu), 니켈(Ni), 및 금(Au) 중 선택된 하나의 금속 또는 이들의 합금으로 이루어지거나, 구리(Cu), 니켈(Ni), 및 금(Au) 중 선택된 복수의 금속의 다층 구조일 수 있다.
상기 필라층(410)은 상기 포토레지스트 패턴(PR)에 의하여 노출되는 영역을 완전히 채우지 않고, 일부만을 채우도록 형성할 수 있다. 즉, 상기 필라층(410)을 상기 포토레지스트 패턴(PR)의 두께보다 얇게 형성할 수 있다.
상기 필라층(410) 상에 솔더층(420)을 형성할 수 있다. 상기 솔더층(420)의 상면은 상기 포토레지스트 패턴(PR)의 상면과 동일하거나 돌출되도록 형성할 수 있다. 상기 솔더층(420)은 전기 도금을 수행하여 형성할 수 있다. 상기 필라층(410)을 형성하기 위한 전기 도금인 1차 전기 도금과 구분하기 위하여 상기 솔더층(420)을 형성하기 위한 전기 도금을 2차 전기 도금이라 지칭할 수 있다.
상기 솔더층(420)을 형성하기 위하여 상기 필라층(410)이 형성된 상기 반도체 기판(102)을 1차 전기 도금에서 사용한 배스와 다른 배스에 넣고, 2차 전기 도금을 수행할 수 있다. 상기 솔더층(420)은 주석(Sn) 및 은(Ag)의 합금일 수 있으며, 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 및/또는 안티몬(Sb) 등이 소량 첨가될 수 있다.
상기 시드층(310)으로의 전류 공급이 반도체 기판(102)의 전부분에서 균일하고 원활하게 이루어지므로, 상기 필라층(410) 및 상기 솔더층(420)의 높이가 반도체 기판(102)의 전부분에서 균일하게 형성될 수 있다. 즉, 범프의 높이 산포가 줄어들어, 반도체 장치의 신뢰성 및 수명이 증가할 수 있다.
도 11a 및 도 11b를 참조하면, 포토레지스트 패턴(PR, 도 10b 참조)을 제거한 후, 시드층(310, 도 10b 참조)의 일부를 제거하여 범프 패드(140) 상에 시드 패턴층(320)을 형성한다.
상기 포토레지스트 패턴을 제거하기 위하여 스트립(strip) 공정 또는 애싱(ashing) 공정이 수행될 수 있다. 상기 포토레지스트 패턴을 제거한 후, 필라층(410) 및 솔더층(420)을 식각 마스크로 이용하여, 외부로 노출된 불필요한 시드층을 식각한다.
도 12a 및 도 12b를 참조하면, 솔더층(420, 도 11b 참조)에 리플로우(reflow) 공정을 수행하여 범프(400)를 형성한다.
포토레지스트 패턴(PR, 도 10b 참조) 및 상기 시드층(310, 도 10b 참조)의 일부를 제거한 반도체 기판(102)에 열처리를 하여 리플로우 공정을 수행한다. 리플로우 공정은 약 200℃ 내지 약 300℃의 온도 범위에서 수행될 수 있다. 리플로우 공정에 의하여 상기 솔더층이 녹아, 리플로우 솔더층(430)이 형성될 수 있다. 상기 솔더층은 녹은 후 붕괴되지 않고 표면 장력에 의하여 상기 필라층(410) 상에 리플로우 솔더층(430)을 형성할 수 있으며, 상기 리플로우 솔더층(430)과 상기 필라층(410)의 경계면에는 금속간화합물(inter metallic compound)이 형성될 수 있다. 상기 리플로우 솔더층(430)의 직경은 상기 필라층(410)의 직경보다 클 수 있다.
범프(400)는 상기 필라층(410) 및 상기 리플로우 솔더층(430)을 포함할 수 있다. 그러나 이에 한정되지는 않으며, 상기 범프(400)는 상기 리플로우 솔더층(420)만을 포함할 수도 있다. 상기 범프(400)의 종류는 제작하고자 하는 반도체 장치에 따라 달라질 수 있다. 상기 범프(400)는 외부 접속 단자로써 기능할 수 있으며, 외부 기기와 전기적으로 연결되는 접점일 수 있다. 메인 칩 영역(MC) 내에는 상기 범프(400)가 수십 내지 수백 개가 존재할 수 있으나, 설명의 편의를 위하여 6개의 범프(400)만을 도시하였다.
도 13a 및 도 13b를 참조하면, 소잉 블레이드가 스크라이브 레인 영역(SL)을 따라 반도체 기판(102)을 절삭하여 물리적으로 분리된 각각의 반도체 장치(100)의 모습을 나타낸다.
각각의 반도체 장치(100)에 형성된 범프(400)는 균일한 높이를 가질 수 있다. 또한, 상기 잔류 스크라이브 레인 영역(RSL)에는 복수의 댐 구조체(110)들 및 복수의 브릿지 패턴(220)들의 절단된 일부가 존재할 수 있다. 즉, 상기 복수의 브릿지 패턴(220)들의 일단은 상기 메인 칩 영역(MC)의 가장자리 부근에서 연장되고, 상기 복수의 브릿지 패턴(220)의 타단은 잔류 스크라이브 레인 영역(RSL)의 가장자리의 최외각까지 연장될 수 있다. 다이 소잉 공정 시, 스크라이브 레인 영역(SL, 도 12B 참조) 상에 존재하는 복수의 브릿지 패턴(220)의 중심부는 절단되어 사라질 수 있다. 따라서, 상기 복수의 브릿지 패턴(220)의 잔류 스크라이브 레인 영역(RSL)의 가장자리와 맞닿는 타단은 다이 소잉 공정으로 인하여 불규칙적인 파단면(220E)을 가질 수 있다.
도 14는 비교예에 따른 반도체 장치 및 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치에서 범프의 높이 분포를 나타내는 그래프이다.
도 14를 참조하면, 스크라이브 레인 영역에 복수의 브릿지 패턴을 형성하지 않은 비교예에 따른 반도체 장치 및 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치에서 범프의 높이 산포를 나타낸다.
도 14의 (a)는, 스크라이브 레인 영역에 댐 구조체가 형성되고, 상기 댐 구조체들 사이에 종횡비가 큰 트렌치들로 인하여 상기 시드층의 오픈 불량 또는 저항 증가가 발생하고 전류의 흐름이 반도체 기판(102)의 중심부로 갈수록 용이하지 못하여 반도체 기판(102)의 가장자리 부근에서 범프의 높이가 약 70㎛ 정도로 크게 형성되고, 반도체 기판(102)의 중심부 부근에서 범프의 높이가 약 50㎛ 정도로 작게 형성되는 현상을 보여준다. 즉, 반도체 기판(102)에서 분리되는 복수의 반도체 장치들의 범프의 높이가 서로 달라, 반도체 장치의 신뢰성 및 수명이 낮을 수 있다. 또한, 상기 범프의 높이 불균일성을 보상하기 위하여 추가적인 반도체 공정이 필요하거나, 시드층의 높이를 크게 하는 등의 반도체 장치의 제조 단가 상승을 초래할 수 있다.
이에 반하여, 도 14의 (b)는, 스크라이브 레인 영역에 댐 구조체가 형성되고, 상기 댐 구조체들 사이에 종횡비가 큰 트렌치들의 일부분을 복수의 브릿지 패턴이 편평하게 하여, 전기 도금 시 상기 복수의 브릿지 패턴 상에 형성된 시드층을 따라 전류가 흐름으로써, 반도체 기판(102)의 전 영역에 걸쳐 범프의 높이가 약 55㎛ 정도로 일정하게 유지되는 특성을 보인다. 즉, 반도체 기판(102)에서 분리되는 복수의 반도체 장치들의 범프의 높이가 균일하여, 반도체 장치의 신뢰성 및 수명이 높을 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 15를 참조하면, 메모리 모듈(1100)은 모듈 기판(1110)과, 상기 모듈 기판(1110)에 부착된 복수의 반도체 패키지(1120)를 포함한다.
상기 복수의 반도체 패키지(1120)는 본 발명의 일 실시예에 따른 반도체 장치를 포함할 수 있다. 예를 들면, 상기 복수의 반도체 패키지(1120)는 도 4에 예시한 반도체 장치(100)를 포함할 수 있다.
상기 모듈 기판(1110)의 일측에는 메인 보드의 소켓에 끼워질 수 있는 접속부(1130)가 배치된다. 상기 모듈 기판(1110) 상에는 세라믹 디커플링 커패시터(1140)가 배치된다. 본 발명에 의한 메모리 모듈(1100)은 도 15에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 포함하는 시스템을 나타내는 구성도이다.
도 16을 참조하면, 시스템(1200)은 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)를 포함한다.
상기 시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
상기 제어기(1210)는 상기 시스템(1200)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로컨트롤러(microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다.
상기 입/출력 장치(1220)는 상기 시스템(1200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 상기 시스템(1200)은 상기 입/출력 장치(1220)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 상기 입/출력 장치(1220)는, 예를 들면, 키패드(keypad), 키보드(keyboard), 또는 표시장치(display)일 수 있다.
상기 기억 장치(1230)는 상기 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 상기 제어기(1210)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1230)는 본 발명의 일 실시예에 따른 반도체 장치를 포함할 수 있다. 예를 들면, 상기 기억 장치(1230)는 도 4에 예시한 반도체 장치(100)를 포함할 수 있다.
상기 인터페이스(1240)는 상기 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)는 버스(1250)를 통해 서로 통신할 수 있다.
상기 시스템(1200)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치를 포함하는 메모리 카드를 나타내는 구성도이다.
도 17을 참조하면, 메모리 카드(1300)는 기억 장치(1310) 및 메모리 제어기(1320)를 포함한다.
상기 기억 장치(1310)는 데이터를 저장할 수 있다. 일부 실시예에서, 상기 기억 장치(1310)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 상기 기억 장치(1310)는 본 발명의 일 실시예에 따른 반도체 장치를 포함할 수 있다. 예를 들면, 상기 기억 장치(1310)는 도 4에 예시한 반도체 장치(100)를 포함할 수 있다.
상기 메모리 제어기(1320)는 호스트(1330)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1310)에 저장된 데이터를 읽거나, 상기 기억 장치(1310)에 데이터를 저장할 수 있다.
지금까지의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 장치, 102: 반도체 기판, 110: 댐 구조체, 140: 범프 패드
200: 패시베이션층, 210: 메인 칩 보호층, 220: 복수의 브릿지 패턴
310: 시드층, 320: 시드 패턴층
400: 범프, 410: 필라층, 420: 솔더층

Claims (10)

  1. 메인 칩 영역과 상기 메인 칩 영역을 둘러싸는 잔류 스크라이브 레인 영역을 포함하는 반도체 기판;
    상기 메인 칩 영역 상에, 패시베이션층에 의해 오픈된 복수의 범프 패드;
    상기 잔류 스크라이브 레인 영역 상에, 상기 메인 칩 영역의 가장자리를 따라 배열된 복수의 댐 구조체;
    상기 패시베이션층의 일부분으로 구성되고, 상기 메인 칩 영역으로부터 상기 잔류 스크라이브 레인 영역을 가로지르는 제1 방향으로 연장되고, 상기 복수의 댐 구조체 상에 소정의 폭을 가지고 소정의 간격으로 배열되는 복수의 브릿지 패턴;
    상기 복수의 범프 패드 상에 배치되는 시드층; 및
    상기 시드층 상에 배치되는 범프;
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 브릿지 패턴은 상기 메인 칩 영역의 각각의 가장자리에 모두 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 브릿지 패턴은 상기 메인 칩 영역의 각각의 가장자리 중 일부에는 형성되는 않는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 복수의 브릿지 패턴의 하면은 상기 복수의 댐 구조체의 굴곡을 따라 형성되고, 상기 복수의 브릿지 패턴의 상면은 편평한 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 패시베이션층 및 상기 복수의 브릿지 패턴은 감광성 폴리이미드(Photo Sensitive Polyimide)인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 범프는 전기 도금으로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 복수의 댐 구조체는 상면에 엠보싱 패턴을 포함하고,
    상기 복수의 브릿지 패턴은 상기 엠보싱 패턴을 덮도록 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 복수의 브릿지 패턴의 일단은 상기 메인 칩 영역의 가장자리 부근까지 연장되고,
    상기 복수의 브릿지 패턴의 타단은 잔류 스크라이브 레인 영역의 최외각까지 연장되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 복수의 브릿지 패턴의 타단은 불규칙적인 파단면을 가지는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 복수의 댐 구조체는 상기 메인 칩 영역의 가장자리를 따라 상기 제1 방향과 수직하는 제2 방향으로 연장되는 것을 특징으로 하는 반도체 장치.
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