CN112992798A - 芯片封装结构 - Google Patents

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林德勋
杨镇在
吴观竹
颜劭安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明公开一种芯片封装结构，其包括基板、重布线层、芯片以及包封体。所述重布线层设置于所述基板上。所述芯片设置于所述重布线层上且与所述重布线层电连接。所述包封体设置于所述重布线层上且包封所述芯片。所述芯片封装结构具有高应力区与低应力区，且自俯视方向来看，所述芯片位于所述高应力区中，所述低应力区围绕所述高应力区。所述重布线层包括位于所述高应力区中的至少一第一元件，且自俯视方向来看，所述至少一第一元件的延伸方向与其位置处的应力方向平行。

Description

芯片封装结构
技术领域
本申请涉及一种芯片封装结构。
背景技术
近年来，随着电子产品的需求朝向高功能化、信号传输高速化及电路元件高密度化，半导体相关产业也日渐发展。在半导体产业的半导体封装制作工艺中，一般会将芯片设置于重布线层(re-distribution layer)上，然后于重布线层上形成包封体(encapsulant)来包封芯片。
然而，由于包封体的材料与重布线层中的元件(例如导线、导通孔(conductivevia)等)的材料不同而具有不同的热膨胀系数，因此在后续的热制作工艺中会因应力的影响而使得重布线层中的元件产生脱层的现象。
发明内容
本申请实施例所提供的芯片封装结构，可避免重布线层中的元件受到应力影响而产生脱层现象。
本申请一实施例的芯片封装结构包括基板、重布线层、芯片以及包封体。所述重布线层设置于所述基板上。所述芯片设置于所述重布线层上且与所述重布线层电连接。所述包封体设置于所述重布线层上且包封所述芯片。所述芯片封装结构具有高应力区与低应力区，且自俯视方向来看，所述芯片位于所述高应力区中，所述低应力区围绕所述高应力区。所述重布线层包括位于所述高应力区中的至少一第一元件，且自俯视方向来看，所述至少一第一元件的延伸方向与其位置处的应力方向平行。
本申请一实施例的芯片封装结构包括基板、重布线层、芯片以及包封体。所述重布线层设置于所述基板上。所述芯片设置于所述重布线层上且与所述重布线层电连接。所述包封体设置于所述重布线层上且包封所述芯片。所述芯片封装结构具有高应力区与低应力区，且自俯视方向来看，所述芯片位于所述高应力区中，所述低应力区围绕所述高应力区，所述芯片具多个侧边，且所述多个侧边中的一个侧边与所述高应力区的边界之间的距离为所述一个侧边的长度的0.75倍±10％。所述重布线层包括位于所述低应力区中的至少一第一元件，且所述至少一第一元件的深宽比大于或等于3。
为使本申请能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A为根据本申请的第一实施例所绘示的芯片封装结构的上视示意图；
图1B为沿图1A中的A-A剖线所绘示的芯片封装结构的剖面示意图；
图2为根据本申请的第二实施例所绘示的芯片封装结构的上视示意图；
图3为根据本申请的第三实施例所绘示的芯片封装结构的上视示意图；
图4为根据本申请的第四实施例所绘示的芯片封装结构的上视示意图；
图5为根据本申请的第五实施例所绘示的芯片封装结构的上视示意图；
图6为根据本申请的第六实施例所绘示的芯片封装结构的上视示意图；
图7为根据本申请的第七实施例所绘示的芯片封装结构的上视示意图；
图8A为根据本申请的实施例所绘示的重布线层的元件的上视示意图；
图8B为根据本申请的另一实施例所绘示的重布线层的元件的上视示意图；
图9为将重布线层的元件设置于低应力区中的上视示意图；
图10为根据本申请一实施例的重布线层的元件的上视示意图。
符号说明
10a：高应力区
10b：低应力区
100：基板
102：重布线层
102a：绝缘层
102b、102b’：元件
104、104a、104b、104c、104d、112：芯片
106：包封体
108：连接元件
110a：第一部分
110b：第二部分
800a、800b补强结构
D：深度
d：长度
R：区域
W、W1：宽度
具体实施方式
在以下各实施例中，附图中的元件尺寸、距离、宽度等都为示例性的，且为了清楚表示，并非绘示为与实际情况相同，且并未依照实际比例来绘示。
图1A为根据本申请的第一实施例所绘示的芯片封装结构的上视示意图。图1B为沿图1A中的A-A剖线所绘示的芯片封装结构的剖面示意图。为了使上视图能清楚呈现本申请的重要特征，图1A中仅绘示出在基板上芯片与重布线层中的元件之间的相对位置。此外，在本申请中，「俯视方向」表示自芯片朝向基板的方向。
请同时参照图1A与图1B，本实施例的芯片封装结构包括基板100、重布线层102、芯片104以及包封体106。重布线层102设置于基板100上。基板100可包括玻璃基板或可挠基板以及设置于其上的绝缘层。可挠基板包括有机材料(或称为聚合物)。有机材料例如是聚酰亚胺(PI)、聚甲基丙烯酸甲酯(PMMA)、聚碳酸酯(PC)、聚醚砜(PES)、聚酰胺(PA)、聚对苯二甲酸乙二酯(PET)、聚醚醚酮(PEEK)、聚萘二甲酸乙二醇酯(PEN)、聚乙烯亚胺(PEI)、聚氨酯(PU)、聚二甲基硅氧烷(PDMS)、压克力(acrylic)、含醚(ether)聚合物以及聚烯(polyolefin)中的一种或者是两种以上的组合，但不以此为限。绝缘层中可设置有各种电子元件(例如有源元件)，但本申请不限于此。重布线层102包括绝缘层102a以及设置于绝缘层102a中的元件102b(例如导线、导通孔、线圈、有源元件(例如晶体管)、无源元件(例如电阻器、电容器、电感器)等)。根据实际的线路设计，元件102b可为具有高深宽比(例如深宽比大于或等于3)的元件，但本申请不限于此。举例来说，元件102b可为导线，且具有深度D1以及宽度W1。因此，元件102b的深宽比为D1/W1。此外，在图1B中，元件102b的数量与位置仅为示例性的，并非用以限制本申请。
芯片104设置于重布线层102上，且通过连接元件108而与重布线层102的元件102b电连接。连接元件108可为导通孔、凸块、导电胶等，本申请不对此作限定。芯片104可为任何的半导体芯片，本申请不对此作限定。包封体106设置于重布线层102上且包封芯片104。包封体106的材料包括环氧树脂模制化合物(epoxy molding compound，EMC)，本申请不对此作限定。在本实施例中，自俯视方向(自芯片104朝向基板100的方向)来看，芯片104为具有四个侧边的正方形形状，但本申请不限于此。在其他实施例中，芯片104的侧边数量以及形状可视实际需求而有所改变。
当对芯片封装结构进行热制作工艺时，由于包封体106的材料与重布线层102中的元件102b的材料不同而具有不同的热膨胀系数，因此会有应力产生。一般来说，位于芯片的正下方(Z方向)的区域通常会产生最大的应力，且芯片的周围也属于高应力区域。在本实施例中，自芯片封装结构的俯视方向来看，将芯片104的周围以及芯片104的在Z方向上的下方区域内定义为高应力区10a，而高应力区以外的区域则定义为低应力区10b。
详细地说，芯片104位于高应力区10a中，而低应力区10b围绕高应力区10a。芯片104的一个侧边与高应力区10a的边界之间的距离为所述侧边的长度的0.75倍±10％。也就是说，当芯片104的一个侧边的长度为d时，所述侧边与高应力区10a的边界之间的距离为0.75d±10％。举例来说，在本实施例中，如图1A所示，当芯片104的上侧边的长度为d时，上侧边与高应力区10a的边界之间的距离可为0.75d。此外，其余侧边与高应力区10a的边界之间的距离也以相同的方式来界定。也就是说，在本实施例中，当具有正方形形状的芯片104的侧边长度为d时，高应力区10a也具有正方形形状，且侧边长度可为2.5d。在高应力区10a中，位于芯片104下方的重布线层102的元件102b会受到较大的应力影响，因此必须对元件102b的设置作特别的考虑。
在本实施例中，为了避免高应力区10a中的应力对位于芯片104下方的重布线层102的元件102b产生影响而使其脱层，因此在设置元件102b时，使元件102b的延伸方向与其位置处的应力方向平行。详细地说，在本实施例中，重布线层具有5个相同的设置于高应力区10a中的元件102b，且自俯视方向来看，元件102b包括在其延伸方向(X方向)上的第一部分110a(即元件102b的长边)以及在与所述延伸方向交错的方向(Y方向)上的第二部分110b(即元件102b的短边)。在其他实施例中，重布线层102可具有其他数量的元件102b，且这些元件102b的图案可彼此相同或不同。
此外，在图1A中，双箭号表示应力方向。举例来说，在本实施例中，受到基板100的尺寸(X方向的尺寸大于Y方向的尺寸)的影响，在芯片104上方与下方的应力方向都为水平方向(X方向)，芯片104左方与右方的应力方向都为水平方向(X方向)，而芯片104的在Z方向上的下方区域的应力方向为水平方向(X方向)。
在本实施例中，将第一部分110a设置为与应力方向平行。此外，将第二部分110b设置为具有较大的线宽。举例来说，第二部分110b的宽度为第一部分110a的宽度的至少2倍。如此一来，由于第一部分110a设置为与应力方向平行且第二部分110b具有较大的宽度，因此在对芯片封装结构进行热制作工艺时，虽然设置于高应力区10a中，但元件102b仍可稳固而不会脱层。在其他实施例中，将第一部分110a设置为与应力方向平行及将第二部分110b设置为具有较大的线宽可择一进行。
此外，对于高应力区10a周围的低应力区10b来说，由于所产生的应力不至于使重布线层102的元件102b脱层，因此位于低应力区10b中的重布线层102的元件可以一般方式来设置，或也可采用与位于高应力区10a中的元件102b相同的规则来设置。特别是，当重布线层102的元件102b的深宽比大于或等于3时，将其设置于低应力区10b可使其较稳固而不易因应力而发生脱层现象，如图9所示。
在上述实施例中，芯片104的周围未设置其他芯片，因此所产生的应力仅受到基板100的尺寸的影响，但本申请不限于此。在其他实施例中，芯片封装结构可包括更多个芯片，且这些芯片彼此相邻。因此所产生的应力会受到这些芯片位置的影响，且在高应力区中同样依照上述规则来设置重布线层中的元件。以下将对此进行说明。
图2为根据本申请的第二实施例所绘示的芯片封装结构的上视示意图。在本实施例中，与第一实施例相同的元件将以相同的元件符号表示，且不再对其进行说明。
请参照图2，本实施例的芯片封装结构包括基板100、重布线层102(请参照图1B)、芯片104a、芯片104b以及包封体106(请参照图1B)。在本实施例中，自俯视方向来看，芯片104a、芯片104b与第一实施例的芯片104具有相同形状(正方形)与尺寸，且芯片104a、芯片104b设置于重布线层102上，在Y方向上两者间的距离小于或等于芯片的侧边的长度d。因此，芯片104a与芯片104b各自周围的特定距离(0.75d±10％)内的范围都属于高应力区10a，且芯片104a与芯片104b之间的区域也属于高应力区10a。
在本实施例中，如图2所示，基于芯片104a与芯片104b之间的应力相互影响，在芯片104a与芯片104b的上方与下方的应力方向都为水平方向(X方向)，芯片104a与芯片104b的左方与右方的应力方向都为垂直方向(Y方向)，而芯片104a与芯片104b的在Z方向上的下方区域的应力方向都为垂直方向(Y方向)。此外，在对应于芯片角落的区域R中，应力方向则对应于周围区域的应力方向，如区域R中的单箭号所示。
依照与第一实施例相同的规则，在高应力区10a中设置重布线层102中的元件102b。如图2所示，将第一部分110a设置为与应力方向平行，将第二部分110b设置为具有较大的线宽(例如，第二部分110b的宽度为第一部分110a的宽度的至少2倍)。如此一来，由于第一部分110a设置为与应力方向平行且第二部分110b具有较大的宽度，因此在对芯片封装结构进行热制作工艺时，虽然设置于高应力区10a中，但元件102b仍可较稳固而不易脱层。在其他实施例中，将第一部分110a设置为与应力方向平行及将第二部分110b设置为具有较大的线宽可择一进行。
此外，对于高应力区10a周围的低应力区10b来说，由于所产生的应力不至于使重布线层102的元件102b脱层，因此位于低应力区10b中的重布线层102的元件可以一般方式来设置，或可采用与位于高应力区10a中的元件102b相同的规则来设置。
图3为根据本申请的第三实施例所绘示的芯片封装结构的上视示意图。在本实施例中，与第一实施例相同的元件将以相同的元件符号表示，且不再对其进行说明。
请参照图3，本实施例的芯片封装结构包括基板100、重布线层102(请参照图1B)、芯片104a、芯片104b以及包封体106(请参照图1B)。在本实施例中，自俯视方向来看，芯片104a、芯片104b与第一实施例的芯片104具有相同形状(正方形)与尺寸，且芯片104a、芯片104b设置于重布线层102上，在X方向上两者间的距离小于或等于芯片的侧边的长度d。因此，芯片104a与芯片104b各自周围的特定距离(0.75d±10％)内的范围都属于高应力区10a，且芯片104a与芯片104b之间的区域也属于高应力区10a。
在本实施例中，如图3所示，基于芯片104a与芯片104b之间的应力相互影响，在芯片104a与芯片104b的上方与下方的应力方向都为水平方向(X方向)，芯片104a与芯片104b的左方与右方的应力方向都为水平方向(X方向)，而芯片104a与芯片104b的在Z方向上的下方区域的应力方向都为水平方向(X方向)。
依照与第一实施例相同的规则，在高应力区10a中设置重布线层102中的元件102b。如图3所示，将第一部分110a设置为与应力方向平行，将第二部分110b设置为具有较大的线宽(例如，第二部分110b的宽度为第一部分110a的宽度的至少2倍)。如此一来，由于第一部分110a设置为与应力方向平行且第二部分110b具有较大的宽度，因此在对芯片封装结构进行热制作工艺时，虽然设置于高应力区10a中，但元件102b仍可较稳固而不易脱层。在其他实施例中，将第一部分110a设置为与应力方向平行及将第二部分110b设置为具有较大的线宽可择一进行。
此外，对于高应力区10a周围的低应力区10b来说，由于所产生的应力不至于使重布线层102的元件102b脱层，因此位于低应力区10b中的重布线层102的元件可以一般方式来设置，或可采用与位于高应力区10a中的元件102b相同的规则来设置。
图4为根据本申请的第四实施例所绘示的芯片封装结构的上视示意图。在本实施例中，与第一实施例相同的元件将以相同的元件符号表示，且不再对其进行说明。
请参照图4，本实施例的芯片封装结构包括基板100、重布线层102(请参照图1B)、芯片104、芯片112以及包封体106(请参照图1B)。在本实施例中，自俯视方向来看，芯片104与芯片112具有不同形状。芯片104的形状为正方形，而芯片112的形状为在X方向上延伸的矩形。芯片104的4个侧边的长度为d，而芯片112在X方向上的侧边的长度为3d，在Y方向上的侧边的长度为d。此外，芯片104、芯片112设置于重布线层102上，在X方向上两者间的距离小于或等于长度d，且芯片104与芯片112的中央部分对准。因此，芯片104的周围以及芯片112的左方与右方的周围的特定距离(0.75d±10％)内的范围都属于高应力区10a，芯片112的上方与下方的周围的特定距离(2.25d±10％)内的范围属于高应力区10a，且芯片104与芯片112之间的区域也属于高应力区10a。
在本实施例中，如图4所示，基于芯片104与芯片112之间的应力相互影响，在芯片104的上方与下方的应力方向都为水平方向(X方向)，芯片104的左方与右方的应力方向都为垂直方向(Y方向)，而芯片104的在Z方向上的下方区域的应力方向为垂直方向(X方向)。此外，由于芯片112的中央部分与芯片104对准，因此芯片112的上方与下方的应力方向都为水平方向(X方向)，芯片112的左方与右方的应力方向都为水平方向(X方向)，芯片112的中央部分的在Z方向上的下方区域的应力方向为垂直方向(X方向)，芯片112的左侧部分的在Z方向上的下方区域的应力方向为左上与右下之间的方向，而芯片112的右侧部分的在Z方向上的下方区域的应力方向为右上与左下之间的方向。
依照与第一实施例相同的规则，在高应力区10a中设置重布线层102中的元件102b。如图4所示，将第一部分110a设置为与应力方向平行，将第二部分110b设置为具有较大的线宽(例如，第二部分110b的宽度为第一部分110a的宽度的至少2倍)。如此一来，由于第一部分110a设置为与应力方向平行且第二部分110b具有较大的宽度，因此在对芯片封装结构进行热制作工艺时，虽然设置于高应力区10a中，但元件102b仍可较稳固而不易脱层。在其他实施例中，将第一部分110a设置为与应力方向平行及将第二部分110b设置为具有较大的线宽可择一进行。
此外，对于高应力区10a周围的低应力区10b来说，由于所产生的应力不至于使重布线层102的元件102b脱层，因此位于低应力区10b中的重布线层102的元件可以一般方式来设置，或可采用与位于高应力区10a中的元件102b相同的规则来设置。
图5为根据本申请的第五实施例所绘示的芯片封装结构的上视示意图。在本实施例中，与第四实施例相同的元件将以相同的元件符号表示，且不再对其进行说明。
请参照图5，在本实施例中，与第四实施例的差异在于：芯片104与芯片112的右侧部分对准。在本实施例中，如图5所示，基于芯片104与芯片112之间的应力相互影响，在芯片104的上方与下方的应力方向都为水平方向(X方向)，芯片104的左方与右方的应力方向都为垂直方向(Y方向)，而芯片104的在Z方向上的下方区域的应力方向为垂直方向(Y方向)。此外，由于芯片112的右侧部分与芯片104对准，因此芯片112的右方的应力方向为垂直方向(Y方向)，芯片112的左方的应力方向为水平方向(X方向)，芯片112的右侧部分的在Z方向上的下方区域的应力方向为垂直方向(Y方向)，而芯片112的中央部分与左侧部分的在Z方向上的下方区域的应力方向为左上与右下之间的方向。
依照与第一实施例相同的规则，在高应力区10a中设置重布线层102中的元件102b。如图5所示，将第一部分110a设置为与应力方向平行，将第二部分110b设置为具有较大的线宽(例如，第二部分110b的宽度为第一部分110a的宽度的至少2倍)。如此一来，由于第一部分110a设置为与应力方向平行且第二部分110b具有较大的宽度，因此在对芯片封装结构进行热制作工艺时，虽然设置于高应力区10a中，但元件102b仍可较稳固而不易脱层。在其他实施例中，将第一部分110a设置为与应力方向平行及将第二部分110b设置为具有较大的线宽可择一进行。
此外，对于高应力区10a周围的低应力区10b来说，由于所产生的应力不至于使重布线层102的元件102b脱层，因此位于低应力区10b中的重布线层102的元件可以一般方式来设置，或采用与位于高应力区10a中的元件102b相同的规则来设置。
图6为根据本申请的第六实施例所绘示的芯片封装结构的上视示意图。在本实施例中，与第一实施例相同的元件将以相同的元件符号表示，且不再对其进行说明。
请参照图6，本实施例的芯片封装结构包括基板100、重布线层102(请参照图1B)、芯片104a、芯片104b、芯片104c以及包封体106(请参照图1B)。在本实施例中，自俯视方向来看，芯片104a、芯片104b、芯片104c与第一实施例的芯片104具有相同形状(正方形)与尺寸，且芯片104a、芯片104b、芯片104c设置于重布线层102上。在Y方向上，芯片104a与芯片104b之间的距离小于或等于芯片的侧边的长度d。在X方向上，芯片104a与芯片104c之间的距离小于或等于芯片的侧边的长度d。因此，芯片104a、芯片104b与芯片104c各自周围的特定距离(0.75d±10％)内的范围都属于高应力区10a，且芯片104a与芯片104b之间的区域以及芯片104a与芯片104c之间的区域也属于高应力区10a。
在本实施例中，如图6所示，基于芯片104a、芯片104b与芯片104c之间的应力相互影响，在芯片104a、芯片104b与芯片104c的上方与下方的应力方向都为水平方向(X方向)，芯片104a与芯片104b的左方与右方以及芯片104c的左方的应力方向都为垂直方向(Y方向)，芯片104c的右方的应力方向为水平方向(X方向)，芯片104a的在Z方向上的下方区域的应力方向为左下与右上之间的方向，芯片104b的在Z方向上的下方区域的应力方向为垂直方向(Y方向)，而芯片104c的在Z方向上的下方区域的应力方向为水平方向(X方向)。
依照与第一实施例相同的规则，在高应力区10a中设置重布线层102中的元件102b。如图6所示，将第一部分110a设置为与应力方向平行，将第二部分110b设置为具有较大的线宽(例如，第二部分110b的宽度为第一部分110a的宽度的至少2倍)。如此一来，由于第一部分110a设置为与应力方向平行且第二部分110b具有较大的宽度，因此在对芯片封装结构进行热制作工艺时，虽然设置于高应力区10a中，但元件102b仍可较稳固而不易脱层。在其他实施例中，将第一部分110a设置为与应力方向平行及将第二部分110b设置为具有较大的线宽可择一进行。
此外，对于高应力区10a周围的低应力区10b来说，由于所产生的应力不至于使重布线层102的元件102b脱层，因此位于低应力区10b中的重布线层102的元件可以一般方式来设置，或采用与位于高应力区10a中的元件102b相同的规则来设置。
图7为根据本申请的第七实施例所绘示的芯片封装结构的上视示意图。在本实施例中，与第一实施例相同的元件将以相同的元件符号表示，且不再对其进行说明。
请参照图7，本实施例的芯片封装结构包括基板100、重布线层102(请参照图1B)、芯片104a、芯片104b、芯片104c、芯片104d以及包封体106(请参照图1B)。在本实施例中，自俯视方向来看，芯片104a、芯片104b、芯片104c、芯片104d与第一实施例的芯片104具有相同形状(正方形)与尺寸，且芯片104a、芯片104b、芯片104c、芯片104d设置于重布线层102上。在Y方向上，芯片104a与芯片104b之间的距离小于或等于芯片的侧边的长度d，且芯片104c与芯片104d之间的距离小于或等于芯片的侧边的长度d。在X方向上，芯片104a与芯片104c之间的距离小于或等于芯片的侧边的长度d，且芯片104b与芯片104d之间的距离小于或等于芯片的侧边的长度d。因此，芯片104a、芯片104b、芯片104c与芯片104d各自周围的特定距离(0.75d±10％)内的范围都属于高应力区10a，且芯片104a与芯片104b之间的区域、芯片104a与芯片104c之间的区域、芯片104b与芯片104d之间的区域以及芯片104c与芯片104d之间的区域也属于高应力区10a。
在本实施例中，如图7所示，基于芯片104a、芯片104b、芯片104c与芯片104d之间的应力相互影响，在芯片104a、芯片104b、芯片104c与芯片104d的上方与下方的应力方向都为水平方向(X方向)，芯片104a、芯片104b、芯片104c与芯片104d的左方与右方的应力方向都为垂直方向(Y方向)，芯片104a与芯片104d的在Z方向上的下方区域的应力方向为右上与左下之间的方向，而芯片104b与芯片104c的在Z方向上的下方区域的应力方向为左上与右下之间的方向。
依照与第一实施例相同的规则，在高应力区10a中设置重布线层102中的元件102b。如图7所示，将第一部分110a设置为与应力方向平行，将第二部分110b设置为具有较大的线宽(例如，第二部分110b的宽度为第一部分110a的宽度的至少2倍)。如此一来，由于第一部分110a设置为与应力方向平行且第二部分110b具有较大的宽度，因此在对芯片封装结构进行热制作工艺时，虽然设置于高应力区10a中，但元件102b仍可较稳固而不易脱层。在其他实施例中，将第一部分110a设置为与应力方向平行及将第二部分110b设置为具有较大的线宽可择一进行。
此外，对于高应力区10a周围的低应力区10b来说，由于所产生的应力不至于使重布线层102的元件102b脱层，因此位于低应力区10b中的重布线层102的元件可以一般方式来设置，或采用与位于高应力区10a中的元件102b相同的规则来设置。
在上述各实施例中，自俯视方向来看，元件102b包括在其延伸方向上的第一部分110a(即元件102b的长边)以及在与所述延伸方向交错的方向上的第二部分110b(即元件102b的短边)，但本申请不限于此。在其他实施例中，元件102b可仅包括在其延伸方向上的第一部分110a，亦即元件102b为具有直条形状图案的元件。
此外，在上述各实施例中，当元件102b包括第一部分110a以及第二部分110b时，第二部分110b具有较大的线宽(例如，第二部分110b的宽度为第一部分110a的宽度的至少2倍)，以使第二部分110b稳固，但本申请不限于此。在其他实施例中，第二部分110b的宽度可与第一部分110a的宽度的相同，且通过设置在第二部分110b周围的补强结构来避免脱层现象发生。以下将对此进行说明。
图8A为根据本申请的实施例所绘示的重布线层的元件的上视示意图。如图8A所示，在本实施例中，元件102b包括第一部分110a以及第二部分110b，且第二部分110b的宽度可与第一部分110a的宽度的相同。此外，补强结构800a与补强结构800b分别设置于第二部分110b的两侧，且与第二部分110b距离例如为第二部分110b的宽度的0.5倍±10％。补强结构800a与补强结构800b的宽度例如与第二部分110b的宽度相同，但本申请不限于此。补强结构800a与补强结构800b分别与第二部分110b平行地设置。此外，在其他实施例中，可视实际情况而仅于第二部分110b的一侧设置补强结构，或设置更多的补强结构。本申请并未对补强结构800a与补强结构800b的形状进行限制，举例来说，取决于元件102b的图案，补强结构800a与补强结构800b也可以是具有弯曲形状，如图8B所示。
此外，在上述各实施例中，自俯视方向来看，重布线层102的元件102b具有直线形状的第一部分110a以及第二部分110b，但本申请不限于此。在其他实施例中，自俯视方向来看，重布线层102的元件可具有曲线形状或圆圈形状。在上述情况下，依照与第一实施例相同的规则来设置重布线层102的元件，例如元件的长边设置为与应力方向平行，且短边设置为具有较大的线宽或邻近短边设置补强结构。举例来说，如图10所示，当重布线层102的元件102b’具有圆圈形状时，短边的弧线的顶端处的宽度为正常宽度W的至少2倍，且其余部分的宽度则自顶端处递减至正常宽度W。
综上所述，本申请实施例所提供的芯片封装结构，可避免重布线层中的元件受到应力影响而产生脱层现象。
虽然结合以上实施例公开了本发明，然而其并非用以限定本申请，任何所属技术领域中具有通常知识者，在不脱离本申请的精神和范围内，可作些许的更动与润饰，故本申请的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种芯片封装结构，其特征在于，包括：
基板；
重布线层，设置于所述基板上；
芯片，设置于所述重布线层上且与所述重布线层电连接；以及
包封体，设置于所述重布线层上且包封所述芯片，
其中所述芯片封装结构具有高应力区与低应力区，且自俯视方向来看，所述芯片位于所述高应力区中，所述低应力区围绕所述高应力区，且
其中所述重布线层包括位于所述高应力区中的至少一第一元件，且自俯视方向来看，所述至少一第一元件的延伸方向与其位置处的应力方向平行。
2.如权利要求1所述的芯片封装结构，其中自俯视方向来看，所述至少一第一元件包括在所述延伸方向上的第一部分以及在与所述延伸方向交错的方向上的第二部分，且所述第二部分的宽度为所述第一部分的宽度的至少2倍。
3.如权利要求1所述的芯片封装结构，其中自俯视方向来看，所述至少一第一元件包括在所述延伸方向上的第一部分以及在与所述延伸方向交错的方向上的第二部分，且所述芯片封装结构还包括设置于邻近所述第二部分的补强结构。
4.如权利要求3所述的芯片封装结构，其中所述补强结构与所述第二部分的距离为所述第二部分的0.5倍±10％。
5.如权利要求1所述的芯片封装结构，其中所述至少一第一元件的深宽比大于或等于3。
6.如权利要求1所述的芯片封装结构，其中所述重布线层还包括位于所述低应力区中的至少一第二元件，且自俯视方向来看，所述至少一第二元件的延伸方向与其位置处的应力方向平行。
7.如权利要求6所述的芯片封装结构，其中自俯视方向来看，所述至少一第二元件包括在所述延伸方向上的第一部分以及在与所述延伸方向交错的方向上的第二部分，且所述第二部分的宽度为所述第一部分的宽度的至少2倍。
8.如权利要求6所述的芯片封装结构，其中自俯视方向来看，所述至少一第二元件包括在所述延伸方向上的第一部分以及在与所述延伸方向交错的方向上的第二部分，且所述芯片封装结构还包括设置于邻近所述第二部分的补强结构。
9.如权利要求6所述的芯片封装结构，其中所述至少一第二元件的深宽比大于或等于3。
10.如权利要求6所述的芯片封装结构，其中所述至少一第二元件包括导线导通孔、有源元件或无源元件。
11.如权利要求1所述的芯片封装结构，其中自俯视方向来看，所述芯片具有多个侧边，且所述多个侧边中的一个侧边与所述高应力区的边界之间的距离为所述一个侧边的长度的0.75倍±10％。
12.如权利要求1所述的芯片封装结构，其中所述至少一第一元件包括导线、导通孔、有源元件或无源元件。
13.一种芯片封装结构，其特征在于，包括：
基板；
重布线层，设置于所述基板上；
芯片，设置于所述重布线层上且与所述重布线层电连接；以及
包封体，设置于所述重布线层上且包封所述芯片，
其中所述芯片封装结构具有高应力区与低应力区，且自俯视方向来看，所述芯片位于所述高应力区中，所述低应力区围绕所述高应力区，所述芯片具多个侧边，且所述多个侧边中的一个侧边与所述高应力区的边界之间的距离为所述一个侧边的长度的0.75倍±10％，且
其中所述重布线层包括位于所述低应力区中的至少一第一元件，且所述至少一第一元件的深宽比大于或等于3。
14.如权利要求13所述的芯片封装结构，其中所述重布线层还包括位于所述高应力区中的至少一第二元件，且自俯视方向来看，所述至少一第二元件的延伸方向与其位置处的应力方向平行。
15.如权利要求13所述的芯片封装结构，其中所述重布线层还包括位于所述高应力区中的至少一第二元件，自俯视方向来看，所述至少一第二元件包括在所述延伸方向上的第一部分以及在与所述延伸方向交错的方向上的第二部分，且所述第二部分的宽度为所述第一部分的宽度的至少2倍。
16.如权利要求13所述的芯片封装结构，其中所述重布线层还包括位于所述高应力区中的至少一第二元件，自俯视方向来看，所述至少一第二元件包括在所述延伸方向上的第一部分以及在与所述延伸方向交错的方向上的第二部分，且所述芯片封装结构还包括设置于邻近所述第二部分的补强结构。
17.如权利要求16所述的芯片封装结构，其中所述补强结构与所述第二部分的距离为所述第二部分的宽度的0.5倍±10％。
18.如权利要求14至16中任一所述的芯片封装结构，其中所述至少一第二元件的深宽比大于或等于3。
19.如权利要求14至16中任一所述的芯片封装结构，其中所述至少一第二元件包括导线、导通孔、有源元件或无源元件。
20.如权利要求13所述的芯片封装结构，其中所述至少一第一元件包括导线、导通孔、有源元件或无源元件。
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