KR101797760B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 접속 신뢰성이 높고, 반도체 칩 상에 형성되는 전극 패드의 미세화에 대응할 수 있는 반도체 장치를 제공한다.
반도체 장치에서 복수의 전극 패드를 갖는 반도체 칩과, 반도체 칩 상을 덮고, 복수의 전극 패드의 일부를 각각 노출하는 개구를 갖는 절연층과, 기판 상의 반도체 칩의 주변 영역에 배치되고, 개구에서 노출하는 복수의 전극 패드와 전기적으로 접속되는 복수의 배선을 구비한다. 본 발명과 관련되는 반도체 장치에 의하면, 절연층에 형성되는 개구 면적을 크게 하는 것에 의해, 포토리소그래피에 의한 개구 형성 불량을 회피하는 것이 가능해진다. 또한, 반도체 칩 상에 형성되는 전극 패드의 미세화에 대응하는 것이 가능해진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 접속 신뢰성이 높고, 반도체 칩의 전극 패드의 미세화에 대응할 수 있는 반도체 장치와 그 제조 방법에 관한 것이다.
종래부터, 반도체 장치에서, 반도체 칩 상의 전극 패드와 반도체 패키지의 리드와의 사이를 전기적으로 접속하기 위해서는, 주로 와이어 본딩법이 이용되고 있다. 예컨대, 특허 문헌 1 및 2의 반도체 장치에서는 와이어 본딩 기술이 이용되고 있다.
여기서 와이어 본딩 기술은, 반도체 칩 상의 전극 패드와 반도체 패키지의 리드와의 사이를 가는 와이어로 연결하고, 전기적 접속을 얻는 기술을 일컫는다.
이러한 와이어 본딩 기술을 이용한 반도체 장치에서, 근래의 다핀화와 반도체 칩 사이즈의 축소화에 동반하여, 반도체 칩의 전극 패드의 파인 피치화, 및 패키지 내에 다수의 리드를 배치하기 위한 와이어의 롱 와이어화, 파인 피치화가 진행되고 있다.
하지만, 와이어가 롱 와이어화 및 파인 피치화하면, 예컨대 수지 패키지의 형성 공정에서 몰드된 수지에 의해 와이어가 변형하고, 인접하는 와이어가 단락 할 우려가 있다. 또한, 와이어의 루프 높이 때문에, 패키지 전체의 두께의 축소에 한계가 있다. 게다가, 파인 피치화한 좁은 전극 패드 상에 정확하게 와이어를 본딩한다고 하는 높은 위치 맞춤 정밀도가 요구된다.
특허 문헌 1 : 일본특허공개 평8-111495호 공보 특허 문헌 2 : 일본특허공개 평5-259208호 공보
본 발명은, 접속 신뢰성이 높고, 반도체 칩 상에 형성되는 전극 패드의 미세화에 대응할 수 있는 반도체 장치를 제공한다.
본 발명의 일실시예와 관련되는 반도체 장치는, 복수의 전극 패드를 갖는 반도체 칩과, 상기 반도체 칩 상의 상기 복수의 전극 패드의 적어도 일부를 각각 노출하는 개구를 갖는 절연층과, 상기 개구에서 노출하는 상기 복수의 전극 패드와 전기적으로 접속되는 복수의 배선을 구비하는 것을 특징으로 한다.
또한, 본 발명의 일실시예와 관련되는 반도체 장치는, 상기 배선은, 전체 형상이 상기 전극 패드의 폭 보다 가늘고 긴 리드 형상이고, 그 일단은 상기 전극 패드에 접속되고, 타단은 적어도 상기 반도체 칩의 구석까지 연장되고 있어도 무방하다.
또한, 본 발명의 일실시예와 관련되는 반도체 장치는, 상기 개구의 형상은, 상기 반도체 칩 상의 상기 각 전극 패드의 상부 및 하부를 교대로 노출하는 복수의 개구이라도 무방하다.
또한, 본 발명의 일실시예와 관련되는 반도체 장치는, 상기 개구는 복수의 배선의 기능 마다 형성되어도 무방하다.
또한, 본 발명의 일실시예와 관련되는 반도체 장치는, 적어도 하나의 상기 전극 패드와 전기적으로 접속하는 배선의 길이는, 인접하는 다른 전극 패드와 전기적으로 접속하는 배선의 길이와 상이한 것이라도 무방하다.
또한, 본 발명의 일실시예와 관련되는 반도체 장치는, 상기 복수의 배선은, 각각 상기 개구를 가로질러 배치되어도 무방하다.
또한, 본 발명의 일실시예와 관련되는 반도체 장치는, 적어도 하나의 상기 전극 패드와 전기적으로 접속하는 배선의 길이가 해당 전극 패드의 길이보다 짧아도 무방하다.
또한, 본 발명의 일실시예와 관련되는 반도체 장치는, 상기 복수의 배선은, 상기 개구에서 노출하는 상기 전극 패드와 전기적으로 접속하는 부분의 형상이 십자형이라도 무방하다.
또한, 본 발명의 일실시예와 관련되는 반도체 장치는, 상기 복수의 배선은, 상기 개구에서 노출하는 상기 전극 패드와 전기적으로 접속하는 부분의 형상이 원형이라도 무방하다.
또한, 본 발명의 일실시예와 관련되는 반도체 장치는, 상기 복수의 배선 중, 적어도 2개의 동일 기능의 배선이 상기 절연층 상에서 접속 함과 동시에, 상기 절연층 상에 배치되는 외부 단자 접속용의 볼 랜드에 접속하는 것 이라도 무방하다.
본 발명의 일실시예와 관련되는 반도체 장치의 제조 방법은, 복수의 전극 패드를 갖는 반도체 칩 상에 절연층을 형성하고, 상기 절연층에 상기 복수의 전극 패드의 적어도 일부를 각각 노출하는 개구를 형성하고, 상기 절연층 상에 상기 복수의 전극과 전기적으로 접속되는 복수의 배선을 형성하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 칩 상의 전극 패드 상에 형성된 절연층에 복수의 전극 패드를 노출하는 개구를 형성 함으로써, 개구 면적을 종래의 비아 개구 보다 크게 하는 것이 가능해진다. 개구 면적을 크게 하는 것에 의해, 포토리소그래피에 의한 개구 형성 불량을 회피하는 것이 가능해진다. 더욱이, 반도체 칩 상에 형성되는 전극 패드의 미세화에 대응하는 것이 가능해진다.
본 발명에 의하면, 반도체 칩의 복수의 전극 패드와 배선과의 접속부의 단자 형상을 리드 형상으로 하는 것으로, 반도체 칩 상의 전극 패드와 배선이 전기적으로 접속하는 부분의 면적을 크게 하는 것이 가능해진다. 접속부의 면적이 커지는 것에 의해, 반도체 장치의 접속 신뢰성이 향상한다.
도 1은 비아 개구를 이용한 반도체 장치의 일부에서 제1 절연층의 개구 형상을 나타내는 평면도이다.
도 2는 비아 개구를 이용한 반도체 장치의 일부에서 제1 절연층의 개구 형상을 나타내는 도 1의 A-A' 선에서의 단면도이다.
도 3은 비아 개구를 이용한 반도체 장치의 일부에서 제1 절연층의 개구 형상 및 전극 패드와 접속하는 배선의 형상을 나타내는 평면도이다.
도 4(A)는 본 발명의 일실시 형태와 관련되는 반도체 장치의 투과 평면도이다.
도 4(B)는 도 4(A)의 B-B' 선으로부터 본 단면 구조도이다.
도 5는 본 발명의 일실시 형태와 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 6은 본 발명의 일실시 형태와 관련되는 반도체 장치의 일부에서 제1 절연층의 개구 형상을 나타내는 평면도이다.
도 7은 본 발명의 실시 형태 1과 관련되는 반도체 장치의 일부에서 전극 패드와 접속하는 배선의 형상을 나타내는 평면도이다.
도 8(A)는 본 발명의 일실시 형태와 관련되는 반도체 장치에서의 전극 패드와 접속하는 배선을 나타내는 도 7의 C-C' 선으로부터 본 단면도이다.
도 8(B)는 본 발명의 일실시 형태와 관련되는 반도체 장치에서의 전극 패드와 접속하는 배선을 나타내는 도 7의 C-C' 선으로부터 본 단면도이다.
도 8(C)는 본 발명의 일실시 형태와 관련되는 반도체 장치에서의 전극 패드와 접속하는 배선을 나타내는 도 7의 C-C' 선으로부터 본 단면도이다.
도 9는 본 발명의 일실시 형태와 관련되는 반도체 장치의 일부에서 전극 패드와 접속하는 배선의 제2 절연층에 의한 피막 상태를 나타내는 투과 평면도이다.
도 10은 본 발명의 일실시 형태와 관련되는 반도체 장치가 일체적으로 복수 형성되는 원형 형상의 기판의 평면도이다.
도 11은 본 발명의 실시 형태 2와 관련되는 반도체 장치의 일부에서 제1 절연층의 개구 형상 및 전극 패드와 접속하는 배선의 형상을 나타내는 평면도이다.
도 12는 본 발명의 실시 형태 3과 관련되는 반도체 장치의 일부에서 제1 절연층의 개구 형상 및 전극 패드와 접속하는 배선 형상을 나타내는 평면도이다.
도 13은 본 발명의 실시 형태 4와 관련되는 반도체 장치의 일부에서 제1 절연층의 개구 형상 및 전극 패드와 접속하는 배선 형상을 나타내는 평면도이다.
도 14는 본 발명의 실시 형태 5와 관련되는 반도체 장치의 일부에서 제1 절연층의 개구 형상 및 전극 패드와 접속하는 배선의 형상을 나타내는 평면도이다.
도 15는 본 발명의 실시 형태 6과 관련되는 반도체 장치의 일부에서 제1 절연층의 개구 형상 및 전극 패드와 접속하는 배선의 형상을 나타내는 평면도이다.
도 16은 본 발명의 실시 형태 7과 관련되는 반도체 장치의 일부에서 제1 절연층의 개구 형상 및 전극 패드와 접속하는 배선의 형상을 나타내는 평면도이다.
도 17은 본 발명의 실시 형태 8과 관련되는 반도체 장치의 일부에서 제1 절연층의 개구 형상 및 전극 패드와 접속하는 배선의 형상을 나타내는 평면도이다.
(본 발명에 이르는 경위)
이하, 본건 발명에 이르는 경위에 대해, 도면을 이용하여 설명한다.
근년, LSI 유닛이나 IC 모듈과 같은 반도체 장치를 제조하는 방법으로서 이하에 도시한 바와 같이, 복수의 반도체 칩을 반도체 웨이퍼와 같은 형상의 기판의 일면에 다이본딩하고, 이후의 공정을 반도체 웨이퍼 제조에 이용되는 형성 공정과 동일하게 실시하는 것으로, 일괄하여 복수의 반도체 칩 상에 비아 개구 및 배선 등을 형성하는 제조 방법이 있다.
이러한 제조 방법을 이용하여 플립 칩 실장하기 위한 반도체 장치를 제조할 때에, 반도체 칩 상의 전극 패드와, 절연층 상에 형성되는 배선과의 접속에는, 상기의 와이어 본딩 기술에 대신하여, 절연층 상에 비아 개구를 설치하고, 그 개구 내에서 전극 패드에 접속하는 배선을 형성하는 기술이 이용되어 왔다.
도 1은 반도체 칩(2004) 상에 배치된 전극 패드(2006) 상의 절연층(2012)에 비아 개구(2016)를 형성한 부분을 확대하여 도시하는 평면도이다. 도 1에 도시한 대로, 여기에서는 절연층(2012) 상에 원형의 비아 개구(2016)를 형성하고 있다.
반도체 칩(2004)의 소자 회로 면상에 배치되는 전극 패드(2006)의 사이즈는, 반도체 소자의 고집적화에 동반하여 축소 경향에 있다.
도 1의 절연층(2012)에 형성되는 비아 개구(2016)는, 포토리소그래피 기술을 이용하여 형성하기 위해, 마스크의 위치 맞춤에 대해 어긋남이 발생하는 것 등을 고려하여, 미세한 비아 개구를 형성할 필요가 있다. 하지만, 반도체 칩 사이즈의 축소에 동반하여 비아 개구 면적이 작아질수록, 포토리소그래피 기술의 노광 한계나 마스크의 위치 어긋남 등에 의해 비아 개구가 소망의 형상으로 형성되지 않는 경우가 있다. 또한, 실장 신뢰성을 향상시키기 위해, 반도체 칩 상에 형성되는 절연층(2012)의 두께는 증가하는 경향에 있다. 이 때문에, 비아 개구(2016)의 형성이 어려워지고 있다.
예컨대, 도 2(비아 개구의 단면도)에 도시한 바와 같이, 반도체 칩(2004) 상에 형성된 절연층(2012)의 두께 α가 두꺼워지면, 포토리소그래피 기술에 의한 비아 개구(2016)로의 노광이 충분하지 않게 되어, 개구의 형상이 원추형이 되고, 다음 공정에서 형성되는 배선(2008)과 전극 패드(2006)와의 상기 접속 면적이 충분히 확보될 수 없는 경우가 있었다.
도 3에 도 2의 비아 개구의 형성 위치에 맞추어 배선(2008)을 형성한 평면도를 나타낸다. 비아 개구(2016)의 마스크에 의한 위치 어긋남을 고려하여, 전기적 접속을 얻기 위해서는, 비아 개구(2016) 보다 큰 접속부(2008A)를 형성할 필요가 있다. 이 때문에, 비아 개구(2016)의 원형 형상에 맞추어 배선(2008)과 전극 패드(2006)와의 접속부(2008A)도 원형으로 할 필요가 있다. 하지만, 상기한 대로, 반도체 칩의 고집적화에 동반하여, 전극 패드(2006)의 배치 간격의 미세화도 진행되고 있다. 이 때문에, 전극 패드(2006) 상의 절연층(2012)에 비아 개구(2016)를 형성하면, 도 3에 도시하는 비아 개구(2016) 간의 거리 β도 짧아지게 되어, 누전 내성을 현저하게 저하시키는 경우가 있었다. 이상과 같은 반도체 장치의 미세화에 동반하는 사정에 고려하여, 본 발명자는 반도체 칩의 전극 패드와 배선과의 접속 신뢰성을 개선하고, 제조시의 위치 맞춤 정밀도의 부담을 경감하는 반도체 장치를 개발하였다.
이하, 본 발명의 실시 형태를, 도면을 참조하면서 설명한다. 또한, 실시 형태에서, 동일 구성 요소에는 동일 부호를 부여하고, 실시 형태의 사이에서 중복하는 설명은 생략한다.
(실시 형태 1)
본 발명의 실시 형태 1과 관련되는 반도체 장치에 대해 도면을 참조하여 설명한다.
[반도체 장치의 구성]
도 4(A) 및 도 4(B)는 실시 형태 1과 관련되는 반도체 장치의 개략 구성을 나타내는 도면이다. 도 4(A)는 반도체 장치(1000)의 개략 구성을 나타내는 투과 평면도, 도 4(B)는 도 4(A)에 나타내는 B-B' 선으로부터 본 반도체 장치(1000)의 단면도이다. 도 4(A) 및 도 4(B)에서, 반도체 장치(1000)는, 기판(1002)과, 기판(1002) 상에 배치되고 복수의 전극 패드(1006)를 갖는 반도체 칩(1004)과, 복수의 전극 패드(1006)과 전기적으로 접속된 복수의 배선(1008)과, 복수의 배선(1008) 상에 형성되고 복수의 배선(1008)과 전기적으로 접속된 복수의 땜납 볼(1010)과, 반도체 칩(1004)의 상층을 덮는 제1 절연층(1012)와, 복수의 땜납 볼(1010)을 제외하고, 기판(1002), 복수의 전극 패드(1006), 복수의 배선(1008), 및 개구(1016)의 상층을 덮는 제2 절연층(1014)을 구비한다.
도 4(A)에서, 개구(1016)는, 복수의 전극 패드(1006)의 상층을 제1 절연층(1012)로부터 노출하도록 제1 절연층(1012)에 형성된다. 이 경우, 개구(1016)는, 반도체 칩(1004) 상의 복수의 전극 패드(1006)를 일괄하여 노출하도록 하나의 개구로서 형성되고 있지만, 개구(1016)의 형상은 이것으로 한정하는 것은 아니고, 전극 패드(1006)의 형상이나 배치되는 위치 등에 따라 적당히 변경하여도 무방하다. 개구(1016)의 다른 형상의 구체적인 예에 대해서는, 후술하는 다른 실시 형태에서 설명한다. 도 4 B에서, 1018은 기판(1002) 상에 반도체 칩(1004)을 접착하기 위한 접착층이다. 또한, 도 4(B)에서, 1008A는 배선(1008)의 전극 패드(1006)와의 접속부이다.
도 4(A) 및 도 4(B)에서, 복수의 배선(1008)은, 제1 절연층(1012) 상에 개구(1016)를 가로질러 복수의 전극 패드(1006) 상을 지나도록 형성되고 있다. 각 배선(1008)은, 전체 형상이 가늘고 긴 리드 형상이고, 전극 패드(1006)와의 접속 부분(1008A)에서도 그 형상은 변함없다. 도 4(A)에 도시한 바와 같이, 복수의 전극 패드(1006)를 일괄하여 노출하는 개구(1016)를 형성 함으로써, 도 3에 도시한 각각의 비아 개구에 비해 개구 면적이 넓어지고, 전극 패드(1006)와 배선(1008)과의 전기적 접속이 용이하게 된다. 이 때문에, 배선(1008)의 접속 부분(1008A)의 형상은, 도 3에 나타낸 것처럼 접속 면적을 확대하기 위해 원형 등으로 형성할 필요가 없어진다. 또한, 도 3에 나타낸 것처럼 원형의 비아 개구의 형성 위치에 맞추어 정확하게 배선을 형성할 필요도 없어지고, 리소그래피에 의해 패터닝하여 배선을 형성할 때의 마스크의 위치 맞춤 정밀도에도 여유가 생긴다.
[반도체 장치의 제조 방법]
다음으로, 도 4(A) 및 도 4(B)에 나타낸 반도체 장치(1000)의 제조 방법에 대해 도 5(A)∼(F)를 참조하여 설명한다. 도 5(A)~(F)는, 제1 절연층(1012), 개구(1016), 배선(1008), 제2 절연층(1014), 및 땜납 볼(1010)을 순차 형성하는 제조 공정을 각각 나타내는 단면도이다. 또한, 반도체 칩(1004) 자체의 제조 방법의 설명은 생략한다.
(1) 반도체 칩의 접착(도 5(A) 참조)
우선, 도 5(A)에서, 기판(1002) 상에 소정 간격으로 접착제에 의해 복수의 접착층(1018)을 형성하고, 각 접착층(1018)에 반도체 칩(1004)을 접착한다. 기판(1002)은, 균일한 두께를 갖는 평탄한 판이고, 절연 수지를 경화시킨 수지 경화체, 또는 스테인레스 스틸이나 42 얼로이, Al 등의 금속, 실리콘 등으로 이루어지고, 복수의 반도체 칩(1004)을 재치 가능한 면적을 가진다. 도 8(A)이나 도 8(C)에 도시한 바와 같이, 반도체 칩(1004) 상의 전극 패드(1006)를 제외한 상면에는, 보호막(1020)이 형성되고 있어도 무방하고, 도 8(B)에 도시한 바와 같이, 반도체 칩(1004) 상의 전극 패드(1006)를 제외한 상면에는, 보호막(1020)이 형성되어 있지 않아도 무방하다. 또한, 각 반도체 칩(1004)의 도면 중의 상면에는, 도 4(A), 및 도 8(A)~(C) 등에 도시한 복수의 전극 패드(1006)가 형성되고 있다.
(2) 제1 절연층의 형성(도 5(B) 및 도 8(A)~(C) 참조)
다음으로, 도 5(A)에 도시한 복수의 반도체 칩(1004)을 접착 후의 기판(1002)의 상면에 제1 절연층(1012)을 형성한다. 제1 절연층(1012)에 이용하는 절연 재료는, 예컨대 에폭시 수지, 폴리이미드 수지, 폴리벤즈옥사졸 수지(PBO), 노볼락 수지, 페놀 수지, 아크릴 수지, 우레탄 수지, 실리콘 수지, PPS(폴리페닐렌 설파이드), 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌(PE), 또는 노볼락 수지와 페놀 수지를 주성분으로 하는 혼합 수지 등이다. 제1 절연층(1012)에 이용하는 절연 재료는, 감광성이 아니어도 무방하지만, 절연성을 갖는 것이 필요하다. 또한, 제1 절연층(1012)에 이용하는 절연 재료는, 반도체 장치에 외부 단자로 땜납 볼(1010)을 접속하고, 또는 반도체 장치를 실장할 때의 리플로우 공정에 견딜 수 있는 정도의 내열성을 가지고 있는 것이 바람직하다. 제1 절연층(1012)에 이용하는 절연 재료의 구체적인 예로서는, 예컨대 노볼락 수지와 페놀 수지를 주성분으로 하는 혼합 수지 JSR 주식회사 제품 WPR 시리즈 등을 예시할 수 있다.
도 8(A)에 도시한 바와 같이, 반도체 칩(1004) 상의 전극 패드(1006)를 제외한 상면에 보호막(1020)이 형성되고 있는 경우는, 제1 절연층(1012)이 반도체 칩(1004)의 두께 이상의 두께를 가지도록 보호막(1020) 위까지 형성되어도 무방하고, 도 8(C)에 도시한 바와 같이, 제1 절연층(1012)이 보호막(1020)을 포함한 반도체 칩(1004)의 두께와 같은 두께를 가지도록 형성되고, 제1 절연층(1012)이 보호막(1020) 상에 형성되지 않아도 무방하다.
한편, 도 8(B)에 도시한 바와 같이, 반도체 칩(1004) 상의 전극 패드(1006)를 제외한 상면에 보호막(1020)이 형성되어 있지 않은 경우는, 제1 절연층(1012)이 반도체 칩(1004)의 두께 이상의 두께를 가지도록 보호막(1020) 상에 형성된다.
(3) 개구의 형성(도 5(C) 및 도 6 참조)
다음으로, 도 4(A)에서, 복수의 전극 패드(1006)를 일괄하여 노출하기 위한 개구(1016)를 각 반도체 칩(1004) 상에 형성하기 위한 패턴을 형성한 마스크(도시하지 않음)를 준비하고, 이 마스크를 이용하여 제1 절연층(1012)을 에칭하여 개구(1016)를 형성한다. 개구(1016)의 크기는, 전극 패드(1006)의 크기보다 크다. 개구(1016)를 형성한 부분의 확대도를 도 6에 도시한다.
(4) 배선의 형성(도 5(D), 도 7, 및 도 8(A)~(C) 참조)
다음으로, 도 5(D)에서, 제1 절연층(1012)의 상면 전체에 구리 등의 도전성 금속층을 전해 도금 등의 방법으로 형성한다. 다음으로, 전면에 형성된 도전성 금속층을 포토리소그래피에 의해 패터닝하고 복수의 배선(1008)을 형성한다. 포토리소그래피에 의한 패터닝은, 도전성 금속층 상에 감광성 레지스터층을 형성하고, 소정의 패턴의 마스크를 이용하여 노광, 현상한 후, 도전성 금속층을 에칭 함으로써 실시할 수 있다.
이러한 전해 도금과 포토리소그래피에 의한 패터닝에 의해, 반도체 칩(1004)의 전극 패드(1006)와 전기적으로 접속된 배선의 접속부(1008A), 배선(1008), 및 후속 공정에서는 땜납 볼(1010)이 형성되는 배선층 상의 외부 전극 패드와의 접속부(1008B)를 일괄하여 제조할 수 있다.
이 때, 제1 절연층(1012)의 개구(1016) 내에 도전성 금속층이 형성되고, 반도체 칩(1004) 상의 전극 패드(1006) 및 제1 절연층(1012) 상의 도전성 금속층을 전기적으로 접속하는 배선(1008)이 형성된다. 도 7에, 도 5(D)의 전극 패드(1006)와 접속된 배선(1008) 부분을 확대한 평면도를 나타낸다. 도 7에 도시한 대로, 전극 패드(1006)와 접속하는 배선(1008)은 제1 절연층(1012)의 개구(1016)을 넘도록 형성된다.
도 8(A)~(C)에, 전극 패드(1006)와 접속하는 배선(1008)의 단면도를 나타낸다. 도 8(A)~(C)는 도 7에 도시한 C-C' 선으로부터 본 단면도이다. 도 8(A)~(C)에 도시한 바와 같이, 전극 패드(1006)와 접속하는 배선(1008)은 제1 절연층(1012)의 개구(1016)의 형상에 따르도록 형성되고, 반도체 칩(1004) 상의 전극 패드(1006) 상에도 형성 됨으로써, 전기적인 접속을 얻는다. 도 8(A) 및 도 8(C)의 1020은 반도체 칩(1004)을 보호하는 유기막이다. 유기막(1020)은 반도체 칩 제조시에 부여되는 것이 많다. 도 8(A) 및 도 8(C)에는 유기막(1020)이 도시되고 있지만, 도 8(B)와 같이 유기막(1020)이 형성되지 않는 반도체 칩을 이용하여도 무방하다.
(5) 제2 절연층의 형성(도 5(E) 및 도 9 참조)
다음으로, 도 5(E)에서, 제1 절연층(1012) 상과, 배선(1008) 상의 외부 전극의 접속부(1008B)를 제외한 소정의 영역에, 제2 절연층(1014)을 형성한다. 이 때, 도 9에 도시한 바와 같이, 제2 절연층(1014)에 의해 전극 패드(1006)와 접속하는 배선(1008)의 접속 부분(1008A)의 주변과, 개구(1016)가 피막된다.
제2 절연층(1014)은 절연층이기 때문에, 전극 패드(1006)와 접속하는 배선(1008)의 접속 부분(1008A) 상호 간의 절연이 확보된다. 제2 절연층(1014)에 이용하는 절연 재료는, 감광성이 아니어도 무방하지만, 절연성을 갖는 것이 필요하다. 제2 절연층(1014)에 이용하는 절연 재료는, 예컨대 제1 절연층(1012)에 이용하는 절연 재료로서 상기에서 예시한 것이라도 무방하다. 또한, 제2 절연층(1014)에 이용하는 절연 재료는, 제1 절연층(1012)에 이용된 절연 재료와 동일한 것이라도 무방하고, 상이한 것이라도 무방하다.
(6) 땜납 볼의 형성(도 5(E) 참조)
도 5(E)에서, 배선(1008)의 접속부(1008B) 상에 땜납 볼(1010)을 형성한다. 제1 절연층(1012) 상의 배선(1008)은 그 일부가 반도체 칩(1004)의 주변 영역에까지 인출되기 때문에, 배선(1008)의 외부 전극 패드의 접속부(1008B) 상에 설치되어 있는 땜납 볼(1010)은, 반도체 칩(1004)의 주변 영역을 포함한 기판(1002)에 배열된다. 도 4(A)에 도시한 바와 같이, 땜납 볼(1010)은, 반도체 칩(1004)의 주변 영역을 포함한 기판(1002)의 영역 전체에, 그리드 어레이 형상으로 배열되어도 무방하다. 또한, 도 4(A)에 도시한 바와 같이 그리드 어레이 형상에 배열, 형성된 땜납 볼을 BGA 볼이라고 한다. 게다가 제1 절연층(1012) 상, 및 땜납 볼(1010)의 접속부(1008B)를 제외한 배선(1008) 상에는, 제2 절연층(1014)이 형성되고 있다.
(7) 개편화(個片化)(도 5(F) 및 도 10 참조)
다음으로, 도 5(F)에서 도면 중에 도시하는 점선 부분에서 복수의 반도체 장치(1000)를 각각 반도체 장치(1000)마다 절단(다이싱)하여 개편화한다.
반도체 웨이퍼로부터 개편 형상으로 절출된 반도체 칩(1004)을, 원 형상의 기판(1002) 상에 재배열하여 접착, 고정한 상태를 도 10에 도시한다. 도 10에 도시하는 원 형상의 기판(1030)에 대해서, 수지 봉지, 전극 패드와 접속하는 배선을 형성하기 위한 개구(1016)의 형성, 전극 패드(1006)와 접속하는 배선(1008)의 형성, 땜납 볼(1010)의 형성 등의 처리를 일괄하여 실시한다. 그 후, 도 5(F)에 도시한 바와 같이, 반도체 칩 상호 간의 위치에서 기판(1030) 및 절연층 등을 절단(다이싱)하고, 각 반도체 장치(1000)를 분리한다. 이렇게 하여 제1 실시 형태의 반도체 장치(1000)가 완성한다.
또한, 이 개구의 형성 이후의 공정은, 이전 공정에서 복수의 반도체 칩을 일괄하여 덮도록 형성된 제1 절연층(1012)을, 소정의 형상(예컨대 원형의 웨이퍼 형상)으로 절단, 가공한 후에 실시할 수 있고, 이와 같이 기판을 원형 등으로 절단, 가공하는 것에 의해, 이후의 각 공정을 반도체 웨이퍼 제조에 이용되는 형성 공정과 동일하게 실시할 수 있다.
이와 같이, 복수의 반도체 칩을 반도체 웨이퍼와 동일한 형상의 기판의 일면에 다이본딩하고, 이후의 공정을 반도체 웨이퍼 제조에 이용되는 형성 공정과 동일하게 실시하는 것에 의해, 일괄하여 복수의 반도체 칩 상에 비아 개구 및 배선 등을 형성할 수 있다.
본 발명의 실시 형태 1에 의하면, 반도체 칩 상의 전극 패드 상에 형성된 제1 절연층에 복수의 전극 패드를 노출하는 개구를 형성 함으로써, 개구 면적을 종래의 비아 개구 보다 크게 하는 것이 가능해진다. 개구 면적을 크게 하는 것에 의해, 포토리소그래피에 의한 개구 형성 불량을 회피하는 것이 가능해진다. 또한, 반도체 칩 상에 형성되는 전극 패드의 미세화에 대응하는 것이 가능해진다. 게다가 반도체 칩의 복수의 전극 패드와 배선과의 접속부의 단자 형상을 리드 형상으로 하는 것으로, 반도체 칩 상의 전극 패드와 배선이 전기적으로 접속하는 부분의 면적을 크게 하는 것이 가능해진다. 접속부의 면적이 커지는 것에 의해, 반도체 장치의 접속 신뢰성이 향상하고, 제2 절연층에 의해 개구가 덮여지기 때문에, 전극 패드와 배선의 접속 강도를 올릴 수 있다.
(실시 형태 2)
본 발명의 실시 형태 2와 관련되는 반도체 장치에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 2는, 전술의 실시 형태 1과 관련되는 반도체 장치(1000)에서, 개구의 개수를 변경한 예를 설명하는 것이다.
도 11은 실시 형태 2와 관련되는 반도체 장치의 개략 구성을 나타내는 도면이다. 또한, 도면에서는 제2 절연층(1014)은 생략되고 있고, 제2 절연층(1014)에 관한 설명은 실시 형태 1과 동일하기 때문에, 생략한다. 또한, 실시 형태와 관련되는 반도체 장치는, 개구의 개수를 변경한 것에 특징이 있고, 그 외의 구성은 실시 형태 1에서 설명한 구성과 동일하기 때문에, 그 도시 및 구성 설명은 생략한다.
도 11에 도시한 바와 같이, 실시 형태 2와 관련되는 반도체 장치(1000)는, 제1 절연층(1012) 상에 복수의 개구(1016)를 갖고, 그 복수의 개구(1016)는, 서로 인접하는 복수의 전극 패드(1006)로 구성되는 그룹 마다 형성되고 있는 것을 특징으로 한다. 도 11에서는 복수의 전극 패드(1006)를 반도체 칩(1004)의 각 변 마다 4개의 그룹으로 나누고, 각각의 그룹 마다 개구(1016)를 형성하고 있지만, 본 발명의 실시 형태는 이 예에 한정되지 않고, 인접하는 2개 이상의 전극 패드가 각 그룹에 포함되는 한, 다양한 그룹 구분이 이루어져도 무방하다. 그 외의 구성 및 제조 방법은 실시 형태 1과 동일하다. 본 발명의 실시 형태 2에 의하면, 개구(1016)를 마스크에 의한 위치 어긋남을 고려하지 않고 개구(1016)를 형성할 수 있고, 더욱이 반도체 칩(1004)의 각에 근접하여 배치되는 배선(1008) 상호의 단락을 방지할 수 있다.
(실시 형태 3)
본 발명의 실시 형태 3과 관련되는 반도체 장치에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 3은, 전술의 실시 형태 1과 관련되는 반도체 장치(1000)에서, 개구의 수에 대해 실시 형태 2와는 다른 구성예를 설명하는 것이다.
도 12는 실시 형태 3과 관련되는 반도체 장치(1000)의 개략 구성을 나타내는 도면이다. 또한, 도면에서는 제2 절연층(1014)은 생략되고 있고, 제2 절연층(1014)에 관한 설명은 실시 형태 1과 동일하기 때문에, 생략한다.
도 12에 도시한 바와 같이, 실시 형태 3과 관련되는 반도체 장치(1000)는, 제1 절연층(1012)에 복수의 개구(1016)를 가지고, 이 복수의 개구(1016)는, 배선(1008)의 종류 마다 형성되고, 동일 종류의 배선(1008)은 인접하고 있는 것을 특징으로 한다. 배선의 종류는, 예컨대 신호선(1024), 전원선(1022), 그라운드선(1026) 등이라도 무방하다. 도 12에서는, 서로 인접하는 복수의 신호선(1024) 및 전원선(1022)에 대해, 각각 개구(1016)가 형성되고 있지만, 배선의 종류는 이 예에 한정되는 것은 아니고, 동종의 배선이면 다른 종류의 배선 마다 개구(1016)가 형성되는 것 이라도 무방하다. 배선의 종류 마다 개구(1016)를 설치하는 것에 의해, 다른 종류의 배선 상호 간의 단락을 방지할 수 있다. 그 외의 구성 및 제조 방법은 실시 형태 1과 동일하다.
(실시 형태 4)
본 발명의 실시 형태와 관련되는 반도체 장치(1000)에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 4는, 전술의 실시 형태 1과 관련되는 반도체 장치(1000)에서, 전극 패드(1006)와 접속하는 배선의 접속부(1008A)의 길이를 변경한 예를 설명하는 것이다.
도 13은 실시 형태 4와 관련되는 반도체 장치(1000)의 개략 구성을 나타내는 도면이다. 또한 도면에서는 제2 절연층(1014)은 생략되어 있고, 제2 절연층(1014)에 관한 설명은 실시 형태 1과 동일하기 때문에, 생략한다.
도 13에 도시한 바와 같이, 실시 형태 4와 관련되는 반도체 장치(1000)는, 전극 패드(1006)와 접속하는 배선(1008)의 접속부(1008A)의 길이가 전극 패드(1006)의 장변 방향의 길이보다 짧은 것을 특징으로 한다. 전극 패드(1006)에 접속하는 배선의 접속부(1008A)의 길이가 전기적 접속을 얻기 위해 충분하다면, 배선(1008)이 전극 패드(1006)을 가로질러 형성되지 않아도 전기적인 도통을 확보할 수 있다. 또한, 배선의 접속부(1008A)의 길이를 짧게 하는 것에 의해, 반도체 장치를 제조할 때에 배선(1008)을 형성하는 도전성 재료의 사용량을 삭감할 수 있다.
(실시 형태 5)
본 발명의 실시 형태 5와 관련되는 반도체 장치(1000)에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 5는, 전술의 실시 형태 1과 관련되는 반도체 장치(1000)에서, 전극 패드(1006)와 접속하는 배선(1008)의 접속부(1008A)의 길이에 대해 실시 형태 4와는 다른 구성예를 설명하는 것이다.
도 14는 실시 형태 5와 관련되는 반도체 장치(1000)의 개략 구성을 나타내는 도면이다. 또한 도면에서는 제2 절연층(1014)은 생략되어 있고, 제2 절연층(1014)에 관한 설명은 실시 형태 1과 동일하기 때문에, 생략한다.
도 14에 도시한 바와 같이, 실시 형태 5와 관련되는 반도체 장치(1000)는, 적어도 1개 이상의 전극 패드(1006)에 접속하는 배선의 접속부(1008A)의 길이는, 상기 전극 패드(1006)와 인접하는 전극 패드(1006)의 장변 방향의 길이 보다 짧은 것을 특징으로 한다. 도 14에서는, 반도체 칩(1004)의 각부에 가장 근접하여 배치된 전극 패드(1006)에 접속하는 배선(1032)의 접속부(1008A)의 길이가, 그 전극 패드(1006)에 인접하는 전극 패드(1006)에 접속하는 배선(1008)의 장변 방향의 길이보다 짧지만, 길이가 다른 배선이 배치되는 장소는 이 예로 한정되는 것은 아니다. 도 14와 같은 배선 구조에 의하면, 반도체 칩(1004)의 각부에 가장 근접하여 배치된 전극 패드(1006)에 접속하는 배선(1032)의 접속부(1008A)가 서로 단락하는 것을 막을 수 있다. 그 외의 구성 및 제조 방법은 실시 형태 1과 동일하다.
(실시 형태 6)
본 발명의 실시 형태 6과 관련되는 반도체 장치(1000)에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 16은, 전술의 실시 형태 1과 관련되는 반도체 장치(1000)에서, 개구(1016)의 형상 및 전극 패드(1006)와 접속하는 배선의 접속부(1008A)의 형상을 변경한 예를 설명하는 것이다.
도 15는 실시 형태 6과 관련되는 반도체 장치(1000)의 개략 구성을 나타내는 도면이다. 또한, 도면에서는 제2 절연층(1014)는 생략 되고 있고, 제2 절연층(1014)에 관한 설명은 실시 형태 1과 동일하기 때문에, 생략한다.
도 15에 도시한 바와 같이, 개구(1016)의 형상은 반도체 칩(1004)에 형성된 각 전극 패드(1006)의 상부 및 하부를 교대로 노출하는 복수의 개구(1016)이라도 무방하다. 또한, 각 개구(1016)에 형성되는 전극 패드(1006)와 접속하는 배선(1008)의 접속부(1008A)의 형상은 십자형이라도 무방하다. 각 개구(1016)에 형성되는 전극 패드(1006)와 접속하는 배선(1008)의 접속부(1008A)의 형상을 십자형으로 하는 것에 의해, 배선과 전극 패드와의 접속 면적을 넓게 하고, 전기적 접속을 확보할 수 있다. 게다가 각 개구(1016)에 형성되는 전극 패드(1006)와 접속하는 배선(1008)의 접속부(1008A)의 형상은 십자형으로 한정되는 것은 아니고, 원형이나 그 외의 형상이라도 무방하다. 그 외의 구성 및 제조 방법은 실시 형태 1과 동일하다.
(실시 형태 7)
본 발명의 실시 형태 7과 관련되는 반도체 장치(1000)에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 2는, 전술의 실시 형태 1과 관련되는 반도체 장치(1000)에서, 개구(1016)의 형상 및 전극 패드(1006)와 접속하는 배선의 접속부(1008A)의 형상에 대해 실시예 6과는 다른 구성예를 설명하는 것이다.
도 16은 실시 형태 7과 관련되는 반도체 장치(1000)의 개략 구성을 나타내는 도면이다. 또한 도면에서는 제2 절연층(1014)은 생략 되어 있고, 제2 절연층(1014)에 관한 설명은 실시 형태 1과 동일하기 때문에, 생략한다.
도 16에 도시한 바와 같이, 개구(1016)의 형상은 반도체 칩(1004) 상에 형성된 복수의 전극 패드(1006) 중, 인접하는 2개의 전극 패드(1006)의 상부 및 하부를 교대로 적어도 2개 이상 노출하는 1개 또는 복수의 개구(1016)이라도 무방하다. 또한, 각 개구(1016)에 형성되는 전극 패드(1006)와 접속하는 배선(1008)의 접속부(1008A)의 형상은 십자형이라도 무방하다. 게다가 각 개구(1016)에 형성되는 전극 패드(1006)와 접속하는 배선(1008)의 접속부(1008A)의 형상은 십자형으로 한정되는 것은 아니고, 원형이나 그 외의 형상이라도 무방하다. 그 외의 구성 및 제조 방법은 실시 형태 1과 동일하다.
(실시 형태 8)
본 발명의 실시 형태 8과 관련되는 반도체 장치(1000)에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 8은, 전술의 실시 형태 1과 관련되는 반도체 장치(1000)에서, 외부 단자에 접속하는 배선 구조를 변경한 구성예를 설명하는 것이다.
도 17은 실시 형태 8과 관련되는 반도체 장치(1000)의 개략 구성을 나타내는 도면이다. 또한, 도면에서는 제2 절연층(1014)은 생략 되어 있고, 제2 절연층(1014)에 관한 설명은 실시 형태 1과 동일하기 때문에, 생략한다.
도 17에 도시한 바와 같이, 제1 절연층(1012)로 덮인 반도체 칩(1004) 상에서 개구(1016) 보다 내측의 영역(도면 중에서는 좌상부 영역)에서, 동종의 배선(1008)이 결선되고, 결선된 배선이 반도체 칩(1004) 상의 개구(1016)의 내측의 영역에 형성된 외부 단자 접속용의 볼 랜드(1028)에 접속되고 있는 것을 특징으로 한다. 이러한 배선 구조에 의해, 외부 단자의 수를 줄일 수 있고, 그 결과 반도체 장치(1000) 전체의 사이즈를 축소할 수 있다. 도 18에서는 그라운드선(1026)이 결선되어 볼 랜드(1028)에 접속되는 예를 도시하였지만, 동종의 배선이면 다른 종류의 배선을 결선하는 것 이라도 무방하고, 결선되는 배선의 종류 및 상호의 배선의 배치 관계는 이 예로 한정되지 않는다. 그 외의 구성 및 제조 방법은 실시 형태 1과 동일하다.
본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 기판과 상기 기판 상에 배치되고, 복수의 전극 패드를 갖는 반도체 칩과, 상기 반도체 칩 상의 상기 복수의 전극 패드 중 적어도 인접하는 2개의 전극 패드의 적어도 일부를 각각 노출하는 개구를 갖는 제1 절연층과, 상기 개구에서 노출하는 상기 복수의 전극 패드와 전기적으로 접속되는 복수의 배선과, 상기 개구를 덮는 제2 절연층을 구비하여도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 기판과, 상기 기판 상에 배치되고, 복수의 전극 패드를 갖는 반도체 칩과, 상기 반도체 칩 상의 상기 복수의 전극 패드 각각의 적어도 일부를 노출하는 하나의 개구를 갖는 제1 절연층과, 상기 하나의 개구에서 노출하는 상기 복수의 전극 패드와 전기적으로 접속되는 복수의 배선과, 상기 하나의 개구를 덮는 제2 절연층을 구비하여도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 복수의 전극 패드는 인접하는 2개 이상의 전극 패드로 구성되는 복수의 그룹으로 이루어지고, 상기 개구는 복수의 전극 패드의 그룹 마다 형성되어도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 개구는 복수의 배선의 기능 마다 형성되어도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 적어도 하나의 상기 전극 패드와 전기적으로 접속하는 배선의 길이는, 인접하는 다른 전극 패드와 전기적으로 접속하는 배선의 길이와 상이한 것이라도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 복수의 배선은, 각각 상기 개구를 가로질러 배치되어도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 적어도 하나의 상기 전극 패드와 전기적으로 접속하는 배선의 길이가 해당 전극 패드의 길이보다 짧은 것이라도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 복수의 배선은, 상기 개구에서 노출하는 상기 전극 패드와 전기적으로 접속하는 부분의 형상이 십자형이라도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 복수의 배선은, 상기 개구에서 노출하는 상기 전극 패드와 전기적으로 접속하는 부분의 형상이 원형이라도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 복수의 배선 중, 적어도 2개의 동일 기능의 배선이 상기 제1 절연층 상에서 접속함과 동시에, 상기 제1 절연층 상에 배치되는 외부 단자 접속용의 볼 랜드에 접속하는 것 이라도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 기판에 복수의 전극을 갖는 반도체 칩을 배치하고, 상기 기판 및 상기 반도체 칩 상에 제1 절연층을 형성하며, 상기 제1 절연층에 상기 복수의 전극 패드 중 적어도 인접하는 2개의 전극 패드의 적어도 일부를 각각 노출하는 개구를 형성하고, 상기 제1 절연층 상에 상기 복수의 전극과 전기적으로 접속하는 복수의 배선을 형성하며, 상기 개구를 덮는 제2 절연층을 형성하는 것에 의해 제조되어도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 기판에 복수의 전극을 갖는 반도체 칩을 배치하고, 상기 기판 및 상기 반도체 칩 상에 제1 절연층을 형성하며, 상기 제1 절연층에 상기 복수의 전극 패드 각각의 적어도 일부를 노출하는 하나의 개구를 형성하고, 상기 제1 절연층 상에 상기 복수의 전극과 전기적으로 접속하는 복수의 배선을 형성하며, 상기 하나의 개구를 덮는 제2 절연층을 형성하는 것에 의해 제조되어도 무방하다.
　또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 복수의 전극 패드는 인접하는 2개 이상의 전극 패드로 구성되는 복수의 그룹으로 이루어지고, 상기 개구는 복수의 전극 패드의 그룹 마다 형성하는 것에 의해 제조되어도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 개구는 복수의 배선의 기능 마다 형성하는 것에 의해 제조되어도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 적어도 하나의 상기 전극 패드와 전기적으로 접속하는 배선의 길이는, 인접하는 다른 전극 패드와 전기적으로 접속하는 배선의 길이와 상이하도록 제조되어도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 복수의 배선은, 각각 상기 개구를 가로질러 형성하는 것에 의해 제조되어도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 적어도 하나의 상기 전극 패드와 전기적으로 접속하는 배선의 길이가 해당 전극 패드의 길이보다 짧아지도록 제조되어도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 복수의 배선은, 상기 개구에서 노출하는 상기 전극 패드와 전기적으로 접속하는 부분의 형상이 십자형으로 제조되어도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 복수의 배선은, 상기 개구에서 노출하는 상기 전극 패드와 전기적으로 접속하는 부분의 형상이 원형으로 제조되어도 무방하다.
또한, 본 발명의 다른 실시 형태와 관련되는 반도체 장치(1000)는, 상기 복수의 배선 중, 적어도 2개의 동일 기능의 배선은 상기 제1 절연층 상에서 접속함과 동시에, 상기 제1 절연층 상에 배치되는 외부 단자 접속용의 볼 랜드에 접속하도록 제조되어도 무방하다.
1000 반도체 장치
1004, 2004 반도체 칩
1006, 2006 전극 패드
1012, 2012 절연층
1016, 2016 개구
1008, 2008 배선
1008A, 2008A 전극 패드와 전기적으로 접속하는 배선의 접속부
1010 땜납 볼
1028 볼 랜드

Claims (12)

  1. 기판과,
    상기 기판상에 접착되어, 복수의 전극 패드를 가지는 반도체 칩과,
    상기 반도체 칩 상의 상기 복수의 전극 패드의 적어도 일부를 각각 노출하는 개구를 가지고, 상기 기판 및 상기 반도체 칩을 피복하는 절연층과,
    상기 절연층 상에, 상기 개구에서 노출하는 상기 복수의 전극 패드와 전기적으로 접속되는 복수의 배선을 구비하고,
    상기 배선은, 전체 형상이 상기 전극 패드의 폭보다 가늘고, 또한, 상기 전극 패드의 장변 방향의 길이보다 긴 리드 형상이고, 그 일단은 상기 전극 패드에 접속되며, 타단은 적어도 상기 반도체 칩의 외측까지 연장되어 상기 기판 상의 상기 반도체 칩 재치 영역 이외에 외부 전극과의 제1 접속부를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 개구의 형상은, 상기 반도체 칩 상의 상기 각 전극 패드의 내측영역 및 외측영역을 교대로 노출하는 복수의 개구인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 전극 패드는, 인접하는 2개 이상의 전극 패드로 구성되는 복수의 그룹으로 이루어지고, 상기 개구는, 복수의 전극 패드의 그룹 마다 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 개구는, 복수의 배선의 기능 마다 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    적어도 하나의 상기 전극 패드와 전기적으로 접속하는 배선의 길이는, 인접하는 다른 전극 패드와 전기적으로 접속하는 배선의 길이와 상이한 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 배선은, 각각 상기 개구를 가로질러 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    적어도 하나의 상기 전극 패드와 전기적으로 접속하는 배선의 길이가, 상기 전극 패드의 길이 보다 짧은 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 복수의 배선은, 상기 개구에서 노출하는 상기 전극 패드와 전기적으로 접속하는 부분의 형상이 십자형인 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 복수의 배선은, 상기 개구에서 노출하는 상기 전극 패드와 전기적으로 접속하는 부분의 형상이 원형인 것을 특징으로 하는 반도체 장치.
  10. 제1, 4 내지 8항 중 어느 한 항에 있어서,
    상기 복수의 배선 중, 적어도 2개의 동일 기능의 배선이 상기 절연층 상에서 접속 함과 동시에, 상기 절연층 상에서 접속된 배선은, 상기 절연층 상에 배치되는 외부전극과의 제2 접속부를 더 갖는 것을 특징으로 하는 반도체 장치.
  11. 기판 상에 복수의 전극 패드를 갖는 반도체 칩을 접착하고,
    상기 기판상 및 상기 반도체 칩 상에 절연층을 형성하고,
    상기 절연층에 상기 복수의 전극 패드를 노출하는 개구를 포토리소그래피에 의해 형성하고, 상기 절연층 상에, 일단은 상기 복수의 전극 패드와 전기적으로 접속되고, 타단은 적어도 상기 반도체 칩의 외측까지 연장되어 상기 기판 상의 상기 반도체 칩 재치 영역 외에 외부 전극과의 접속부를 갖는, 상기 전극 패드의 폭보다 가늘고, 또한, 상기 전극 패드의 장변 방향의 길이보다 긴 리드 형상의 복수의 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 삭제
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5110441B2 (ja) * 2008-01-15 2012-12-26 大日本印刷株式会社 半導体装置用配線部材、半導体装置用複合配線部材、および樹脂封止型半導体装置
US8698323B2 (en) * 2012-06-18 2014-04-15 Invensas Corporation Microelectronic assembly tolerant to misplacement of microelectronic elements therein
TWI566352B (zh) * 2014-05-01 2017-01-11 矽品精密工業股份有限公司 封裝基板及封裝件
CN104105340A (zh) * 2014-07-22 2014-10-15 华进半导体封装先导技术研发中心有限公司 一种封装基板导通孔结构及制作方法
WO2020096405A1 (ko) * 2018-11-09 2020-05-14 동우 화인켐 주식회사 패드 전극부 및 이를 갖는 터치센서
KR102634290B1 (ko) 2018-11-09 2024-02-06 동우 화인켐 주식회사 패드 전극부 및 이를 갖는 터치센서

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278450A (ja) * 2005-03-28 2006-10-12 Seiko Epson Corp 半導体装置
JP2009218621A (ja) * 2009-06-29 2009-09-24 Renesas Technology Corp 半導体集積回路装置の製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259208A (ja) 1992-03-10 1993-10-08 Fujitsu Ltd 半導体装置及びその製造方法
JPH08111495A (ja) 1994-10-07 1996-04-30 Fujitsu Ltd 半導体装置及びその製造方法
JP3404998B2 (ja) * 1995-07-06 2003-05-12 ソニー株式会社 ボンディングツール
DE10010461A1 (de) 2000-03-03 2001-09-13 Infineon Technologies Ag Vorrichtung zum Verpacken elektronischer Bauteile mittels Spritzgußtechnik
DE10129388B4 (de) 2001-06-20 2008-01-10 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils
DE10137184B4 (de) 2001-07-31 2007-09-06 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil
DE10158563C1 (de) 2001-11-29 2003-07-17 Infineon Technologies Ag Verfahren zur Herstellung eines Bauelementmoduls
DE10235332A1 (de) 2002-08-01 2004-02-19 Infineon Technologies Ag Mehrlagiger Schaltungsträger und Herstellung desselben
DE10240461A1 (de) 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung
DE10250538B4 (de) 2002-10-29 2008-02-21 Infineon Technologies Ag Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung
DE10251527B4 (de) 2002-11-04 2007-01-25 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
DE10255844B3 (de) 2002-11-29 2004-07-15 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Schaltung mit einer Umverdrahtungseinrichtung und entsprechende integrierte Schaltung
US7199459B2 (en) * 2003-01-22 2007-04-03 Siliconware Precision Industries Co., Ltd. Semiconductor package without bonding wires and fabrication method thereof
US7102217B2 (en) * 2003-04-09 2006-09-05 Micron Technology, Inc. Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same
DE10333841B4 (de) 2003-07-24 2007-05-10 Infineon Technologies Ag Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE10340129B4 (de) 2003-08-28 2006-07-13 Infineon Technologies Ag Elektronisches Modul mit Steckkontakten und Verfahren zur Herstellung desselben
US7459781B2 (en) 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same
JP4214969B2 (ja) * 2004-08-16 2009-01-28 沖電気工業株式会社 半導体装置の製造方法
DE102004049356B4 (de) 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US7183652B2 (en) 2005-04-27 2007-02-27 Infineon Technologies Ag Electronic component and electronic configuration
DE102005045767B4 (de) 2005-09-23 2012-03-29 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Kunststoffgehäusemasse
DE102006005994A1 (de) 2006-02-08 2007-08-16 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchip und Verfahren zur Herstellung derartiger Halbleiterbauteile
DE102006037118B3 (de) 2006-08-07 2008-03-13 Infineon Technologies Ag Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben
CN200944702Y (zh) * 2006-09-14 2007-09-05 华为技术有限公司 柔性印刷电路结构
US20090160053A1 (en) * 2007-12-19 2009-06-25 Infineon Technologies Ag Method of manufacturing a semiconducotor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278450A (ja) * 2005-03-28 2006-10-12 Seiko Epson Corp 半導体装置
JP2009218621A (ja) * 2009-06-29 2009-09-24 Renesas Technology Corp 半導体集積回路装置の製造方法

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