JP2006278450A - 半導体装置 - Google Patents

Abstract

【課題】 半導体装置において設計自由度及び耐ノイズ性の向上を図ることにある。
【解決手段】 半導体装置は、集積回路１２が形成された半導体チップ１０と、半導体チップ１０上に形成された絶縁層１４と、半導体チップ１０上であって絶縁層１４の周囲に配列された複数のパッド２０と、絶縁層１４上に配列された複数のランド４０と、パッド２０及びランド４０を電気的に接続する配線部３０と、を含む。複数のパッド２０における互いに隣接しない少なくとも第１及び第２のパッド２２，２４は、配線部３０により、複数のランド４０におけるいずれか１つの共通ランド４２に電気的に接続されている。
【選択図】 図１

Description

本発明は、半導体装置に関する。

半導体装置において耐ノイズ性の向上が求められている。ノイズは、半導体チップの電源の寄生インピーダンス等が原因でトランジスタのスイッチング時の過渡的な電流変化に伴い生ずる。

例えば、特定の電源端子を半導体チップの端部に配置した場合、電源端子が配置された側とそれとは反対側とにおいて電流密度にばらつきが生じ、これによりノイズが発生しやすくなる。改善のため、複数の電源端子を半導体チップ上にバランス良く配列することが考えられるが、半導体装置の小型化を追求すると、外部端子の個数を減少せざるを得ず、それに伴い電源端子の個数が減り、例えば電源端子が１つとなると電流密度のばらつきを改善することは困難である。

また、ノイズ対策として、電源端子に電気的に接続するベタ状の導電箔を設けることが知られているが、ベタ状の導電箔は所定の面積が必要となるため、半導体装置の設計が制約される場合がある。
特開２００４−２４１６９６号公報

本発明の目的の１つは、半導体装置において設計自由度及び耐ノイズ性の向上を図ることにある。

（１）本発明に係る半導体装置は、
集積回路が形成された半導体チップと、
前記半導体チップ上に形成された絶縁層と、
前記半導体チップ上であって前記絶縁層の周囲に配列された複数のパッドと、
前記絶縁層上に配列された複数のランドと、
前記パッド及び前記ランドを電気的に接続する配線部と、
を含み、
複数の前記パッドにおける互いに隣接しない少なくとも第１及び第２のパッドは、前記配線部により、複数の前記ランドにおけるいずれか１つの共通ランドに電気的に接続されている。本発明によれば、半導体チップ上の少なくとも第１及び第２のパッドが１つの共通ランドに電気的に接続されている。そのため、例えば共通ランドに流れる電流が半導体チップの内部の電流密度のばらつきを引き起こす場合、共通ランドに電気的に接続するパッドを第１及び第２のパッドに分割して配置することにより、半導体チップ１０の内部の電流密度のばらつきを緩和することが可能になる。また、設計制約上、第１及び第２のパッドを半導体チップの内部配線により電気的に接続できない場合であっても、共通ランドを介してそれらを電気的に接続することができるため、設計自由度の向上を図ることができる。
（２）この半導体装置において、
前記第１及び第２のパッドは、電源端子であってもよい。
（３）この半導体装置において、
複数の前記パッドは、前記第１及び第２のパッドを複数グループ有し、
第１のグループに属する前記第１及び第２のパッドは、第１の電源端子であり、
第２のグループに属する前記第１及び第２のパッドは、前記第１の電源端子とは異なるレベルの電圧を供給する第２の電源端子であってもよい。
（４）この半導体装置において、
複数の前記パッドは、前記第１及び第２のパッドを複数グループ有し、
前記複数グループのそれぞれのグループに属する前記第１及び第２のパッドは、それぞれ異なるレベルの電圧を供給する電源端子であってもよい。
（５）この半導体装置において、
前記第１及び第２のパッドのそれぞれは、前記共通ランドを基準として対称な位置に配置されていてもよい。これにより、半導体チップの内部の電流密度の均一化を図り、耐ノイズ性の向上を図ることができる。
（６）この半導体装置において、
前記第１及び第２のパッドのそれぞれは、前記半導体チップの対向する辺側に配置されていてもよい。これにより、半導体チップの内部の電流密度の均一化を図り、耐ノイズ性の向上を図ることができる。
（７）この半導体装置において、
前記第１及び第２のパッドのそれぞれは、前記半導体チップの隣接する辺側に配置されていてもよい。
（８）この半導体装置において、
前記第１及び第２のパッドのそれぞれは、前記半導体チップの同一辺側に配置されていてもよい。
（９）この半導体装置において、
前記配線部は、前記第１のパッド及び前記共通ランドを電気的に接続する第１の配線部と、前記第２のパッド及び前記共通ランドを電気的に接続する第２の配線部と、を含み、
前記第１及び第２の配線部は、互いにほぼ対称な配線形状をなしていてもよい。これにより、配線部の寄生インピーダンス等も考慮して耐ノイズ性の向上を図ることができる。
（１０）本発明に係る半導体装置は、
集積回路が形成された半導体チップと、
前記半導体チップ上に形成された絶縁層と、
前記半導体チップ上であって前記絶縁層の周囲に配列された複数のパッドと、
前記絶縁層上に配列された複数のランドと、
前記パッド及び前記ランドを電気的に接続する配線部と、
を含み、
複数の前記パッドにおける互いに隣接しない少なくとも第１から第４のパッドは、前記配線部により、複数の前記ランドにおけるいずれか１つの共通ランドに電気的に接続されていてもよい。本発明によれば、半導体チップ上の少なくとも第１から第４のパッドが１つの共通ランドに電気的に接続されている。そのため、例えば共通ランドに流れる電流が半導体チップの内部の電流密度のばらつきを引き起こす場合、共通ランドに電気的に接続するパッドを第１から第４のパッドに分割して配置することにより、半導体チップ１０の内部の電流密度のばらつきを緩和することが可能になる。また、設計制約上、第１から第４のパッドのいずれか複数を半導体チップの内部配線により電気的に接続できない場合であっても、共通ランドを介してそれらを電気的に接続することができるため、設計自由度の向上を図ることができる。
（１１）この半導体装置において、
前記第１から第４のパッドは、電源端子であってもよい。
（１２）この半導体装置において、
複数の前記パッドは、前記第１から第４のパッドを複数グループ有し、
第１のグループに属する前記第１から第４のパッドは、第１の電源端子であり、
第２のグループに属する前記第１から第４のパッドは、前記第１の電源端子とは異なるレベルの電圧を供給する第２の電源端子であってもよい。
（１３）この半導体装置において、
複数の前記パッドは、前記第１から第４のパッドを複数グループ有し、
前記複数グループのそれぞれのグループに属する前記第１から第４のパッドは、それぞれ異なるレベルの電圧を供給する電源端子であってもよい。
（１４）この半導体装置において、
前記第１から第４のパッドのそれぞれは、前記半導体チップの異なる辺側に配置されていてもよい。これにより、半導体チップの内部の電流密度の均一化を図り、耐ノイズ性の向上を図ることができる。
（１５）この半導体装置において、
前記絶縁層は、下地絶縁層と、前記下地絶縁層上に形成された少なくとも１層の層間絶縁層と、を含み、
前記複数のランドは、最上層の前記層間絶縁層上に形成され、
前記配線部は、前記下地絶縁層上及び前記層間絶縁層上に形成されて多層配線構造をなしていてもよい。

以下、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の実施の形態に係る半導体装置の平面図であり、図２は、図１のII−II線断面図である。なお、図１では、半導体装置の一部（絶縁層等）を省略してある。半導体装置は、いわゆるウエハレベルＣＳＰ（ＷＣＳＰ）であってもＢＧＡであってもよい。

半導体装置は、半導体基板（半導体チップ１０）を含む。半導体チップ１０は、直方体（平面において長方形）になっていてもよい。半導体チップ１０は、内部に集積回路１２が形成された集積回路チップである。集積回路１２は、複数の能動素子（ＭＯＳトランジスタなど）を有する。また、半導体チップ１０上には、絶縁層１４が形成され、絶縁層１４の周囲に複数のパッド２０（例えばＡｌパッド）が配列されている。複数のパッド２０は、半導体チップ１０の表面（集積回路１２側の面）の端部に配列されていてもよい。複数のパッド２０は、図１に示すように半導体チップ１０の４辺のそれぞれに沿って配列されていてもよいし、対向する２辺のそれぞれに沿って配列されていてもよい。複数のパッド２０は、半導体チップ１０の内部配線（図示しない）により集積回路１２に電気的に接続されている。複数のパッド２０は、集積回路１２の外側の領域上に形成されていてもよいし、集積回路１２の内側の領域上に形成されていてもよい。なお、半導体チップ１０の表面には、複数のパッド２０を避ける領域にパッシベーション膜１６（ＳｉＯ_２，ＳｉＮ）が形成されてもよい。

絶縁層１４は、複数のパッド２０を避ける領域に形成され、例えば複数のパッド２０により囲まれた半導体チップ１０の中央部に形成されている。絶縁層１４の側面は、上面よりも下面が大きくなる方向に傾斜していてもよい。また、配線部３０の断線を防止するため、絶縁層１４の上面及び側面は曲面をもって接続されていてもよい。絶縁層１４は、配線部３０、ランド４０又は外部端子５０に加わる応力を緩和するための応力緩和層であり、例えば樹脂層であってもよい。樹脂層としては、例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）などが挙げられる。絶縁層１４は半導体チップ１０とランド４０（外部端子５０）との間に設けられてもよい。

絶縁層１４上には複数のランド４０が配列されている。複数のランド４０は、左右対称となる配列形態を有していてもよく、例えば複数行複数列（図１では３行３列）に配列されている。複数のランド４０は、配線部３０（ライン）により複数のパッド２０に電気的に接続されている。配線部３０は、パッド２０の表面を覆う部分を有し、パッド２０から絶縁層１４上を通ってランド４０に至るまで延出されている。ランド４０は、配線部３０よりも幅が大きくなっている。ランド４０は、円形状、矩形形状、その他の形状をなしていてもよい。ランド４０及び配線部３０は、１層又は複数層により形成され、例えば銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（ＴｉＷ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケルバナジウム（ＮｉＶ）、タングステン（Ｗ）の少なくとも１層を組み合わせることにより形成することができる。ランド４０及び配線部３０は、同一構造をなしていてもよい。あるいは、例えばランド４０の表面のみにメッキ層がさらに形成され、ランド４０及び配線部３０が異なる構造をなしていてもよい。

ランド４０上には外部端子５０が設けられていてもよい。外部端子５０は、導電性部材（例えばハンダ）により形成され、例えばハンダボールであってもよい。また、半導体チップ１０には、配線部３０上に絶縁層６０が形成されていてもよい。絶縁層６０は、例えば絶縁から形成され、上述した絶縁層１４と同一材料により形成することができる。例えば、絶縁層６０を複数層から形成する場合、第１の絶縁層６２が配線部３０を被覆するとともにランド４０を避けて形成され、第２の絶縁層６４が外部端子５０の下端部に接触して形成されている。その場合、第１の絶縁層６２はソルダレジスト層と呼ぶことができ、第２の絶縁層６４は根元補強層と呼ぶことができる。外部端子５０の上端部は、絶縁層６０（第２の絶縁層６４）から露出している。

本実施の形態では、図１に示すように、複数のパッド２０における互いに隣接しない第１及び第２のパッド２２，２４が、配線部３０（詳しくは第１及び第２の配線部３２，３４）により、複数のランド４０におけるいずれか１つの共通ランド４２に電気的に接続されている。すなわち、図１に示す例では、パッド：ランドの接続個数の関係が２：１となっている。なお、共通ランド４２上には、外部端子５０として共通外部端子５２が設けられている。

これによれば、例えば共通ランド４２に流れる電流が半導体チップ１０の内部の電流密度のばらつきを引き起こす場合、共通ランド４２に電気的に接続するパッドを第１及び第２のパッド２２，２４に分割して配置することにより、半導体チップ１０の内部の電流密度のばらつきを緩和することが可能になる。また、設計制約上、第１及び第２のパッド２２，２４を半導体チップ１０の内部配線により電気的に接続できない場合であっても、共通ランド４２を介してそれらを電気的に接続することができるため、設計自由度の向上を図ることができる。

ここで、第１及び第２のパッド２２，２４が隣接しないとは、複数のパッド２０の配列方向（半導体チップ１０の各辺に沿った方向）において第１及び第２のパッド２２，２４が連続して並ぶことがないことを意味する。言い換えれば、複数のパッド２０の配列方向において第１及び第２のパッド２２，２４の間には、少なくとも１つの他のパッド２０が設けられている。

第１及び第２のパッド２２，２４は、電源端子であってもよい。例えば第１及び第２のパッド２２，２４は、電源電圧Ｖ_ＤＤを供給するためのパッドであってもよいし、電源電圧Ｖ_ＳＳ（グランド電圧Ｖ_ＳＳ）を供給するためのパッドであってもよい。これによれば、電源に起因する電流密度のばらつきを少なくし、ノイズの発生を防止することができる。あるいは、第１及び第２のパッド２２，２４は、入出力端子（信号端子）であってもよい。これによれば、設計制約上、第１及び第２のパッド２２，２４を半導体チップ１０の内部配線により電気的に接続できない場合であっても、共通ランド４２を介してそれらを電気的に接続することができるため、設計自由度の向上を図ることができる。

第１及び第２のパッド２２，２４のそれぞれは、共通ランド４２を基準として対称な位置に配置されていてもよい。対称とは、図１に示すように共通ランド４２の中心線（例えば辺１０ａと平行な方向の仮想線）に対して線対称であってもよいし、あるいは共通ランド４２の中心点に対して点対称であってもよいことを意味する。また、対称となる配線長に多少の長短があっても良い。これによれば、第１及び第２のパッド２２，２４が半導体チップ１０の平面視においてバランス良く配置されるので、半導体チップ１０の内部の電流密度の均一化を図ることができる。

第１及び第２のパッド２２，２４のそれぞれは、半導体チップ１０の異なる辺側（例えば対向する辺側又は隣接する辺側）に配置されていてもよい。図１に示す例では、第１のパッド２２は、半導体チップ１０の所定の辺１０ａ側に配置され、第２のパッド２４は、半導体チップ１０の辺１０ａと対向する辺１０ｂ側に配置されている。これによって、半導体チップ１０の両端部において内部の電流密度の均一化を図ることができる。

なお、変形例として、第１及び第２のパッド２２，２４は、半導体チップ１０の同一辺側であって、少なくとも１つのパッドを挟む両側に配置されていてもよい。

共通ランド４２は、複数行複数列の中央の行（又は列）に属していてもよい。詳しくは、中央の行（又は列）とは、奇数行（又は奇数列）である場合の中央の１行（又は１列）であってもよいし、偶数行（又は偶数列）である場合の中央の２行（又は２列）のいずれかであってもよい。例えば、図１に示すように、第１及び第２のパッド２２，２４が半導体チップ１０の対向する２辺側に配置されている場合、共通ランド４２は、第１及び第２のパッド２２，２４に挟まれた複数行の中央に属していてもよい。

第１のパッド２２は、第１の配線部３２により共通ランド４２に電気的に接続され、第２のパッド２４は、第２の配線部３４により共通ランド４２に電気的に接続されている。そして、第１及び第２の配線部３２，３４は、互いにほぼ対称な配線形状をなしていてもよい。詳しくは、上述したように第１及び第２のパッド２２，２４が共通ランド４２を基準として対称な位置に配置されている場合、第１及び第２の配線部３２，３４が互いにほぼ対称な配線形状をなしていてもよい。これにより、配線部３０の寄生インピーダンス等も考慮して耐ノイズ性の向上を図ることができる。

図１に示すように、複数のパッド２０は、第１及び第２のパッドを複数グループ有していてもよい。例えば、複数のパッド２０は、第１のグループに属する上述した第１及び第２のパッド２２，２４と、第２のグループに属する第１及び第２のパッド２６，２８と、を有する。第２のグループに属する第１及び第２のパッド２６，２８は、互いに隣接することなく配置され、配線部３０（詳しくは第１及び第２の配線部３６，３８）により、他の共通ランド４４に電気的に接続されている。この場合、第１のグループに属する第１及び第２のパッド２２，２４が第１の電源端子（例えば電源電圧Ｖ_ＤＤを供給する端子）であり、第２のグループに属する第１及び第２のパッド２６，２８が第２の電源端子（例えば電源電圧Ｖ_ＳＳを供給する端子）であってもよい。第２の電源端子は、第１の電源端子とは異なるレベルの電圧を供給するものである。これによれば、それぞれの異なる電圧を供給する電源端子に基づいて電流密度の均一化を図ることができるので、さらなる耐ノイズ性の向上を図ることができる。なお、共通ランド４４には、他の共通外部端子５４が設けられている。

また、変形例として、複数のパッドは、上述した第１及び第２のパッドを含む３つ以上のグループを有していてもよく、その場合もそれぞれのグループごとに第１及び第２のパッドが異なるレベルの電圧を供給する電源端子となっていてもよい。

第１及び第２のパッド２６，２８、第１及び第２の配線部３６，３８、並びに共通ランド４４のその他の詳細は、上述した内容を適用することができる。

本発明に係る半導体装置によれば、上述したように半導体チップ１０の内部の電流密度のばらつきを緩和（好ましくは均一化）することができるので、耐ノイズ性の向上を図ることができる。したがって、ノイズ発生に起因する半導体装置の誤動作を低減することができる。さらに、設計制約上、第１及び第２のパッド２２，２４を半導体チップ１０の内部配線により電気的に接続できない場合であっても、共通ランド４２を介してそれらを電気的に接続することができるため、設計自由度の向上を図ることができる。また、ベタ状の導電箔を形成することによる設計制約もなく、その点からも設計自由度が高いことがわかる。

次に、本実施の形態の変形例を説明する。図３は、本発明の実施の形態の変形例に係る半導体装置の平面図であり、図４は、図３のＩＶ−ＩＶ線断面図である。なお、図３では、半導体装置の一部（絶縁層など）を省略してある。本変形例では、共通ランドに電気的に接続するパッドの個数及び絶縁層の構造が上述と異なっている。

本変形例では、複数のパッド１２０における互いに隣接しない第１から第４のパッド１２２，１２４，１２６，１２８が、配線部１３０（詳しくは第１から第４の配線部１３２，１３４，１３６，１３８）により、複数のランド１４０におけるいずれか１つの共通ランド１４２に電気的に接続されている。なお、共通ランド１４２上には、外部端子１５０として共通外部端子１５２が設けられている。

これによれば、共通ランド１４２に電気的に接続するパッドを４分割して配置するので、より効果的に半導体チップ１０の内部の電流密度のばらつきを緩和することが可能になる。また、設計制約上、第１から第４のパッド１２２，１２４，１２６，１２８のいずれか複数を半導体チップ１０の内部配線により電気的に接続できない場合であっても、共通ランド１４２を介してそれらを電気的に接続することができるため、設計自由度の向上を図ることができる。

第１から第４のパッド１２２，１２４，１２６，１２８は、電源端子であってもよいし、入出力端子（信号端子）であってもよい。それらの詳細は上述した内容を適用することができる。

また、図３に示すように、第１から第４のパッド１２２，１２４，１２６，１２８のそれぞれは、半導体チップ１０の異なる辺側に配置されていてもよい。すなわち、半導体チップ１０の１辺には、共通ランド１４２に電気的に接続するいずれか１つのパッドが配置されていてもよい。これによって、半導体チップ１０の各辺側の端部において内部の電流密度の均一化を図ることができる。

図３に示す例では、第１のパッド１２２は、第１の配線部１３２により共通ランド１４２に電気的に接続され、第２のパッド１２４は、第２の配線部１３４により共通ランド１４２に電気的に接続され、第３のパッド１２６は、第３の配線部１３６により共通ランド１４２に電気的に接続され、第４のパッド１２８は、第４の配線部１３８により共通ランド１４２に電気的に接続されている。いずれかの配線部同士（図３では第１、第３及び第４の配線部１３２，１３６，１３８）が共通ランド１４２に至る前に交差して互いに電気的に接続されていてもよい。

図４に示す例では、絶縁層１４（例えば樹脂層）は、下地絶縁層１４ａ（例えば下地樹脂層）と、下地絶縁層１４ａ上に形成された少なくとも１層（図４では１層）の層間絶縁層１４ｂ（例えば層間樹脂層）と、を含む。下地絶縁層１４ａは、配線部１３０の下地となる。層間絶縁層１４ｂは、下地絶縁層１４ａと上述した絶縁層６０との間に設けられている。そして、最上層の層間絶縁層１４ｂ上には、複数のランド１４０（共通ランド１４２を含む）が形成されている。また、配線部１３０は、下地絶縁層１４ａ上及び層間絶縁層上に形成されて多層配線構造をなしている。詳しくは、配線部１３０の一部（例えば第１及び第２の配線部１３２，１３４）は、下地絶縁層１４ａ上に形成され、配線部１３０の他の一部（例えば第３及び第４の配線部１３６，１３８）は、層間絶縁層１４ｂ上に形成されている。また、図４に示す例では、配線部１３０の一部であるスルーホール１７０により、第１の配線部１３２と、第３及び第４の配線部１３６，１３８とが電気的に接続されている。

図３に示す例では、複数のパッド１２０は、第１のグループに属する上述した第１から第４のパッド１２２，１２４，１２６，１２８と、第２のグループに属する第１から第４のパッド１２３，１２５，１２７，１２９と、を有する。第２のグループに属する第１から第４のパッド１２３，１２５，１２７，１２９は、互いに隣接することなく配置され、配線部１３０（詳しくは第１から第４の配線部１３３，１３５，１３７，１３９）により、他の共通ランド１４４に電気的に接続されている。この場合、第１のグループに属する第１から第４のパッド１２２，１２４，１２６，１２８が第１の電源端子（例えば電源電圧Ｖ_ＤＤを供給する端子）であり、第２のグループに属する第１から第４のパッド１２３，１２５，１２７，１２９が第２の電源端子（例えば電源電圧Ｖ_ＳＳを供給する端子）であってもよい。なお、共通ランド１４４には、他の共通外部端子１５４が設けられている。

図３及び図４に示すように、本変形例によれば、絶縁層１４が下地絶縁層１４ａ及び少なくとも１層の層間絶縁層１４ｂを有しており、多層配線構造を実現することができる。したがって、設計上、半導体チップ１０の平面視において配線部１３０が交差する場合であっても両者間に層間絶縁層１４ｂを介在させることにより、両者を非接触とすることができる。したがって、設計自由度を損なうことなく、共通ランドに接続するパッドを複数設けることが可能になる。

なお、本変形例におけるその他の詳細は上述した内容を適用することができる。

他の変形例として、パッド：ランドの接続個数の関係がｎ：１（ｎは３以上の自然数）であってもよい。その場合であっても、共通ランドに電気的に接続するｎ個のパッドをバランス良く配置することにより、効果的に耐ノイズ性の向上を図ることができる。なお、本実施の形態は、１つの共通ランドを基準として複数のパッドが電気的に接続されていればよく、１つのパッドが２以上の共通ランドに電気的に接続する形態を含むことができる。

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

図１は、本発明の実施の形態に係る半導体装置の平面図である。 図２は、図１のＩＩ−ＩＩ線断面図である。 図３は、本発明の実施の形態に係る半導体装置の平面図である。 図４は、図１のＩＶ−ＩＶ線断面図である。

符号の説明

１０…半導体チップ １２…集積回路 １４…絶縁層 １４ａ…下地絶縁層
１４ｂ…層間絶縁層 １６…パッシベーション膜 ２０…パッド
２２，２６…第１のパッド ２４，２８…第２のパッド ３０…配線部
３２，３６…第１の配線部 ３４，３８…第２の配線部 ４０…ランド
４２，４４…共通ランド ５０…外部端子 ５２，５４…共通外部端子 ６０…絶縁層
６２…第１の絶縁層 ６４…第２の絶縁層 １２０…パッド
１２２，１２３…第１のパッド １２４，１２５…第２のパッド
１２６，１２７…第３のパッド １２８，１２９…第４のパッド
１３０…配線部 １３２，１３３…第１の配線部 １３４，１３５…第２の配線部
１３６，１３７…第３の配線部 １３８，１３９…第４の配線部
１４０…ランド １４２，１４４…共通ランド １５０…外部端子
１５２，１５４…共通外部端子 １７０…スルーホール

Claims (15)

1. 集積回路が形成された半導体チップと、
   前記半導体チップ上に形成された絶縁層と、
   前記半導体チップ上であって前記絶縁層の周囲に配列された複数のパッドと、
   前記絶縁層上に配列された複数のランドと、
   前記パッド及び前記ランドを電気的に接続する配線部と、
   を含み、
   複数の前記パッドにおける互いに隣接しない少なくとも第１及び第２のパッドは、前記配線部により、複数の前記ランドにおけるいずれか１つの共通ランドに電気的に接続されている半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１及び第２のパッドは、電源端子である半導体装置。
3. 請求項１記載の半導体装置において、
   複数の前記パッドは、前記第１及び第２のパッドを複数グループ有し、
   第１のグループに属する前記第１及び第２のパッドは、第１の電源端子であり、
   第２のグループに属する前記第１及び第２のパッドは、前記第１の電源端子とは異なるレベルの電圧を供給する第２の電源端子である半導体装置。
4. 請求項１記載の半導体装置において、
   複数の前記パッドは、前記第１及び第２のパッドを複数グループ有し、
   前記複数グループのそれぞれのグループに属する前記第１及び第２のパッドは、それぞれ異なるレベルの電圧を供給する電源端子である半導体装置。
5. 請求項１から請求項４のいずれかに記載の半導体装置において、
   前記第１及び第２のパッドのそれぞれは、前記共通ランドを基準として対称な位置に配置されている半導体装置。
6. 請求項１から請求項５のいずれかに記載の半導体装置において、
   前記第１及び第２のパッドのそれぞれは、前記半導体チップの対向する辺側に配置されている半導体装置。
7. 請求項１から請求項５のいずれかに記載の半導体装置において、
   前記第１及び第２のパッドのそれぞれは、前記半導体チップの隣接する辺側に配置されている半導体装置。
8. 請求項１から請求項５のいずれかに記載の半導体装置において、
   前記第１及び第２のパッドのそれぞれは、前記半導体チップの同一辺側に配置されている半導体装置。
9. 請求項１から請求項８のいずれかに記載の半導体装置において、
   前記配線部は、前記第１のパッド及び前記共通ランドを電気的に接続する第１の配線部と、前記第２のパッド及び前記共通ランドを電気的に接続する第２の配線部と、を含み、
   前記第１及び第２の配線部は、互いにほぼ対称な配線形状をなしている半導体装置。
10. 集積回路が形成された半導体チップと、
    前記半導体チップ上に形成された絶縁層と、
    前記半導体チップ上であって前記絶縁層の周囲に配列された複数のパッドと、
    前記絶縁層上に配列された複数のランドと、
    前記パッド及び前記ランドを電気的に接続する配線部と、
    を含み、
    複数の前記パッドにおける互いに隣接しない少なくとも第１から第４のパッドは、前記配線部により、複数の前記ランドにおけるいずれか１つの共通ランドに電気的に接続されている半導体装置。
11. 請求項１０記載の半導体装置において、
    前記第１から第４のパッドは、電源端子である半導体装置。
12. 請求項１０記載の半導体装置において、
    複数の前記パッドは、前記第１から第４のパッドを複数グループ有し、
    第１のグループに属する前記第１から第４のパッドは、第１の電源端子であり、
    第２のグループに属する前記第１から第４のパッドは、前記第１の電源端子とは異なるレベルの電圧を供給する第２の電源端子である半導体装置。
13. 請求項１０記載の半導体装置において、
    複数の前記パッドは、前記第１から第４のパッドを複数グループ有し、
    前記複数グループのそれぞれのグループに属する前記第１から第４のパッドは、それぞれ異なるレベルの電圧を供給する電源端子である半導体装置。
14. 請求項１０から請求項１３のいずれかに記載の半導体装置において、
    前記第１から第４のパッドのそれぞれは、前記半導体チップの異なる辺側に配置されている半導体装置。
15. 請求項１０から請求項１４のいずれかに記載の半導体装置において、
    前記絶縁層は、下地絶縁層と、前記下地絶縁層上に形成された少なくとも１層の層間絶縁層と、を含み、
    前記複数のランドは、最上層の前記層間絶縁層上に形成され、
    前記配線部は、前記下地絶縁層上及び前記層間絶縁層上に形成されて多層配線構造をなしている半導体装置。

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