JP5539077B2 - 半導体装置 - Google Patents

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
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    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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Description

本発明は、半導体装置に関する。
従来から半導体チップを備える半導体装置が知られている（たとえば、特許文献１参照）。ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等のボールグリッドタイプの半導体装置には、複数のバンプが形成されている。当該半導体装置は、複数のバンプを実装基板に形成された実装パッドに接合することにより、実装基板に実装（実装基板に対する電気的および機械的な接続）される。
このような半導体装置が実装基板に実装された際には、各バンプには応力が集中することがある。バンプに応力が集中すると疲労破壊を起こし、半導体チップと実装基板における実装パッドとの導通が確保できなくなりうる。このようなことでは、半導体装置の動作不良を招来するおそれがあり、好ましくない。
特開２００８−１５９９４９号公報
本発明は、上記した事情のもとで考え出されたものであって、動作不良を抑制するのに適する半導体装置を提供することをその課題とする。
本発明によって提供される半導体装置は、半導体チップと、上記半導体チップに積層された第１電極パッドと、上記半導体チップの厚さ方向に交差する第１方向に延びる第１の縁と、上記厚さ方向および上記第１方向のいずれにも交差する第２方向に延びる第２の縁とに規定された矩形状を呈する中間層と、上記半導体チップとともに上記中間層を挟むように配置された複数のバンプと、を備え、上記複数のバンプのいずれか一つは、上記複数のバンプのうち、上記第１方向の一端且つ上記第２方向の一端に配置され並びに上記第１電極パッドに導通する第１バンプであり、上記複数のバンプのいずれか一つは、上記第１電極パッドに導通する第２バンプである。
本発明の好ましい実施の形態においては、上記半導体チップに積層された第２電極パッドを更に備え、上記半導体チップは、上記第１電極パッドおよび上記第２電極パッドを導通させる配線層を含み、上記第２バンプは、上記第２電極パッドを経由して上記第１電極パッドと導通している。
本発明の好ましい実施の形態においては、上記第１電極パッドおよび上記第２電極パッドを露出させる被覆膜を更に備え、上記中間層は、上記被覆膜に積層された応力緩和層と、上記応力緩和層に積層され、且つ、上記厚さ方向視において上記第１バンプと重なる部位を有する第１再配線層と、上記応力緩和層に積層され、且つ、上記厚さ方向視において上記第２バンプと重なる部位を有する第２再配線層と、を含み、上記第１再配線層と上記第２再配線層とは互いに離間している。
本発明の好ましい実施の形態においては、上記第１電極パッドおよび上記第２電極パッドを露出させる被覆膜を更に備え、上記中間層は、上記被覆膜に積層された応力緩和層と、上記応力緩和層に積層され、且つ、上記第１バンプおよび上記第２バンプを導通させる再配線層と、を含む。
本発明の好ましい実施の形態においては、上記第１電極パッドを露出させる被覆膜を更に備え、上記中間層は、上記被覆膜に積層された応力緩和層と、上記応力緩和層に積層され、且つ、上記第１バンプおよび上記第２バンプを導通させる再配線層と、を含む。
本発明の好ましい実施の形態においては、上記中間層は、上記第１バンプに接し且つ上記半導体チップの厚さ方向に延びる第１ポストと、上記第２バンプに接し且つ上記半導体チップの厚さ方向に向かって延びる第２ポストと、を更に含む。
本発明の好ましい実施の形態においては、上記第１ポストと上記第１バンプとの接合面積は、上記第２ポストと上記第２バンプとの接合面積より大きい。
本発明の好ましい実施の形態においては、上記第１方向および上記第２方向に広がる平面による上記第１ポストの断面積は、上記第１方向および上記第２方向に広がる平面による上記第２ポストの断面積より大きい。
本発明の好ましい実施の形態においては、上記第１ポストは第１寸法を直径として上記厚さ方向に延びる円柱状であり、上記第２ポストは上記第１寸法より小さい第２寸法を直径として上記厚さ方向に延びる円柱状である。
本発明の好ましい実施の形態においては、上記第１寸法は、上記第２寸法の１．１倍〜１．５倍である。
本発明の好ましい実施の形態においては、上記中間層は、上記半導体チップを搭載している主面および上記主面の反対側を向く裏面を有する基材と、上記主面に形成された主面配線層と、上記裏面に形成され且つ上記主面配線層と導通する裏面配線層と、を含み、上記裏面配線層は上記第１バンプおよび上記第２バンプのいずれにも接する。
本発明の好ましい実施の形態においては、上記第１バンプおよび上記第２バンプの体積はいずれも同一である。
本発明の好ましい実施の形態においては、上記複数のバンプは、２５個以上である。
本発明の好ましい実施の形態においては、上記厚さ方向視において上記第１バンプは第１長さを直径とする円形状であり、上記厚さ方向視において上記第２バンプは上記第１長さより小さい第２長さを直径とする円形状である。
本発明の好ましい実施の形態においては、上記第１長さは、上記第２長さの１．１倍〜１．５倍である。
本発明の好ましい実施の形態においては、上記第２バンプは、上記複数のバンプのうち上記第１バンプに最も隣接しているものである。
本発明の好ましい実施の形態においては、上記第１バンプおよび上記第２バンプはいずれも機能ピンである。
本発明の好ましい実施の形態においては、上記複数のバンプのうち四角に配置されたものは上記第１バンプである。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
（ａ）は、本発明の第１実施形態にかかる半導体装置の底面図である。（ｂ）は、本発明の第１実施形態にかかる半導体装置の側面図である。 図１（ａ）のＩＩ−ＩＩ線に沿う要部断面図である。 （ａ）は、図２のａ−ａ線に沿う要部断面図である。（ｂ）は、図２のｂ−ｂ線に沿う要部断面図である。 実装基板に実装された、本発明の第１実施形態にかかる半導体装置の側面図である。 実装基板に実装された、本発明の第１実施形態にかかる半導体装置の要部断面図である。 本発明の第１実施形態にかかる半導体装置の製造工程の一工程を示す要部断面図である。 本発明の第１実施形態にかかる半導体装置の製造工程の一工程を示す要部断面図である。 本発明の第１実施形態にかかる半導体装置の製造工程の一工程を示す要部断面図である。 本発明の第１実施形態にかかる半導体装置の製造工程の一工程を示す要部断面図である。 本発明の第１実施形態にかかる半導体装置の製造工程の一工程を示す要部断面図である。 本発明の第１実施形態にかかる半導体装置の製造工程の一工程を示す要部断面図である。 本発明の第１実施形態にかかる半導体装置の製造工程の一工程を示す要部断面図である。 本発明の第１実施形態にかかる半導体装置の製造工程の一工程を示す要部断面図である。 本発明の第１実施形態にかかる半導体装置の製造工程の一工程を示す要部断面図である。 本発明の第１実施形態にかかる半導体装置の製造工程の一工程を示す要部断面図である。 本発明の第１実施形態にかかる半導体装置の製造工程の一工程を示す要部断面図である。 本発明の第２実施形態にかかる半導体装置の要部断面図である。 本発明の第３実施形態にかかる半導体装置の要部断面図である。 （ａ）は、本発明の第４実施形態にかかる半導体装置の底面図である。（ｂ）は、本発明の第４実施形態にかかる半導体装置の側面図（一部透視化）である。 図１９（ａ）のＸＸ−ＸＸ線に沿う要部断面図である。 図２０のＸＸＩ−ＸＸＩ線に沿う要部断面図である。 実装基板に実装された、本発明の第４実施形態にかかる半導体装置の側面図である。 実装基板に実装された、本発明の第４実施形態にかかる半導体装置の要部断面図である。 本発明の第５実施形態にかかる半導体装置の要部断面図である。
以下、本発明の実施の形態につき、図面を参照して具体的に説明する。
図１〜図１６を用いて本発明の第１実施形態について説明する。図１（ａ）は、本実施形態にかかる半導体装置の底面図であり、同図（ｂ）は、本実施形態にかかる半導体装置の側面図である。図２は、図１（ａ）のＩＩ−ＩＩ線に沿う要部断面図である。図３（ａ）は、図２のａ−ａ線に沿う要部断面図であり、同図（ｂ）は、図２のｂ−ｂ線に沿う要部断面図である。
これらの図に示す半導体装置Ａ１は、半導体チップ１と、複数の電極パッド２と、被覆膜３と、中間層４と、複数のバンプ５と、樹脂コート８５とを備える。半導体装置Ａ１は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）技術が適用された半導体装置である。
半導体チップ１は、ＬＳＩチップであり、多層配線構造を有する。半導体チップ１は、半導体基板１１と、配線層１２，１３と、絶縁層１４，１５と、複数の貫通ビア１８１，１８２，１８３とを備える。
半導体基板１１は、主として、シリコンなどの半導体材料よりなる。半導体基板１１には、たとえば、ロジック回路などの集積回路が形成されている。この集積回路は、図示しない複数の端子を有する。半導体基板１１には、絶縁性の樹脂よりなる樹脂コート８５が積層されている。
配線層１２，１３はそれぞれ、たとえば、銅、アルミニウムなどの導電性材料よりなる。配線層１２，１３はそれぞれ、設計されたパターン形状に形成されている。配線層１２，１３の厚さ（方向ｚにおける寸法）は、それぞれ、たとえば、０．５〜３．０μｍである。絶縁層１４，１５はそれぞれ、たとえば、酸化シリコン、窒化シリコンなどの絶縁材料よりなる。絶縁層１４，１５の厚さ（方向ｚにおける寸法）は、それぞれ、たとえば、１．０〜３．０μｍである。
配線層１２は、半導体基板１１に積層されている。絶縁層１４は、半導体基板１１に積層され、且つ、配線層１２を被覆している。配線層１３は、絶縁層１４に積層されている。絶縁層１５は、絶縁層１４に積層されている。絶縁層１５は、配線層１３を被覆している。
各貫通ビア１８１，１８２，１８３は、たとえば、銅、アルミニウムなどの導電性材料よりなる。各貫通ビア１８１は、絶縁層１４を貫通している。各貫通ビア１８１は、配線層１２および配線層１３に接している。これにより、配線層１２および配線層１３が導通している。各貫通ビア１８２，１８３は、絶縁層１５を貫通している。各貫通ビア１８２は、配線層１３および後述の第１電極パッド２１に接している。これにより、配線層１３および第１電極パッド２１が導通している。各貫通ビア１８３は、配線層１３および後述の第２電極パッド２２に接している。これにより、配線層１３および第２電極パッド２２が導通している。
各電極パッド２（図では、複数の電極パッド２のうち第１電極パッド２１、第２電極パッド２２のみを示す）は、半導体チップ１に形成されている。具体的には各電極パッド２は、絶縁層１５に形成されている。各電極パッド２は、半導体基板１１に形成された上述の集積回路の端子と導通している。各電極パッド２は方向ｚ視において、互いに異なる位置に配置されている。各電極パッド２は、たとえば、アルミニウムよりなる。各電極パッド２の厚さ（方向ｚにおける寸法）は、たとえば、０．５〜３．０μｍである。
被覆膜３は、絶縁層１５に積層されている。被覆膜３は、たとえば、酸化シリコン、窒化シリコンなどの絶縁材料よりなる。被覆膜３の厚さ（方向ｚにおける寸法）は、たとえば、０．５〜２．０μｍである。被服膜３から電極パッド２が露出している。
中間層４は、被覆膜３を挟んで、半導体チップ１に積層されている。中間層４は、応力緩和層４１と、樹脂層４２と、再配線層４３ａ，４３ｂ，４３ｃと、複数のポスト４４ａ，４４ｂとを含む。図１（ａ）に示すように、中間層４は、方向ｚ視において、方向ｘに延びる第１の縁４９ａと、方向ｙに延びる第２の縁４９ｂとにより規定される矩形状を呈する。中間層４の側面は、半導体チップ１の側面と面一に形成されている。これにより、半導体装置Ａ１は、方向ｚ視におけるサイズが半導体チップ１のサイズと等しい略直方体形状を呈している。
応力緩和層４１は、被覆膜３に積層されている。応力緩和層４１は、たとえば、ポリイミドなどの絶縁材料よりなる。応力緩和層４１の厚さ（方向ｚにおける寸法）は、たとえば、８μｍである。応力緩和層４１は、半導体装置Ａ１に応力が加わったとき、その応力を吸収して緩和するために設けられている。
樹脂層４２は、応力緩和層４１に積層されている。樹脂層４２は、たとえば、エポキシ樹脂などの絶縁性樹脂よりなる。樹脂層４２の厚さ（方向ｚにおける寸法）は、たとえば、９０μｍである。
再配線層４３ａは、下地層４３１ａと、金属層４３２ａとを有する。再配線層４３ａは、方向ｚ視において、後述の第１バンプ５１と重なる部位を有する。下地層４３１ａの一部は応力緩和層４１を貫通している。また、下地層４３１ａの一部は、応力緩和層４１に積層されている。下地層４３１ａは、第１電極パッド２１に接する。下地層４３１ａは、第１電極パッド２１が腐食するのを防止する機能を担う。下地層４３１ａは、たとえば、チタン、ニッケル、チタンタングステンなどの金属よりなる。金属層４３２ａは、下地層４３１ａに積層されている。金属層４３２ａは、たとえば、銅などの金属よりなる。
ポスト４４ａは、再配線層４３ａに立設されている。ポスト４４ａは、後述の第１バンプ５１にかかる応力を緩和するためのものである。ポスト４４ａは、再配線層４３ａに接する。図３（ａ）に示す、方向ｘおよび方向ｙに広がる平面によるポスト４４ａの断面積Ｓ１は、たとえば、１７６７１〜１９６３５０μｍ2である。本実施形態では、ポスト４４ａは、寸法Ｌ１を直径として方向ｚに延びる円柱状である。寸法Ｌ１は、たとえば、１５０〜５００μｍである。ポスト４４ａは、四角柱状であってもかまわない。ポスト４４ａは、たとえば、銅よりなる。
再配線層４３ｂは、再配線層４３ａと同様に、下地層４３１ｂと、金属層４３２ｂとを有する。再配線層４３ｂは、方向ｚ視において、後述の第２バンプ５２と重なる部位を有する。再配線層４３ｂは、再配線層４３ａと離間している。下地層４３１ｂの一部は応力緩和層４１を貫通している。また、下地層４３１ｂの一部は、応力緩和層４１に積層されている。下地層４３１ｂは、第２電極パッド２２に接する。下地層４３１ｂは、第２電極パッド２２が腐食するのを防止する機能を担う。下地層４３１ｂは、たとえば、チタン、ニッケル、チタンタングステンなどの金属よりなる。金属層４３２ｂは、下地層４３１ｂに積層されている。金属層４３２ｂは、たとえば、銅などの金属よりなる。
ポスト４４ｂは、再配線層４３ｂに立設されている。ポスト４４ｂは、後述の第２バンプ５２にかかる応力を緩和するためのものである。ポスト４４ｂは、再配線層４３ｂに接する。図３（ａ）に示す、方向ｘおよび方向ｙに広がる平面によるポスト４４ｂの断面積Ｓ２は、ポスト４４ａの断面積Ｓ１より小さいこと（すなわち、断面積Ｓ１が断面積Ｓ２より大きいこと）が好ましい。断面積Ｓ２は、たとえば、７８５４〜１２５６６４μｍ2である。本実施形態では、ポスト４４ｂは、寸法Ｌ２を直径として方向ｚに延びる円柱状である。ポスト４４ｂは、四角柱状であってもかまわない。寸法Ｌ２よりも寸法Ｌ１が大きいほうが好ましい。寸法Ｌ１は、たとえば、寸法Ｌ２の１．１〜１．５倍であることが好ましい。寸法Ｌ２は、たとえば、１００〜４００μｍである。ポスト４４ｂは、たとえば、銅よりなる。
再配線層４３ｃは、再配線層４３ａ，４３ｂと同様に、下地層４３１ｃと、金属層４３２ｃとを有する。図２に示すように、再配線層４３ｃは、再配線層４３ａと再配線層４３ｂとの間に位置する。再配線層４３ｃは、再配線層４３ａ，４３ｂのいずれとも絶縁されている。下地層４３１ｃの一部は、図外において、応力緩和層４１を貫通している。図２に示すように、下地層４３１ｃの一部は、応力緩和層４１に積層されている。下地層４３１ｃは、図外の電極パッド２に接する。下地層４３１ｃは、たとえば、チタン、ニッケル、チタンタングステンなどの金属よりなる。金属層４３２ｃは、下地層４３１ｃに積層されている。金属層４３２ｃは、たとえば、銅などの金属よりなる。
図２に示すように、複数のバンプ５は、中間層４を挟んで半導体チップ１が配置された側と反対側に配置されている。すなわち、複数のバンプ５は、半導体チップ１とともに中間層４を挟むように配置されている。図１（ａ）に示すように、本実施形態では方向ｚ視において、複数のバンプ５は、碁盤の目状に配置されている。各バンプ５は、略球状であり、たとえば、ハンダよりなる。本実施形態では、各バンプ５の体積は、互いに同一である。各バンプ５の体積は、たとえば、１４０７×１０3〜１０３９０×１０3μｍ3である。バンプ５の個数は、方向ｘに５個以上、方向ｙに５個以上、全体で２５個以上であることが好ましい。
図１〜図３に示すように、複数のバンプ５のうち２つを、第１バンプ５１、第２バンプ５２としている。第１バンプ５１および第２バンプ５２はいずれも機能ピンである。図１に示すように、第１バンプ５１は、方向ｘの一端且つ方向ｙの一端に配置されている。図２に示すように、第１バンプ５１は、ポスト４４ａに接合されている。第１バンプ５１とポスト４４ａとの接合面積Ｓ３（図３（ｂ）参照）は、たとえば、１７６７１〜１９６３５０μｍ2である。第１バンプ５１は、方向ｚ視において、長さＬ３（図３（ｂ）参照）を直径とする円形状である。長さＬ３は、たとえば、１５０〜５５０μｍである。第１バンプ５１は、ポスト４４ａ、再配線層４３ａ、第１電極パッド２１、および貫通ビア１８２を経由して、配線層１３と導通している。
第２バンプ５２は、ポスト４４ｂに接合されている。本実施形態では、第２バンプ５２は、複数のバンプ５のうち第１バンプ５１に隣接しているものである。第２バンプ５２は、第１バンプ５１に隣接しているものに限られず、たとえば、複数のバンプ５のうち略中央に配置されたものであってもよい。第２バンプ５２とポスト４４ｂとの接合面積Ｓ４（図３（ｂ）参照）よりも、上述の接合面積Ｓ３が大きいほうが好ましい。接合面積Ｓ４は、たとえば、７８５４〜１２５６６４μｍ2である。第２バンプ５２は、方向ｚ視において、長さＬ４（図３（ｂ）参照）を直径とする円形状である。長さＬ４よりも長さＬ３が大きい方が好ましい。好ましくは、長さＬ３は、長さＬ４の１．１倍〜１．５倍である。長さＬ４は、たとえば、１００〜４６０μｍである。第２バンプ５２は、ポスト４４ｂ、再配線層４３ｂ、第２電極パッド２２、および貫通ビア１８３を経由して、配線層１３と導通している。本実施形態においては、第１バンプ５１と第２バンプ５２とを、配線層１３が導通させている。
図には示していないが、複数のバンプ５のうち第１バンプ５１、第２バンプ５２以外のいずれかは、再配線層４３ｃと導通している。
図４、図５は、半導体装置Ａ１を実装基板８に実装した状態を示す。半導体装置Ａ１が実装基板８に実装されるとき、各バンプ５が実装基板８における実装パッド８１に接合される。これにより、半導体基板１１に形成された集積回路の端子（図示略）が実装パッド８１と導通する。複数の実装パッド８１のうち第１バンプ５１が接合される実装パッド８１１と、複数の実装パッド８１のうち第２バンプ５２が接合される実装パッド８１２とは、実装基板８上における配線８２（図４では略）を介して、互いに導通している。そのため、配線層１２，１３、貫通ビア１８１〜１８３、第１電極パッド２１，２２、再配線層４３ａ，４３ｂ、ポスト４４ａ，４４ｂ、第１バンプ５１、第２バンプ５２、実装パッド８１１，８１２、および、配線８２は、互いに導通している。
なお、複数のバンプ５のうち四角に配置されたもの全てを、第１バンプ５１と同様の構成としてもよい。
次に、半導体装置Ａ１の作用効果について説明する。
半導体装置Ａ１においては、図１（ａ）に示したように、第１バンプ５１は方向ｘの一端且つ方向ｙの一端に配置されている。半導体装置Ａ１が実装基板８に実装された状態では、複数のバンプ５のうち第１バンプ５１に応力がかかりやすい。そのため、第１バンプ５１が疲労破壊しやすい。第１バンプ５１が疲労破壊すると、第１電極パッド２１から第１バンプ５１を経由して実装パッド８１１に至る電流の経路が遮断される。
半導体装置Ａ１においては、第１電極パッド２１は、第２バンプ５２を経由して、実装パッド８１１と導通している。そのため、第１電極パッド２１から第１バンプ５１を経由して実装パッド８１１に至る電流の経路が遮断されても、第１電極パッド２１は、第２バンプ５２を経由して、実装パッド８１１と導通しうる。そのため、半導体装置Ａ１は、第１電極パッド２１から第１バンプ５１を経由して実装パッド８１１に至る電流の経路が遮断することに起因する動作不良を、抑制するのに適する。
半導体装置Ａ１においては、ポスト４４ａと第１バンプ５１との接合面積Ｓ３（図３（ｂ）参照）は、ポスト４４ｂと第２バンプ５２との接合面積Ｓ４（図３（ｂ）参照）より大きい。このような構成は、第１バンプ５１にかかる応力を小さくするのに適する。そのため、半導体装置Ａ１は、第１バンプ５１の疲労破壊を抑制するのに適する。したがって、半導体装置Ａ１は、上述の動作不良を抑制するのにさらに適する。
半導体装置Ａ１においては、図３（ａ）に示したように、断面積Ｓ１は、断面積Ｓ２より大きい。このような構成も第１バンプ５１にかかる応力を小さくするのに適する。さらに、当該構成はポスト４４ａの抵抗を小さくするのにも好適である。
半導体装置Ａ１は、半導体チップ１に積層され且つ第２バンプ５２に導通する第２電極パッド２２を備える。また、第１電極パッド２１と第２電極パッド２２とを配線層１３が導通させている。半導体装置Ａ１においては、再配線層４３ａと再配線層４３ｂとが互いに離間していても、第１電極パッド２１は、配線層１３および第２電極パッド２２を経由して、第２バンプ５２と導通しうる。そのため、再配線層４３ａおよび再配線層４３ｂとの間に再配線層４３ａ，４３ｂのいずれとも絶縁された再配線層４３ｃを形成しなければならない場合であっても、第１電極パッド２１を第２バンプ５２と導通させることができる。
次に、図６〜図１６を用いて、半導体装置Ａ１の製造方法の一例について簡単に説明する。
まず、図６に示すように、複数の半導体チップが作りこまれた基板７を用意する。基板７には、複数の電極パッド２（図では第１電極パッド２１、第２電極パッド２２を示す）が形成されている。また、基板７の表面の略全域は被覆膜３’により覆われている。被覆膜３’から電極パッド２が露出している。次に、同図に示すように、被覆膜３’上に応力緩和層４１’を形成する。応力緩和層４１’には、電極パッド２を露出させる開口４１１が形成されている。
次に、図７に示すように、下地層４３１を形成する。下地層４３１は、電極パッド２および応力緩和層４１’を被覆している。次に、図８に示すように、金属層４３２（金属層４３２ａ，４３２ｂ，４３２ｃを含む）を形成する。金属層４３２を形成するには、下地層４３１上に図示しないレジストパターニングを行った後に、下地層４３１上にメッキを施すことにより行う。
次に、図９に示すように、ポスト４４（図ではポスト４４ａ，４４ｂを示す）を形成する。ポスト４４を形成するには、金属層４３２の一部と応力緩和層４１’とを覆うドライフィルムをパターニングした後に、金属層４３２上にメッキを施すことにより行う。
次に、図１０に示すように、下地層４３１をエッチングする。これにより、下地層４３１ａ，４３１ｂ，４３１ｃが形成される。次に、図１１に示すように、ハーフカットダイシングすることにより溝４９を形成する。次に、図１２に示すように、樹脂層４２’を形成する。樹脂層４２’の形成は印刷により行う。次に、図１３に示すように、樹脂層４２’を研削し、ポスト４４を樹脂層４２’から露出させる。次に、半導体基板１１の図の下面を研削する（本実施形態にかかる説明では図示せず）。次に、図１４に示すように、半導体基板１１の裏面に樹脂コート８５を形成する。次に、図１５に示すように、バンプ５を形成する。バンプ５を形成するには、ポスト４４にハンダを印刷した後に、リフローを施すことにより行う。次に、図１６に示すように、溝４９を通る線９９に沿って、半導体基板１１や樹脂層４２’等を一括してダイシングする。これにより、図２に示した半導体装置Ａ１が製造される。
図１７〜図２３は、本発明の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
図１７は、本発明の第２実施形態にかかる半導体装置の要部断面図である。同図に示す半導体装置Ａ２は、半導体チップ１と、複数の電極パッド２と、被覆膜３と、中間層４と、複数のバンプ５と、樹脂コート８５とを備える。半導体装置Ａ２は、再配線層４３ａ，４３ｂ，４３ｃを備えておらず再配線層４３ｅを備えている点において、上述の半導体装置Ａ１と異なる。半導体装置Ａ２では、第１電極パッド２１と第２バンプ５２とを、配線層１３のみならず再配線層４３ｅが導通させている。本実施形態における半導体チップ１、複数の電極パッド２、被覆膜３、および、複数のバンプ５の各構成は、上述の実施形態における構成と同様であるから説明を省略する。
本実施形態において中間層４は、応力緩和層４１と、樹脂層４２と、再配線層４３ｅと、ポスト４４ａ，４４ｂとを含む。応力緩和層４１および樹脂層４２は、上述の実施形態における構成と同様であるから説明を省略する。
再配線層４３ｅは、下地層４３１ｅと、金属層４３２ｅとを有する。下地層４３１ｅの一部は応力緩和層４１を貫通している。また、下地層４３１ｅの一部は、応力緩和層４１に積層されている。下地層４３１ｅは、第１電極パッド２１，２２のいずれにも接する。下地層４３１ｅは、第１電極パッド２１，２２が腐食するのを防止する機能を担う。下地層４３１ｅは、たとえば、チタン、ニッケル、チタンタングステンなどの金属よりなる。金属層４３２ｅは、下地層４３１ｅに積層されている。金属層４３２ｅは、たとえば、銅などの金属よりなる。本実施形態では、ポスト４４ａ，４４ｂはいずれも、再配線層４３ｅに立設されている。
次に、半導体装置Ａ２の作用効果について説明する。
半導体装置Ａ２においては、半導体装置Ａ１と同様に、第１バンプ５１は方向ｘの一端且つ方向ｙの一端に配置されている。半導体装置Ａ２が実装基板８（本実施形態では図示略、第１実施形態参照）に実装された状態では、複数のバンプ５のうち第１バンプ５１に応力がかかりやすい。そのため、第１バンプ５１が疲労破壊しやすい。第１バンプ５１が疲労破壊すると、第１電極パッド２１から第１バンプ５１を経由して実装パッド８１１（本実施形態では図示略、第１実施形態参照）に至る電流の経路が遮断される。
半導体装置Ａ２においては、第１電極パッド２１は、第２バンプ５２を経由して、実装パッド８１１と導通している。そのため、第１電極パッド２１から第１バンプ５１を経由して実装パッド８１１に至る電流の経路が遮断されても、第１電極パッド２１は、第２バンプ５２を経由して、実装パッド８１１と導通しうる。そのため、半導体装置Ａ２は、第１電極パッド２１から第１バンプ５１を経由して実装パッド８１１に至る電流の経路が遮断することに起因する動作不良を抑制するのに適する。
半導体装置Ａ２においては、半導体装置Ａ１と同様に、ポスト４４ａと第１バンプ５１との接合面積Ｓ３は、ポスト４４ｂと第２バンプ５２との接合面積Ｓ４より大きい。このような構成は、第１バンプ５１にかかる応力を、小さくするのに適する。そのため、半導体装置Ａ２は、第１バンプ５１の疲労破壊を抑制するのに適する。したがって、半導体装置Ａ２は、上述の動作不良を抑制するのに、さらに適する。
半導体装置Ａ２においては、半導体装置Ａ１と同様に、ポスト４４ａの断面積Ｓ１は、ポスト４４ｂの断面積Ｓ２より大きい。このような構成も第１バンプ５１にかかる応力を小さくするのに適する。さらに、当該構成はポスト４４ａの抵抗を小さくするのにも好適である。
図１８は、本発明の第３実施形態にかかる半導体装置の要部断面図である。同図に示す半導体装置Ａ３は、半導体チップ１と、複数の電極パッド２と、被覆膜３と、中間層４と、複数のバンプ５と、樹脂コート８５を備える。半導体装置Ａ３は、第１電極パッド２１と第２バンプ５２とを、配線層１３が導通させているのではなく再配線層４３ｅのみが導通させている点において、上述の半導体装置Ａ２と相違する。
半導体装置Ａ３においては、半導体装置Ａ２に関して述べたのと同様に、第１電極パッド２１から第１バンプ５１を経由して実装パッド８１１（本実施形態では図示略、第１実施形態参照）に至る電流の経路が遮断されても、第１電極パッド２１は、第２バンプ５２を経由して、実装パッド８１１と導通しうる。そのため、半導体装置Ａ３は、第１電極パッド２１から第１バンプ５１を経由して実装パッド８１１に至る電流の経路が遮断することに起因する動作不良を抑制するのに適する。
半導体装置Ａ３においては、半導体装置Ａ１，Ａ２と同様に、ポスト４４ａと第１バンプ５１との接合面積Ｓ３は、ポスト４４ｂと第２バンプ５２との接合面積Ｓ４より大きい。このような構成は、第１バンプ５１にかかる応力を、小さくするのに適する。そのため、半導体装置Ａ３は、第１バンプ５１の疲労破壊を抑制するのに適する。したがって、半導体装置Ａ３は、上述の動作不良を抑制するのに、さらに適する。
半導体装置Ａ３においては、半導体装置Ａ１や半導体装置Ａ２のように配線層１３が第１電極パッド２１と第２バンプ５２とを導通させなくても、再配線層４３ｅが第１電極パッド２１と第２バンプ５２とを導通させることができる。再配線層４３ｅの形状パターンの設計自由度は高い。したがって、第１電極パッド２１と第２バンプ５２とが導通する構成を簡単に得ることができる。
半導体装置Ａ３においては、半導体装置Ａ１，Ａ２と同様に、ポスト４４ａの断面積Ｓ１は、ポスト４４ｂの断面積Ｓ２より大きい。このような構成も第１バンプ５１にかかる応力を小さくするのに適する。さらに、当該構成はポスト４４ａの抵抗を小さくするのにも好適である。
図１９〜図２２を用いて本発明の第４実施形態について説明する。図１９（ａ）は、本実施形態にかかる半導体装置の底面図であり、同図（ｂ）は、本実施形態にかかる半導体装置の側面図（一部透視化）である。図２０は、図１９（ａ）のＸＸ−ＸＸ線に沿う要部断面図である。図２１は、図２０のＸＸＩ−ＸＸＩ線に沿う要部断面図である。
これらの図に示す半導体装置Ａ４は、半導体チップ１と、複数の電極パッド２と、中間層４と、複数のバンプ５と、複数のワイヤ８７と、封止樹脂８８とを備える。半導体装置Ａ４は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体装置である。
半導体チップ１および電極パッド２の各構成は、第３実施形態にて説明したとおりであるから、本実施形態ではこれらの説明を省略する。
本実施形態において中間層４は、配線基板である。中間層４は、基材７１と、主面配線層７２と、裏面配線層７３と、スルーホール電極７４とを少なくとも含む。中間層４は、半導体チップ１を搭載している。図１９（ａ）に示すように、中間層４は、方向ｚ視において、方向ｘに延びる第１の縁４９ａと、方向ｙに延びる第２の縁４９ｂとにより規定される矩形状を呈する。
基材７１は、たとえばエポキシ樹脂よりなる。基材７１は、主面７１１と主面７１１とは反対側を向く裏面７１２とを有する。
主面配線層７２、裏面配線層７３、およびスルーホール電極７４は、たとえば、銅よりなる。主面配線層７２は、主面７１１に形成されている。裏面配線層７３は、裏面７１２に形成されている。スルーホール電極７４は、主面７１１から裏面７１２にわたって、基材７１を貫通している。スルーホール電極７４は、主面配線層７２および裏面配線層７３のいずれとも接している。これにより、主面配線層７２と裏面配線層７３とは互いに導通している。
複数のワイヤ８７は、たとえば、銅、アルミニウム、もしくは金よりなる。図２０に示すように、複数のワイヤ８７のうちの一つは、第１電極パッド２１と主面配線層７２とに接する。これにより、第１電極パッド２１と主面配線層７２とは導通している。封止樹脂８８は、半導体チップ１、主面配線層７２、ワイヤ８７などを覆っている。封止樹脂８８は、たとえば、エポキシ樹脂よりなる。
本実施形態においても、複数のバンプ５は、中間層４を挟んで半導体チップ１が配置された側と反対側に配置されている。すなわち、複数のバンプ５は、半導体チップ１とともに中間層４を挟むように配置されている。図１９（ａ）に示すように、本実施形態では、方向ｚ視において、複数のバンプ５は、碁盤の目状に配置されている。各バンプ５の配置態様は、上述の実施形態と同様であるから、説明を省略する。
図１９〜図２１に示すように、複数のバンプ５のうち２つを、第１バンプ５３、第２バンプ５４としている。図１９（ａ）に示すように、第１バンプ５３は、方向ｘの一端且つ方向ｙの一端に配置されている。図２０に示すように、第１バンプ５３は、裏面配線層７３に接合されている。第１バンプ５３と裏面配線層７３との接合面積Ｓ５（図２１参照）は、たとえば、たとえば、１７６７１〜１９６３５０μｍ2である。第１バンプ５３は、方向ｚ視において、長さＬ５（図２１参照）を直径とする円形状である。長さＬ５は、たとえば、１５０〜５００μｍである。第１バンプ５３は、裏面配線層７３、スルーホール電極７４、主面配線層７２、およびワイヤ８７を経由して、第１電極パッド２１と導通している。
第２バンプ５４は、裏面配線層７３に接合されている。第２バンプ５４は、複数のバンプ５のうち第１バンプ５３に隣接しているものである。第２バンプ５４は第１バンプ５３に隣接しているものに限られず、たとえば、複数のバンプ５のうち略中央に配置されたものであってもよい。第２バンプ５４と裏面配線層７３との接合面積Ｓ６（図２１参照）は、たとえば、７８５４〜１２５６６４μｍ2である。接合面積Ｓ６よりも接合面積Ｓ５の方が大きいことが好ましい。たとえば、接合面積Ｓ５は、接合面積Ｓ６よりも１．１倍〜１．５倍であることが好ましい。第２バンプ５４は、方向ｚ視において、長さＬ６（図２１参照）を直径とする円形状である。長さＬ６よりも長さＬ５が大きい方が好ましい。たとえば、長さＬ６は、長さＬ５の１．１倍〜１．５倍であることが好ましい。長さＬ６は、たとえば、１００〜４００μｍである。第２バンプ５４は、裏面配線層７３、スルーホール電極７４、主面配線層７２、およびワイヤ８７を経由して、第１電極パッド２１と導通している。本実施形態においては、第１バンプ５３と第２バンプ５４とを、裏面配線層７３が導通させている。
図２２、図２３は、半導体装置Ａ４が実装基板８に実装された状態を示す図である。半導体装置Ａ４が実装基板８に実装されるとき、各バンプ５が実装基板８における実装パッド８１に接合される。これにより、半導体基板１１に形成された集積回路の端子（図示略）が実装パッド８１と導通する。複数の実装パッド８１のうち第１バンプ５３が接合される実装パッド８１１と、複数の実装パッド８１のうち第２バンプ５４が接合される実装パッド８１２とは、実装基板８上における配線８２（図２２では略）を介して、互いに導通している。そのため、主面配線層７２、裏面配線層７３、スルーホール電極７４、図２３に示すワイヤ８７、第１電極パッド２１、第１バンプ５３、第２バンプ５４、実装パッド８１１，８１２、および、配線８２は、互いに導通している。
なお、本実施形態においても、複数のバンプ５のうち四角に配置されたもの全てを、第１バンプ５３と同様の構成としてもよい。
次に、半導体装置Ａ４の作用効果について説明する。
半導体装置Ａ４においては、第１バンプ５３は方向ｘの一端且つ方向ｙの一端に配置されている。半導体装置Ａ４が実装基板８に実装された状態では、複数のバンプ５のうち第１バンプ５３に応力がかかりやすい。そのため、第１バンプ５３が疲労破壊しやすい。第１バンプ５３が疲労破壊すると、第１電極パッド２１から第１バンプ５３を経由して実装パッド８１１に至る電流の経路が遮断される。
半導体装置Ａ４においては、第１電極パッド２１は、第２バンプ５４を経由して、実装パッド８１１と導通している。そのため、第１電極パッド２１から第１バンプ５３を経由して実装パッド８１１に至る電流の経路が遮断されても、第１電極パッド２１は、第２バンプ５４を経由して、実装パッド８１１と導通しうる。そのため、半導体装置Ａ４は、第１電極パッド２１から第１バンプ５３を経由して実装パッド８１１に至る電流の経路が遮断することに起因する動作不良を、抑制するのに適する。
半導体装置Ａ４においては、図２１に示したように、接合面積Ｓ５は、接合面積Ｓ６より大きい。このような構成は、第１バンプ５３にかかる応力を小さくするのに適する。そのため、半導体装置Ａ４は、第１バンプ５３の疲労破壊を抑制するのに適する。したがって、半導体装置Ａ４は、上述の動作不良を抑制するのにさらに適する。
基材７１の主面７１１には、半導体チップ１が配置されている。また、主面配線層７２には、ワイヤ８７を接続する必要もある。そのため、主面配線層７２の形状の自由度は比較的低い。一方、裏面配線層７３にはバンプ５を形成するのみである。そのため、裏面配線層７３の形状は比較的自由に決定することができる。そのため、半導体装置Ａ４によると、第１バンプ５３と第２バンプ５４とを比較的簡単に導通させることができる。
図２４は、本発明の第５実施形態にかかる半導体装置を示す要部断面図である。同図に示す半導体装置Ａ５は、主面配線層７２が第１バンプ５３と第２バンプ５４とを導通させている点において、上述の半導体装置Ａ４と相違する。このような構成によっても、半導体装置Ａ４に関して述べたのと同様の理由により、上述の動作不良を抑制することができる。
本発明の範囲は、上述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。寸法Ｌ１が寸法Ｌ２より大きいことが好ましいが、第１バンプ５１および第２バンプ５２が第１電極パッド２１に導通していれば、寸法Ｌ１は寸法Ｌ２以下でもよい。同様に、長さＬ３は長さＬ４以下でもよい。同様に、長さＬ５は長さＬ６以下でもよい。同様に、面積Ｓ１は面積Ｓ２以下でもよい。同様に、面積Ｓ３は面積Ｓ４以下でもよい。同様に、面積Ｓ５は面積Ｓ６以下でもよい。
複数のバンプ５のうち、第２バンプ５２や第２バンプ５４と同様の機能を有するものが複数あってもよい。
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５ 半導体装置
１ 半導体チップ
１１ 半導体基板
１２，１３ 配線層
１４，１５ 絶縁層
１８１，１８２，１８３ 貫通ビア
２ 電極パッド
２１ 第１電極パッド
２２ 第２電極パッド
３，３’ 被覆膜
３１ 開口
４ 中間層
４１，４１’ 応力緩和層
４１１ 開口
４２，４２’ 樹脂層
４３ａ，４３ｂ，４３ｃ，４３ｅ 再配線層
４３１，４３１ａ，４３１ｂ，４３１ｃ，４３１ｅ 下地層
４３２，４３２ａ，４３２ｂ，４３２ｃ，４３２ｅ 金属層
４４，４４ａ，４４ｂ ポスト
４９ 溝
４９ａ 第１の縁
４９ｂ 第２の縁
５ バンプ
５１，５３ 第１バンプ
５２，５４ 第２バンプ
７ 基板
７１ 基材
７１１ 主面
７１２ 裏面
７２ 主面配線層
７３ 裏面配線層
７４ スルーホール電極
８ 実装基板
８１，８１１，８１２ 実装パッド
８２ 配線
８５ 樹脂コート
８７ ワイヤ
８８ 封止樹脂
Ｓ１，Ｓ２ 断面積
Ｓ３，Ｓ４，Ｓ５，Ｓ６ 面積
Ｌ１，Ｌ２ 寸法
Ｌ３，Ｌ４，Ｌ５，Ｌ６ 長さ

Claims (18)

  1. 半導体チップと、
    上記半導体チップに積層された第１電極パッドと、
    上記半導体チップの厚さ方向に交差する第１方向に延びる第１の縁と、上記厚さ方向および上記第１方向のいずれにも交差する第２方向に延びる第２の縁とに規定された矩形状を呈する中間層と、
    上記半導体チップとともに上記中間層を挟むように配置された複数のバンプと、
    上記半導体チップに積層された第２電極パッドと、を備え、
    上記複数のバンプのいずれか一つは、上記複数のバンプのうち、上記第１方向の一端且つ上記第２方向の一端に配置され並びに上記第１電極パッドに導通する第１バンプであり、
    上記複数のバンプのいずれか一つは、上記第２電極パッドを経由して上記第１電極パッドに導通している第２バンプであり、
    上記半導体チップは、上記第１電極パッドおよび上記第２電極パッドを導通させる配線層を含む、半導体装置。
  2. 上記第１電極パッドおよび上記第２電極パッドを露出させる被覆膜を更に備え、
    上記中間層は、上記被覆膜に積層された応力緩和層と、上記応力緩和層に積層され、且つ、上記厚さ方向視において上記第１バンプと重なる部位を有する第１再配線層と、上記応力緩和層に積層され、且つ、上記厚さ方向視において上記第２バンプと重なる部位を有する第２再配線層と、を含み、
    上記第１再配線層と上記第２再配線層とは互いに離間している、請求項１に記載の半導体装置。
  3. 上記第１電極パッドおよび上記第２電極パッドを露出させる被覆膜を更に備え、
    上記中間層は、上記被覆膜に積層された応力緩和層と、上記応力緩和層に積層され、且つ、上記第１バンプおよび上記第２バンプを導通させる再配線層と、を含む、請求項１に記載の半導体装置。
  4. 半導体チップと、
    上記半導体チップに積層された第１電極パッドと、
    上記半導体チップの厚さ方向に交差する第１方向に延びる第１の縁と、上記厚さ方向および上記第１方向のいずれにも交差する第２方向に延びる第２の縁とに規定された矩形状を呈する中間層と、
    上記半導体チップとともに上記中間層を挟むように配置された複数のバンプと、を備え、
    上記複数のバンプのいずれか一つは、上記複数のバンプのうち、上記第１方向の一端且つ上記第２方向の一端に配置され並びに上記第１電極パッドに導通する第１バンプであり、上記複数のバンプのいずれか一つは、上記第１電極パッドに導通する第２バンプであり、
    上記中間層は、上記第１バンプに接し且つ上記半導体チップの厚さ方向に延びる第１ポストと、上記第２バンプに接し且つ上記半導体チップの厚さ方向に向かって延びる第２ポストと、を更に含み、
    上記第１ポストと上記第１バンプとの接合面積は、上記第２ポストと上記第２バンプとの接合面積より大きい、半導体装置。
  5. 半導体チップと、
    上記半導体チップに積層された第１電極パッドと、
    上記半導体チップの厚さ方向に交差する第１方向に延びる第１の縁と、上記厚さ方向および上記第１方向のいずれにも交差する第２方向に延びる第２の縁とに規定された矩形状を呈する中間層と、
    上記半導体チップとともに上記中間層を挟むように配置された複数のバンプと、を備え、
    上記複数のバンプのいずれか一つは、上記複数のバンプのうち、上記第１方向の一端且つ上記第２方向の一端に配置され並びに上記第１電極パッドに導通する第１バンプであり、上記複数のバンプのいずれか一つは、上記第１電極パッドに導通する第２バンプであり、
    上記中間層は、上記第１バンプに接し且つ上記半導体チップの厚さ方向に延びる第１ポストと、上記第２バンプに接し且つ上記半導体チップの厚さ方向に向かって延びる第２ポストと、を更に含み、
    上記第１方向および上記第２方向に広がる平面による上記第１ポストの断面積は、上記第１方向および上記第２方向に広がる平面による上記第２ポストの断面積より大きい、半導体装置。
  6. 半導体チップと、
    上記半導体チップに積層された第１電極パッドと、
    上記半導体チップの厚さ方向に交差する第１方向に延びる第１の縁と、上記厚さ方向および上記第１方向のいずれにも交差する第２方向に延びる第２の縁とに規定された矩形状を呈する中間層と、
    上記半導体チップとともに上記中間層を挟むように配置された複数のバンプと、を備え、
    上記複数のバンプのいずれか一つは、上記複数のバンプのうち、上記第１方向の一端且つ上記第２方向の一端に配置され並びに上記第１電極パッドに導通する第１バンプであり、上記複数のバンプのいずれか一つは、上記第１電極パッドに導通する第２バンプであり、
    上記中間層は、上記第１バンプに接し且つ上記半導体チップの厚さ方向に延びる第１ポストと、上記第２バンプに接し且つ上記半導体チップの厚さ方向に向かって延びる第２ポストと、を更に含み、
    上記第１ポストは第１寸法を直径として上記厚さ方向に延びる円柱状であり、上記第２ポストは上記第１寸法より小さい第２寸法を直径として上記厚さ方向に延びる円柱状である、半導体装置。
  7. 上記第１寸法は、上記第２寸法の１．１倍〜１．５倍である、請求項６に記載の半導体装置。
  8. 半導体チップと、
    上記半導体チップに積層された第１電極パッドと、
    上記半導体チップの厚さ方向に交差する第１方向に延びる第１の縁と、上記厚さ方向および上記第１方向のいずれにも交差する第２方向に延びる第２の縁とに規定された矩形状を呈する中間層と、
    上記半導体チップとともに上記中間層を挟むように配置された複数のバンプと、を備え、
    上記複数のバンプのいずれか一つは、上記複数のバンプのうち、上記第１方向の一端且つ上記第２方向の一端に配置され並びに上記第１電極パッドに導通する第１バンプであり、上記複数のバンプのいずれか一つは、上記第１電極パッドに導通する第２バンプであり、 上記厚さ方向視において上記第１バンプは第１長さを直径とする円形状であり、上記厚さ方向視において上記第２バンプは上記第１長さより小さい第２長さを直径とする円形状である、半導体装置。
  9. 上記第１長さは、上記第２長さの１．１倍〜１．５倍である、請求項８に記載の半導体装置。
  10. 上記中間層は、上記半導体チップを搭載している主面および上記主面の反対側を向く裏面を有する基材と、上記主面に形成された主面配線層と、上記裏面に形成され且つ上記主面配線層と導通する裏面配線層と、を含み、
    上記裏面配線層は上記第１バンプおよび上記第２バンプのいずれにも接する、請求項８または９に記載の半導体装置。
  11. 上記第１電極パッドを露出させる被覆膜を更に備え、
    上記中間層は、上記被覆膜に積層された応力緩和層と、上記応力緩和層に積層され、且つ、上記第１バンプおよび上記第２バンプを導通させる再配線層と、を含む、請求項１に記載の半導体装置。
  12. 上記中間層は、上記第１バンプに接し且つ上記半導体チップの厚さ方向に延びる第１ポストと、上記第２バンプに接し且つ上記半導体チップの厚さ方向に向かって延びる第２ポストと、を更に含む、請求項１に記載の半導体装置。
  13. 上記第２バンプは、上記中間層における再配線層を経由して上記第１電極パッドに導通しており、
    上記第１バンプおよび上記第２バンプは、上記再配線層を経由して互いに導通している、請求項１に記載の半導体装置。
  14. 上記第１バンプおよび上記第２バンプの体積はいずれも同一である、請求項１ないし１３のいずれかに記載の半導体装置。
  15. 上記複数のバンプは、２５個以上である、請求項１ないし１４のいずれかに記載の半導体装置。
  16. 上記第２バンプは、上記複数のバンプのうち上記第１バンプに最も隣接しているものである、請求項１ないし１５のいずれかに記載の半導体装置。
  17. 上記第１バンプおよび上記第２バンプはいずれも機能ピンである、請求項１ないし１６のいずれかに記載の半導体装置。
  18. 上記複数のバンプのうち四角に配置されたものは上記第１バンプである、請求項１ないし１７のいずれかに記載の半導体装置。
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