JP2007250564A - セラミック回路モジュールおよびその製造方法 - Google Patents

セラミック回路モジュールおよびその製造方法 Download PDF

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Abstract

【課題】パッド電極周囲のセラミック基板に、クラックを発生させることがない構造のセラミック回路モジュールおよびその製造方法を提供する。
【解決手段】セラミック回路モジュール20が、半導体素子等を実装したセラミック基板(セラミック回路基板)11、セラミック基板11の表面部に設けられたセラミック基板パッド電極(パッド部)12、そのパッド部の周囲に位置するセラミック基板11の表面を覆うとともに、パッド部12の外周部を覆うガラス保護膜13を備え、パッド部12とガラス保護膜13とが重畳する重畳部において、パッド部12の外周部は、ガラス保護膜13の裏面に沿って、セラミック基板11側に沈み込んだ形状となるように構成する。
【選択図】図2

Description

この発明は、半導体素子、または半導体素子と抵抗、コンデンサなどの受動回路素子を収納するセラミック回路モジュール、およびその製造方法に関するものである。
従来の、セラミック回路モジュールは、回路基板に実装した状態においては、パッド電極の外周部に集中する熱応力が原因で、その周囲のセラミック基板にクラックが発生する場合があった。このクラック発生を防止するため、パッド電極外周部を覆う補強層を形成する技術が示されている(例えば、特許文献1参照。)。
特開2004−14616号公報
しかしながら、特許文献1の技術を用いた場合、通常のモジュール製造工程に加えて、付加的にパッド電極外周部を覆う補強層を形成する工程が必要であるとともに、その補強層にはんだボールとパッド電極との接合のための開口部を形成しなくてはならず、製造工程数が増大してしまうという問題があった。
この発明は、上記のような問題点を解消するためになされたもので、補強層のような付加的な構成を必要とせず、パッド部外周部の周囲に位置するセラミックに、クラックを生じさせることがない端子構造を持つセラミック回路モジュールを提供するとともに、その端子構造を少ない工程数で得ることを可能とするセラミック回路モジュールの製造方法を提供することを目的とする。
この発明に係わるセラミック回路モジュールは、セラミック回路基板、上記セラミック回路基板の表面部に設けられたパッド部、上記パッド部の周囲に位置する上記セラミック回路基板の表面を覆うとともに、上記パッド部の外周部を覆うガラス保護膜を備え、上記パッド部と上記ガラス保護膜とが重畳する重畳部において、上記パッド部の外周部は、上記ガラス保護膜の裏面に沿って、上記セラミック回路基板側に沈み込んだ形状に形成されたものである。
また、この発明に係わるセラミック回路モジュールの製造方法は、セラミック回路基板上にBGA接合のためのパッド部となる導電ペーストパターンをパターニングする工程、上記セラミック回路基板上の上記導電ペーストパターンの外周部を覆うとともに、上記セラミック回路基板の表面を覆うガラス保護膜用ペーストパターンをパターニングする工程、上記導電ペーストパターンと上記ガラス保護膜用ペーストパターンが形成された上記セラミック回路基板に対しプレス加工を施し、上記導電ペーストパターンの表面と上記ガラス保護膜用ペーストパターンの表面が平滑に繋がり、上記ガラス保護膜用ペーストパターンと重なる上記導電ペーストパターンの外周部の厚さが、外周端部に近づくにつれて薄くなり、かつ上記導電ペーストパターンの外周部が上記ガラス保護膜用ペーストパターンの裏面に沿って上記セラミック回路基板側に沈み込む形状を得る工程、上記セラミック回路基板を焼成し、上記導電ペーストパターンを上記パッド部に、上記ガラス保護膜用ペーストパターンをガラス保護膜に変化させる工程、および上記パッド部にはんだボールを接合する工程を含むものである。
この発明のセラミック回路モジュールによれば、パッド部外周部とガラス保護膜との重畳部において、パッド部外周部がセラミック回路基板側に沈み込んだ形状となるように構成されているため、パッド部外周部に熱応力が集中することを防止でき、パッド部外周部の周囲に位置するセラミック回路基板にクラックを生じさせないという効果がある。
また、この発明のセラミック回路モジュールの製造方法によれば、導電ペーストパターンとガラス保護膜用ペーストパターンが形成されたセラミック回路基板に対しプレス加工を施し、導電ペーストパターンの表面とガラス保護膜用ペーストパターンの表面が平滑に繋がり、ガラス保護膜用ペーストパターンと重なる導電ペーストパターンの外周部の厚さが、外周端部に近づくにつれて薄くなり、かつ導電ペーストパターンの外周部がガラス保護膜用ペーストパターンの裏面に沿ってセラミック回路基板側に沈み込む形状を得る工程を含んでいるため、導電ペーストパターンを焼成して得られるパッド部は、熱応力の影響を受けにくく、パッド部周囲に位置するセラミック回路基板にクラックを生じさせないという効果がある。
実施の形態1.
本発明によるセラミック回路モジュールは、セラミック材を導電配線材とともに積層・焼成して多層化したセラミック基板からなるBGA(Ball Grid Array)構造のセラミック回路モジュールを、有機高分子材料を主成分とする回路基板上に表面実装する場合において、セラミック回路モジュール側に、次に述べるような対策を講じることによって、上述したような課題を解決しようとするものである。
環境温度の変化による回路基板(セラミック回路モジュールを実装する基板。)の熱変形によってセラミック回路モジュールのパッド電極端部に熱応力が集中するという課題を解決するには、熱応力が発生した場合であっても、パッド電極端部(パッド部外周部に相当。)に応力が集中しにくい構造にすればよい。すなわち、熱応力が発生しても、パッド電極端部に発生するパッド電極を引き剥がそうとする力を押さえ込めば、セラミック材にクラックが生じることを抑制できる。
パッド電極端部に熱応力を集中させないためには、具体的には、以下に述べるような端子構造とすることが有効である。
パッド電極の中央部分は、はんだ接合に必要な電極部とし、熱応力が集中しやすいパッド電極端部、すなわちパッド電極の外周部は、後述するガラス層(ガラス保護膜)で覆う。なおかつ、ガラス保護膜をセラミック基板の一部とみなした状態で、パッド電極外周部がセラミック基板中に沈み込む構造とする。さらに、パッド電極外周部が、ガラス保護膜との重畳部において、その厚さが外周端部に近づくにつれて薄くなるように構成する。このような端子構造とすることにより、パッド電極の外周部を熱応力から保護することができる。これによりセラミック回路モジュールが環境温度の変化を受け、熱応力が発生する条件が整った場合であっても、パッド電極の外周部に加わる応力は低く保たれる。
このような端子構造は、通常のセラミック製造工程で使用される材料である絶縁用のガラス保護膜と、そのガラス保護膜を形成するための通常のプロセスを適用して対策することができる。この発明の詳細について、以下に説明する。
図1〜図9を用いて、この発明の実施の形態1によるセラミック回路モジュールおよびその製造方法について説明する。
図1は、BGA構造のセラミック回路モジュール20を回路基板30に実装した状態を示す断面図である。図1に示すように、セラミック回路モジュール20は、セラミック基板11の表面に半導体素子3が実装されており、半導体素子3等の実装部品を覆うキャップ4がセラミック基板11に取り付けられている。なお、半導体素子3等の部品が実装された状態のセラミック基板11をセラミック回路基板と呼称する。セラミック基板11の裏面側には、はんだボール14との接合のためのパッド部(パッド電極)が配列して設けられ、はんだボール14を介して回路基板30側に設けられた回路基板パッド電極31と接続され、セラミック回路モジュール20と回路基板30との電気的接続がなされている。
次に、セラミック回路基板20と回路基板30とのはんだ接合部の拡大断面図を図2に示す。図2に示すように、セラミック回路モジュール20は、上述した構成以外に、セラミック基板11内に内層導体配線15、セラミック基板11裏面(表面)部に、はんだ接合のために設けられるセラミック基板パッド電極(以下、単にパッド部と称する。)12、パッド部12と内層導体配線15とをつなぐ導電配線であるビアホール16、さらにパッド部12の外周部表面を覆うとともに、パッド部12の周囲に位置するセラミック基板11裏面(表面)を被覆するガラス保護膜13を備えている。
上述のセラミック基板パッド電極(パッド部)12は、はんだボール14を取り付けるための電極であり、ガラス保護膜13は、リフロー実装時に、溶融したはんだが互いに接続(ブリッジ)しないように分離する役割、あるいはセラミック回路モジュールが湿潤な環境下に置かれた場合に発生することが知られているマイグレーション現象から導体間のショートを防ぐ目的で設けられる。以上の目的のためには、ガラス保護膜となる層は厚く構成する必要は無く、通常は10〜15μm程度の厚さで使用される。このような通常の厚さのガラス保護膜を設けただけではパッド外周部の応力集中を抑える効果は期待できない。本願発明では、ガラス保護膜13は、通常よりも厚く積層し、最も厚い部分で15〜30μmの厚さとなるように構成している(詳細については後述する。)。
図2のように、セラミック基板11とガラス保護膜13を一体構造とみなした場合に、パッド部12の外周部は、ガラス保護膜13の裏面に沿って、セラミック基板11側に沈み込んだような形状に形成されている(パッド外周部沈み込み構造)。また、はんだが接合されるパッド部12の接合部(外周部を除いた部分。)表面と、ガラス保護膜13の表面とが平滑に繋がって形成され、ガラス保護膜13は、パッド部12の外周部との重畳部において、その厚さが端部に近づくにつれて薄くなるように形成され、かつ、パッド部12の外周部は、その厚さが外周端部に近づくにつれて薄くなるように形成されている。
このような構造を採用することにより、セラミック回路モジュール20の密着強度が増し、温度変化によって発生する熱応力が、パッド部12を引き剥がすように作用しても、熱応力がパッド部12とガラス保護膜13の押え込み構造(パッド外周部沈み込み構造)によって分散され、発生した熱応力がパッド部12を引き剥がすように作用しても、これに耐えうる構造とすることができる。そのため、セラミック回路モジュール20をFR−4などの樹脂製基板にBGA実装しても、パッド部12周囲に位置するセラミック基板11に損傷が生じにくい構造となる。すなわち、本発明にかかるセラミック回路モジュール20は、パッド部12の外周部が、セラミック基板11(セラミック回路基板)側に沈み込むように設けられているので、パッド部12近傍に位置するセラミック基板11内でのクラック発生を抑制することができる。
なお、回路基板30側の回路基板パッド電極31形成領域以外の表面には、ソルダーレジスト32がパターニングされている。このソルダーレジスト32は、プリント配線基板に、はんだ付けを行う際に、必要な箇所以外にはんだを付着させないために積層板表面をコーティングする、耐熱性に優れた樹脂材料である。
次に、図2に示した端子構造(パッド外周部沈み込み構造)を得るための製造方法について説明する。
図3は、LTCC(低温焼成セラミック)を焼成して強固なセラミックにする前工程の状態を示す断面図である。この工程では、図2におけるセラミック基板11は、まだグリーンシート11aと呼ばれる柔軟な層であり、パッド部12については、印刷によって形成された後の柔軟な状態の導体ペースト12aの状態である。図3に示すように、先の工程で内層に印刷形成された内層導体配線15と、その接続に用いられるビアホール16(内部には導体ペーストが充填されている。)を有するグリーンシート11aの表面に、導体ペースト12aを印刷形成する。この導体ペースト12aは、焼成後にはパッド部(セラミック基板パッド電極)12になる。
次に、図4の断面工程図に示すように、スクリーンマスク21を重ねる。このとき、スクリーンマスク21の開口部には、導体ペースト12aの外周部が露出した状態となる。このようなスクリーンマスク21を用い、グリーンシート11a上に、導体ペースト12aの外周部を覆う形で、ガラス保護膜用ペースト13aを、スキージ40を用いて印刷する。
ここで、スクリーンマスク21の開口部の形状を反映したガラス保護膜用ペースト13aのパターン(ガラス保護膜用ペーストパターン)が形成され、このパターンと導体ペースト12aとの重畳のしかた(重なり方)が、パッド外周部沈み込み構造に大きく関与する。すなわち、セラミック回路モジュール20が完成した段階でも、ガラス保護膜用ペースト13aのパターンと、導体ペースト12aの外周部とが重畳する構造は、反映されて残される。
スクリーンマスク21を取り去ると、図5の断面工程図に示すように、ガラス保護膜用ペースト13aのパターン印刷が完了する。先述した通り、導体パターン12aの外周部に重畳するように、かつ導体ペースト12aによって覆われていないグリーンシート11aの表面(裏面)を覆うようにガラス保護膜用ペースト13aのパターンが形成される。このとき、ガラス保護膜用ペースト13aのパターンは、最も厚い部位が15〜30μmとなるように印刷がなされる。そのため、一度の印刷で所望の厚さが得られない場合は、図4、図5に示した工程を繰り返し、複数回印刷を行って、所望の厚さのパターンを得るものとする。
次に、図6の断面工程図に示すように、グリーンシート11aを、プレス装置を用いて加圧・成型する。この段階で、導体パターン12aの、BGA接合のためのパッド開口部12bとなる表面と、ガラス保護膜用ペースト13aのパターン表面は、プレス加工のために平滑に繋がった状態となる。さらに、ガラス保護膜用ペースト13aのパターンは、グリーンシート11a側に押圧されて埋まり込んだ(沈み込んだ)状態となり、ガラス保護膜用ペースト13aのパターン端部(符号13bで示す。焼成後、ガラス保護膜端部13bとなる部分。)の沈み込みにともなって、その裏面に沿う形で、導体ペースト12aの外周部(符号12cで示す。焼成後、パッド電極外周部12cとなる部分。)が、グリーンシート11a側に沈み込む状態となる。
その後、800℃以上の温度環境下で、図6に示したグリーンシート11aを焼成することで、図2に示したようなセラミック基板11と端子構造を含むセラミック回路モジュール20を得ることができる。なお、図2では、BGA接合のためのはんだボール14を含めてセラミック回路モジュール20として説明している。このはんだボール14は、セラミック回路モジュール20と回路基板30との接合の前に、パッド電極上にはんだクリームを印刷し、さらに別途用意した実装前はんだボールを搭載後、回路基板30とセラミック回路モジュール20との間に実装前はんだボールを介在させた状態で、リフロー処理することによって、はんだクリームおよび実装前はんだクリームを溶融・固化して得られるものであるが、本発明が、導電ペースト12aとガラス保護膜用ペースト13aのパターン形成を特徴とするものであるため、その詳細な説明については省略する。
次に、図7に、焼成後のセラミック基板パッド電極(パッド部)12の拡大断面図を示す。図7に示すように、パッド部12のBGA接合に用いる接合面部が、パッド開口部(直径)Dの寸法で形成され、パッド部12の外周部(符号12cで示す。後述するパッド電極外周部12cに相当する。)に位置する沈み込み部の長さ(ガラス保護膜13との重なり幅)がLの寸法で形成される。丸印で囲んだ沈み込み部では、ガラス保護膜13は、パッド部12との重畳部において、その厚さが端部に近づくほど薄く形成され、またパッド部12の外周部の厚さも、外周端部に近づくにつれて薄くなるように形成されている。このような構造は、先述したように、プレス加工によって実現できる。
また、図7の焼成後におけるセラミック基板11裏面側(端子構造側)の平面図を図8に示す。この図8に示すように、パッド部12のうち、はんだボール14との接合面部となる面がパッド開口部12bとして露出した状態となり、パッド電極外周部12cはガラス保護膜端部13bに覆われた状態となる。かつ複数のパッド部12の周囲に位置するセラミック基板11の裏面(表面)、および複数のパッド部12間に位置するセラミック基板11の裏面(表面)をガラス保護膜13が被覆した状態となっている。
上述したような、パッド外周部沈み込み構造を持つセラミック回路モジュール20について、パッド電極外周部12cにおける沈み込み部長さ(重なり幅)Lを決定するために、次のような実験を行った。
セラミック基板11となる材料はLTCCを使用し、セラミック基板11の1辺は18mm×18mmとした。セラミック基板パッド電極(パッド部)12の厚みは10μmとした。パッド電極の材料はパラジウム入りの銀とし、焼成後に5μm厚さのニッケルめっきと、0.1μm厚さの金めっきを施した。このニッケルめっき層、金めっき層については、図示していないが、焼成後の図7に示した構造を得た上で、後工程において形成した。
パッド部12の寸法は、その平面形状が直径750μmの円形である。この直径は、パッド開口部(直径)Dと、沈み込み部長さ(重なり幅)L×2を合算した値に相当する。
実験に用いたサンプルは次のようなものである。
サンプル1(S1):オーバーラップ部の無いもの、パッド開口部12bとガラス保護膜13の開口径が同じで、L=0(ゼロ)μmであるもの。すなわち、パッド開口部D=750μmであるもの。
サンプル2(S2):沈み込み部長さL=25μmであるもの。すなわち、パッド開口部D=700μmであるもの。
サンプル3(S3):沈み込み部長さL=50μmであるもの。すなわち、パッド開口部D=650μmであるもの。
サンプル4(S4):沈み込み部長さL=75μmであるもの。すなわち、パッド開口部D=600μmであるもの。
サンプル5(S5):沈み込み部長さL=140μmであるもの。すなわち、パッド開口部D=470μmであるもの。
サンプル1〜5は、各5個ずつ製作し、全てを1個ずつ70mm×70mmの外形を有する回路基板に表面リフロー実装した(図2)。
上述のようなサンプル1〜5を用い、次に述べる信頼性評価試験を実施し、接続信頼性を確認した。すなわち、−30℃/+85℃(気相、各30分保持)の温度サイクルを1000サイクル与えた後、エポキシ樹脂に埋め込み、断層カットを実施して、セラミック基板パッド電極(パッド部)12近傍のクラックを、金属顕微鏡を用いて観察した。
その結果、以下のことが明らかになった。サンプル1は、5個の試料全てにクラックが観察された(クラック発生率5/5)。サンプル2は、5個の試料のうち、3個にクラックが観察された(クラック発生率3/5)。サンプル3、サンプル4、サンプル5においては、クラックの発生はゼロであり、高い接合性が保たれていることが判明した。すなわち、パッド部12の沈み込み部長さLが短いものではクラックが発生する確率が高いことが確認された。
以上の実験結果を図9の温度サイクル試験結果一覧にまとめる。
上述した実験から、LTCC基板(セラミック基板11)を回路基板30に実装する場合については、パッド部12の沈み込み部長さLを最低でも50μm以上必要とし、望むべくは余裕度(安全率)を高めるために75μm以上とすることが好ましいことが判った。
但し、本発明の適用範囲は、以上説明した寸法例に限定されるものではないが、有機材料を使った回路基板上に実装することを前提条件とした場合、セラミック回路モジュールの強度的限界から考察すると、上記実験において用いた回路モジュールの外形寸法を大きく超えることは困難であると予想される。従って、パッド部12の沈み込み構造を実現する上において、この実験によって得た数値(L)との極端な食い違いは生じ無いと考えられる。なお、ガラス保護膜13の厚みについては、上述したように、最も厚い部分で15〜30μmとなるように形成がなされている。
このように、パッド部12の外周部がセラミック基板11側に沈み込む構造を適用することにより、パッド部12外周部に集中する熱応力を緩和することができ、パッド部12と、セラミック基板11との密着性を強固にすることができ、信頼性に優れたセラミック回路モジュール20を提供することができる。
また、その製造工程において、ガラス保護膜用ペースト13aのパターンを印刷によって形成した後、プレス加工を必要とするが、その他の成膜工程など、付加的な構造を必要としないため、製造工程数を大幅に増大させることがなく、低コストで、信頼性の高いモジュール構造を実現することができると言える。
なお、沈み込み部長さLの寸法に依存する、熱応力の緩和について述べたが、Lの寸法と併せて、パッド部12の外周部の厚みを、ガラス保護膜13との重畳部において、外周端部に近づくほど薄する構成が、パッド部12外周部に集中する熱応力の緩和には有効であり、上述した製造方法によって、パッド外周部沈み込み構造と併せて、そのパッド部外周部を徐々に薄く構成する構造を得ることが可能となる。
実施の形態2.
次に、この発明の実施の形態2について、図10を用いて説明する。図10は、図1のA部に相当するキャップ接合部の拡大断面図である。
上述の例では、セラミック基板(セラミック回路基板)11と回路基板30との接合をBGA接合によって行うことについて述べた。この実施の形態2では、セラミック基板11の表面部に、これを覆うキャップ4を接合する場合について説明する。図10は、セラミック基板11上のパッド部42にはんだ50によってキャップ4を接合した状態を示す部分断面図である。キャップ4は金属製のものであり、その周端部がはんだ50によって、セラミック基板11表面部(一主面側)に形成されたパッド部42に接合されている。パッド部42は、実施の形態1のセラミック基板パッド電極(パッド部)12と同様の要領で形成される。
パッド部42の周囲に位置するセラミック基板11の表面部には、実施の形態1のガラス保護膜13と同様のガラス保護膜43が設けられている。実施の形態1において示したガラス保護膜13は、BGAパッドが行列配置された領域に、パッド開口部を残して全面的に成膜されていたが、キャップ4の接合に用いるパッド部42が、キャップ周端部を反映した形状に形成されるため、ガラス保護膜43は、キャップ周端部を取り囲む範囲(キャップ周端部の外周と内周に相当する部分。)を中心に配置形成された状態となり、半導体素子等の実装領域等、ガラスコートが不要な領域には、ガラス保護膜43は形成されない。
上述した実施の形態1の場合と同様に、セラミック基板11の一主面側において、パッド外周部42aと、ガラス保護膜端部43aが互いに重畳するよう構成し、その重畳部において、端部に向って厚みが薄くなる構成とし、パッド外周部42aがセラミック基板11側に沈み込む構造を反映させた場合においても、パッド外周部42aに熱応力が集中することを緩和でき、キャップ4とセラミック基板11との良好な密着性を確保することが可能となる。
また、図10のような構成を得るために、製造工程数を大幅に増やすことがないため、コストを安価に抑えることが可能である。
この発明の実施の形態1によるセラミック回路モジュールを回路基板に実装した状態を示す断面図である。 この発明の実施の形態1によるセラミック回路のジュールのはんだ接合部の拡大断面図である。 この発明の実施の形態1によるセラミック回路モジュールの製造工程を示す断面工程図(導体ペースト印刷工程)である。 この発明の実施の形態1によるセラミック回路モジュールの製造工程を示す断面工程図(ガラス保護膜用ペースト印刷工程)である。 この発明の実施の形態1によるセラミック回路モジュールの製造工程を示す断面工程図(ガラス保護膜用ペースト印刷工程)である。 この発明の実施の形態1によるセラミック回路モジュールの製造工程を示す断面工程図(プレス加工工程)である。 この発明の実施の形態1によるセラミック回路モジュールの端子構造の拡大断面図である。 この発明の実施の形態1によるセラミック回路モジュールの端子構造の拡大平面図である。 この発明の実施の形態1によるセラミック回路モジュールの温度サイクル試験結果一覧を示す図である。 この発明の実施の形態2によるセラミック回路モジュールのキャップ接合部を示す拡大断面図である。
符号の説明
3 半導体素子 4 キャップ
11 セラミック基板 11a グリーンシート
12 セラミック基板パッド電極(パッド部)
12a 導体ペースト 12b パッド開口部
12c パッド電極外周部 13、43 ガラス保護膜
13a ガラス保護膜用ペースト 13b、43a ガラス保護膜端部
14 はんだボール 15 内層導体配線
16 ビアホール 20 セラミック回路モジュール
21 スクリーンマスク 30 回路基板
32 ソルダーレジスト 31 回路基板パッド電極
40 スキージ 42 パッド部
42a パッド外周部。

Claims (6)

  1. セラミック回路基板、上記セラミック回路基板の表面部に設けられたパッド部、上記パッド部の周囲に位置する上記セラミック回路基板の表面を覆うとともに、上記パッド部の外周部を覆うガラス保護膜を備え、上記パッド部と上記ガラス保護膜とが重畳する重畳部において、上記パッド部の外周部は、上記ガラス保護膜の裏面に沿って、上記セラミック回路基板側に沈み込んだ形状に形成されたことを特徴とするセラミック回路モジュール。
  2. 上記ガラス保護膜の表面と上記パッド部の表面とが、平滑に繋がって形成され、上記ガラス保護膜は、上記パッド部の外周部との重畳部において、その厚さが端部に近づくにつれて薄くなるように形成され、かつ上記パッド部の外周部は、その厚さが外周端部に近づくにつれて薄くなるように形成されたことを特徴とする請求項1記載のセラミック回路モジュール。
  3. 上記セラミック回路基板平面において、上記パッド部と上記ガラス保護膜との重畳部の重なり幅は、50μm以上であり、上記ガラス保護膜は、その厚さが最も厚い部分で15〜30μmとなることを特徴とする請求項1または請求項2に記載のセラミック回路モジュール。
  4. 上記パッド部は、上記セラミック回路基板の裏面側に、BGA接合のためのパッド電極として設けられることを特徴とする請求項1〜3のいずれか一項記載のセラミック回路モジュール。
  5. 上記パッド部は、上記セラミック回路基板の一主面側に設けられ、上記セラミック回路基板を封止するためのキャップがはんだ接合されることを特徴とする請求項1〜3のいずれか一項記載のセラミック回路モジュール。
  6. セラミック回路基板上にBGA接合のためのパッド部となる導電ペーストパターンをパターニングする工程、上記セラミック回路基板上の上記導電ペーストパターンの外周部を覆うとともに、上記セラミック回路基板の表面を覆うガラス保護膜用ペーストパターンをパターニングする工程、上記導電ペーストパターンと上記ガラス保護膜用ペーストパターンが形成された上記セラミック回路基板に対しプレス加工を施し、上記導電ペーストパターンの表面と上記ガラス保護膜用ペーストパターンの表面が平滑に繋がり、上記ガラス保護膜用ペーストパターンと重なる上記導電ペーストパターンの外周部の厚さが、外周端部に近づくにつれて薄くなり、かつ上記導電ペーストパターンの外周部が上記ガラス保護膜用ペーストパターンの裏面に沿って上記セラミック回路基板側に沈み込む形状を得る工程、上記セラミック回路基板を焼成し、上記導電ペーストパターンを上記パッド部に、上記ガラス保護膜用ペーストパターンをガラス保護膜に変化させる工程、および上記パッド部にはんだボールを接合する工程を含むことを特徴とするセラミック回路モジュールの製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182238A (ja) * 2008-01-31 2009-08-13 Mitsubishi Electric Corp セラミックパッケージおよびその製造方法
JP2010073903A (ja) * 2008-09-18 2010-04-02 Alps Electric Co Ltd 電子モジュール及びその製造方法
WO2012005352A1 (ja) * 2010-07-09 2012-01-12 ローム株式会社 半導体装置
JP2013502734A (ja) * 2009-08-24 2013-01-24 エプコス アクチエンゲゼルシャフト キャリア装置、このようなキャリア装置を含む構成、および少なくとも1つのセラミック層を含む積層をパターン形成する方法
WO2014027486A1 (ja) * 2012-08-13 2014-02-20 株式会社村田製作所 電子部品およびその製造方法
JP2014183273A (ja) * 2013-03-21 2014-09-29 Mitsubishi Electric Corp 基板およびその製造方法
WO2017115441A1 (ja) * 2015-12-28 2017-07-06 オリンパス株式会社 実装構造体、撮像装置および内視鏡

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125341A (ja) * 1994-10-25 1996-05-17 Hitachi Ltd 電子回路装置
JPH09293956A (ja) * 1996-04-26 1997-11-11 Kyocera Corp 配線基板
JPH10335531A (ja) * 1997-06-04 1998-12-18 Nikko Co ボールグリッドアレイ型半導体装置およびその製造方法ならびに電子装置
JP2000286353A (ja) * 1999-03-30 2000-10-13 Kyocera Corp 半導体素子収納用パッケージ
JP2002198637A (ja) * 2000-12-27 2002-07-12 Kyocera Corp 回路基板およびその製法並びに回路基板装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125341A (ja) * 1994-10-25 1996-05-17 Hitachi Ltd 電子回路装置
JPH09293956A (ja) * 1996-04-26 1997-11-11 Kyocera Corp 配線基板
JPH10335531A (ja) * 1997-06-04 1998-12-18 Nikko Co ボールグリッドアレイ型半導体装置およびその製造方法ならびに電子装置
JP2000286353A (ja) * 1999-03-30 2000-10-13 Kyocera Corp 半導体素子収納用パッケージ
JP2002198637A (ja) * 2000-12-27 2002-07-12 Kyocera Corp 回路基板およびその製法並びに回路基板装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182238A (ja) * 2008-01-31 2009-08-13 Mitsubishi Electric Corp セラミックパッケージおよびその製造方法
JP2010073903A (ja) * 2008-09-18 2010-04-02 Alps Electric Co Ltd 電子モジュール及びその製造方法
JP2013502734A (ja) * 2009-08-24 2013-01-24 エプコス アクチエンゲゼルシャフト キャリア装置、このようなキャリア装置を含む構成、および少なくとも1つのセラミック層を含む積層をパターン形成する方法
US9001523B2 (en) 2009-08-24 2015-04-07 Epcos Ag Carrier device, arrangement comprising such a carrier device, and method for patterning a layer stack comprising at least one ceramic layer
US9070673B2 (en) 2010-07-09 2015-06-30 Rohm Co., Ltd. Semiconductor device
JP2012019121A (ja) * 2010-07-09 2012-01-26 Rohm Co Ltd 半導体装置
WO2012005352A1 (ja) * 2010-07-09 2012-01-12 ローム株式会社 半導体装置
US9508672B2 (en) 2010-07-09 2016-11-29 Rohm Co., Ltd. Semiconductor device
US10068823B2 (en) 2010-07-09 2018-09-04 Rohm Co., Ltd. Semiconductor device
WO2014027486A1 (ja) * 2012-08-13 2014-02-20 株式会社村田製作所 電子部品およびその製造方法
JP5692469B2 (ja) * 2012-08-13 2015-04-01 株式会社村田製作所 電子部品およびその製造方法
US9565757B2 (en) 2012-08-13 2017-02-07 Murata Manufacturing Co., Ltd. Electronic component and manufacturing method therefor
JP2014183273A (ja) * 2013-03-21 2014-09-29 Mitsubishi Electric Corp 基板およびその製造方法
WO2017115441A1 (ja) * 2015-12-28 2017-07-06 オリンパス株式会社 実装構造体、撮像装置および内視鏡

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