JP2008085019A - マクロセルブロック及び半導体装置 - Google Patents

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Abstract

【課題】 従来のマクロを備えた半導体チップをパッケージ基板に搭載した場合、配線が引き出せない場合があった。
【解決手段】 マクロセルブロックは、複数の辺を有する多角形状に形成され、半導体チップに形成されるマクロセルブロックであって、半導体チップの外部と接続される信号端子部と電源端子部と接地端子部とを有し、信号端子部は複数の辺の一辺に沿って配置され、電源端子部は信号端子部が配置される辺とは異なる辺に沿って配置され、接地端子部は信号端子部が配置される辺とは異なる辺に沿って配置されることを特徴とするものである。
【選択図】 図１

Description

本発明は半導体装置に関し、特にマクロセルブロックを有する半導体装置に関する。
従来の半導体集積回路では、半導体チップ中心付近に内部回路を設計し、チップ周辺部には入出力バッファなどを配置するのが一般的である。図４は、このような従来の半導体集積回路（半導体チップ）を示す。図４に示す半導体集積回路では、外部との信号の入出力を行う入出力バッファ領域（以下、Ｉ／Ｏ領域と称す）４４は、内部回路４５を取り囲むように配置されている。このＩ／Ｏ領域４４には、外部との信号の入出力を行う信号端子部４１、電源端子部４２及び接地端子部４３等が配置されている。
一方で、近年では、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などの特殊な機能を有する回路を、マクロセルブロック（以下マクロと称す）として、一纏めにし、回路中に組み込んで開発される集積回路が増加している。これらのマクロはマクロ専用のＩＯ回路のほかに、このようなマクロが搭載される半導体チップの電源やＧＮＤとは独立した、専用の電源とＧＮＤを必要とするものが多い。図５は、このようなマクロの構成の１例を示した図である。
図５に示したマクロ５０は、マクロ専用信号端子部（図中、ＭＳで示す）５１、マクロ専用電源端子部（図中、ＭＶで示す）５２、マクロ専用ＧＮＤ端子部（図中、ＭＧで示す）５３などのマクロ専用端子部を有している。また、マクロ５０の機能を実行する回路である本体部５４も有している。上記したマクロ専用端子部内には、それぞれマクロ専用信号端子（マクロ専用信号パッド）、マクロ専用電源端子（マクロ専用電源パッド）、マクロ専用ＧＮＤ端子（マクロ専用ＧＮＤパッド）が形成されている（不図示）。
図５に示した従来のマクロでは、図４に示した半導体チップ４０のＩ／Ｏ領域に合わせて、マクロ専用端子部が配置されている。つまり、マクロ５０の一辺に集中してマクロ専用端子部５１、５２、５３が配置されている。図６は、図４に示した半導体チップ４０に、図５に示したマクロ５０を備えた半導体チップを示している。図６に示すように、従来のマクロ５０をチップ上に配置するとマクロ専用端子部５１、５２、５３は、チップ上の一辺に並んで配置される。このようにマクロ５０を半導体チップ４０に配置すると、マクロ専用端子部５１、５２、５３によって、半導体チップ４０のチップ周辺Ｉ／Ｏ領域４４に配置できる入出力信号用の信号端子部４１の数が減少してしまう。このチップ周辺Ｉ／Ｏ領域４４に配置できる信号端子部４１が減少してしまう問題を解決するために、特許文献１に記載のエリアＩ／Ｏ技術というものが知られている。この、エリアＩ／Ｏ技術とは、チップ周辺Ｉ／Ｏ領域４４に限らずチップ内部４５の任意の位置に入出力信号用の信号端子部４１を設ける技術である。このエリアＩ／Ｏ技術を用いた場合の配置を図７に示す。図７から分かるように半導体チップの内部領域４５に、信号端子部４１が配置されている。このように配置された半導体チップ４０は、例えばＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）用のパッケージ基板などにフリップチップ実装され、パッケージ化される。
しかしながら、図７に示すような半導体チップ４０をパッケージ基板に搭載すると、内部領域４５に形成された信号端子部４１の信号端子（パッド）からの信号をパッケージ外部に引き出せない場合があった。図８は、このような例を説明するための模式図である。
図８に示すように半導体チップ４０上の信号端子部４１、マクロ専用端子部５１、５２、５３には、それぞれ外部に接続するための端子（パッド）が形成されている。各端子は、バンプ電極８３３などを介してパッケージ基板８３０内の配線に電気的に接続され、パッケージ基板の配線によってパッケージ外部へと引き出される。ここで、例えば図７に示すＡ−Ａ´ラインでは、マクロ専用電源端子部５２内の端子に接続されるビア８３２が、信号端子部４１内の端子に接続される信号配線層ＳＭを貫通する構成となる。そのため、エリアＩ／Ｏ技術を用いて形成された信号端子部４１からの信号をパッケージ外部まで引き出すことができなくなってしまう場合がある（図８（ａ）参照）。また、図７に示すＢ−Ｂ´ラインでは、チップ周辺のＩ／Ｏ領域４４に配置されたマクロ専用信号端子部５１の端子からの信号配線層が存在する。この場合も、やはり信号端子部４１の端子からの信号を引き出すことができなくなってしまう場合がある(図８（ｂ）参照)。
つまり、従来のマクロセルブロックを有する半導体集積回路では、マクロ専用信号端子部５１、マクロ専用電源端子部５２及びマクロ専用ＧＮＤ端子部５３による信号端子部４１の減少を補うために、特許文献１に示したエリアＩ／Ｏ技術を用いて、不足した信号端子部４１の数を確保していた。しかしながら、エリアＩ／Ｏ技術で引き出した信号端子部４１の端子もパッケージなどの基板上で、その信号配線層をパッケージ外部に引き出すための自由度が低くなってしまっていた。そのため、パッケージを設計するときに、パッケージ基板内の配線を最適化することが極めて困難となっていた。また、従来のマクロセルブロックでは、マクロ専用信号端子部５１、マクロ専用電源端子部５２及びマクロ専用ＧＮＤ端子部５３を一辺に集中させた構造となっていたため、マクロが必要とする電源、ＧＮＤ、信号の端子数に応じてその大きさ（図５で上下方向の長さ）が大きくなってしまい、マクロの小型化の障害となっていた。
特開２００４−４７５１６号公報
従来のマクロを備えた半導体チップをパッケージ基板に搭載した場合、配線が引き出せない場合があった。
本発明の１態様によるマクロセルブロックは、複数の辺を有する多角形状に形成され、半導体チップに形成されるマクロセルブロックであって、半導体チップの外部と接続される信号端子部と電源端子部と接地端子部とを有し、信号端子部は複数の辺の一辺に沿って配置され、電源端子部は信号端子部が配置される辺とは異なる辺に沿って配置され、接地端子部は信号端子部が配置される辺とは異なる辺に沿って配置されることを特徴とする。
また、本発明の１態様によるマクロセルブロックは、半導体チップに配置されたマクロセルブロックであって、半導体チップの周辺部に形成されたマクロセルブロック用の信号端子部と、マクロセルブロック用の信号端子よりも半導体チップの中心部近傍に形成されたマクロセルブロック用の電源端子部及びマクロセルブロック用の接地端子部とを有する。
また、本発明の１態様によるマクロセルブロックは、複数の辺を有する多角形状に形成され、半導体チップに形成されるマクロセルブロックであって、複数の辺の一辺に沿って配置された信号端子部と、信号端子部が配置される辺とは異なる辺に沿って配置された電源端子部と、信号端子部が配置される辺とは異なる辺に沿って配置された接地端子部とを有する。
本発明の１態様によるマクロセルブロックによれば、マクロセルブロックを備えた半導体チップをパッケージ基板に搭載した場合、パッケージ基板側の信号用配線の自由度を向上させることが可能となる。
本発明によれば、マクロを備えた半導体チップを搭載したパッケージ基板の設計を容易にすることが可能となる。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わるマクロセルブロック（以下、マクロと称す）１００を示す図である。本実施の形態でいうマクロとは、例えばＣＰＵやＲＡＭ、ＲＯＭ、乗算器のような所定の機能を有するコア部分である。このマクロは、所定の機能を実現する回路として予め設計されている。以下、本実施の形態におけるマクロの形状を四角形として説明するが、マクロの形状は四角形に限らず凸部や凹部を有する多角形状であってもよい。図１に示すように、本実施の形態のマクロ１００は、マクロ専用信号端子部（図中、ＭＳで示す）１、マクロ専用電源端子部（図中、ＭＶで示す）２、マクロ専用接地端子部（ＧＮＤ端子部、図中、ＭＧで示す）３及び本体部分４を有している。マクロ専用信号端子部１は、マクロ１００の周辺（外周部）のうちの１辺に複数配置されている。また、本実施の形態では、マクロ専用電源端子部２及びマクロ専用ＧＮＤ端子部３は、マクロ専用信号端子部１が配置されている辺に対して対向する辺に配置されている。また、マクロ専用電源端子部２及びマクロ専用ＧＮＤ端子部３は、半導体チップとは独立（分離）した電源・ＧＮＤの供給を受けるものである。これらのマクロ専用信号端子部１、マクロ専用電源端子部２、マクロ専用ＧＮＤ端子部３が配置される周辺領域以外の部分が本体部分４となる。
本体部分４は、マクロ１００の機能を実行する回路部である。マクロ専用信号端子部１は、マクロ本体と外部（マクロが搭載される半導体チップの外部）との信号の入出力を行う部分である。このマクロ専用信号端子部１の下層（半導体チップの下層やトランジスタ層）には、Ｉ／Ｏ回路が備えられている。また、マクロ専用信号端子部１には、外部との信号の入出力が行われるマクロ専用信号端子（不図示）が形成されている。マクロ専用信号端子は、例えば半導体チップの表面に形成された金属パッドである。
マクロ専用電源端子部２及びマクロ専用ＧＮＤ端子部３は、マクロ１００に電源及び接地電位を与える部分である。マクロ専用電源端子部２及びマクロ専用ＧＮＤ端子部３の下層（半導体チップの下層やトランジスタ層）には、例えば、静電気放電回路（ＥＳＤ）等の保護回路を備える構成とすることが可能である。また、マクロ専用電源端子部２及びマクロ専用ＧＮＤ端子部には、電源電位あるいは接地電位を接続するためのマクロ専用電源端子、マクロ専用ＧＮＤ端子が設けられている。マクロ専用電源端子及びマクロ専用ＧＮＤ端子は、半導体チップ上にパッドとして形成されている。
上記の説明では、マクロ専用信号端子部１の下層にＩ／Ｏ回路が形成され、マクロ専用電源端子部２及びマクロ専用ＧＮＤ端子３部の下層には保護回路が形成されている。しかし、マクロ専用信号端子部１、マクロ専用電源端子部２及びマクロ専用ＧＮＤ端子３部の下層は、必ずしもこのような構成をとる必要はない。本実施の形態のマクロ１００では、マクロ専用信号端子部１、マクロ専用電源端子部２及びマクロ専用ＧＮＤ端子部３とＩ／Ｏ回路あるいは保護回路の位置がずれていても特に問題はない。
図２は、以上のように配置されたマクロ１００をモノリシック半導体装置（以降、半導体チップと称す）２０に搭載した図である。なお、図１に示したマクロ１００では、５つのマクロ専用信号端子部１を設けているが、図２に示すマクロ１００では、図面を簡単にするため、２つのマクロ専用信号端子部１を有しているものとする。
半導体チップ２０は、チップ内部領域２５、チップ周辺Ｉ／Ｏ領域２４を有している。チップ内部領域２５は、半導体チップ２０の中心領域に位置している。また、チップ周辺Ｉ／Ｏ領域２４は、チップ内部領域２５の周辺を囲うように配置されている。
チップ内部領域２５は、半導体チップ２０上に設けられ、基本セル、論理ゲート、あるいはマクロの配置される領域である。またチップ周辺Ｉ／Ｏ領域２４は、半導体チップ２０の周辺全体に連続して設けられている。また、チップ周辺Ｉ／Ｏ領域２４は、Ｉ／Ｏバッファやパッド（信号パッド、Ｉ／Ｏバッファ用電源パッド、Ｉ／Ｏバッファ用接地パッドを含む）を有するバッファ領域である。
本実施の形態では、半導体チップ２０のチップ内部領域２５にはマクロ１００が配置され、チップ周辺Ｉ／Ｏ領域２４には信号端子部（図中、Ｓで示す）２１、電源端子部（図中、Ｖで示す）２２及び接地端子部（図中、Ｇで示す）２３等の入出力端子部が配置されている。これらの端子部にはそれぞれ信号端子、電源端子、ＧＮＤ端子が形成されている（不図示）。また、図１で説明したマクロ１００の１辺に配置されているマクロ専用信号端子部１は、半導体チップ２０のチップ周辺Ｉ／Ｏ領域２４の一部として配置されている（図２参照）。また、マクロ専用電源端子部２、マクロ専用ＧＮＤ端子部３は、チップ周辺Ｉ／Ｏ領域２４よりもチップ中心部に近い内部領域２５に設けられている。このように図１を用いて説明したマクロ１００を配置することにより、従来のエリアＩ／Ｏ技術を用いてチップ内部に形成していた信号端子部２１はマクロ専用信号端子部１に隣接して配置することが可能となる。
図３にマクロ１００を備えた半導体チップ２０をパッケージ基板３０に搭載した様子の模式図を示す。ここでパッケージ基板３０は、パッケージ基板端子３１、ビア３２、信号配線層ＳＭ、電源配線層ＶＭ、グランド配線層ＧＭを有している。ここで信号配線層ＳＭは、パッケージ基板内で電源配線層ＶＭ、グランド配線層ＧＭよりも上層（チップ搭載面側）に形成された配線層である。また、パッケージ基板１１のパッケージ基板端子３１上には、半田ボールなどのバンプ電極３４が形成されている。図２に示した半導体チップ２０のそれぞれの端子部１〜３、２１〜２３には、図３に示すようにマクロ専用電源端子３４、マクロ専用信号端子３５、マクロ専用ＧＮＤ端子３６が形成されている。これらのマクロ専用端子は、バンプ電極３３を介してパッケージ基板３０と電気的に接続される。また、パッケージ基板３０の裏面（半導体チップ２０の搭載面とは反対側の面）には、例えばボール状の電極の外部接続端子が形成されている（不図示）。また、パッケージ基板端子３１と各配線層（信号配線層ＳＭ、電源配線層ＶＭ、接地配線層ＧＭ）とはビア３２内に形成された導電性ポストなどで接続されている。このように構成されたパッケージ基板３０にマクロ１００を備えた半導体チップ２０を搭載する場合について、図３（ａ）及び図３（ｂ）を参照して説明する。
図３（ａ）は、図２に示したマクロ１００を備えた半導体チップ２０をパッケージ基板３０に搭載した場合の断面図である。なお、図３（ａ）は、マクロに形成されたマクロ専用信号端子部１と、マクロ専用電源端子部２とを結ぶ線に沿った断面図である（図２、Ｃ−Ｃ´参照）。
図３（ａ）に示すように、マクロ専用信号端子部１のマクロ専用信号端子３５は、バンプ電極３３、パッケージ基板端子３１及びビア３２を介して信号配線層ＳＭに接続されている。この信号配線層ＳＭを介してマクロ専用信号端子３５は、外部接続端子へと接続される。また、半導体チップ２０内部に位置するマクロ専用電源端子３４も、バンプ電極３３、電極端子３１、ビア３２を介して電源配線層ＶＭに接続されている。また、電源配線層ＶＭは、外部接続端子（不図示）に接続されている。
図３（ｂ）は、半導体チップ２０におけるマクロ専用信号端子部１と、マクロ専用ＧＮＤ端子部３とを結ぶ線に沿った断面図である（図２、Ｄ−Ｄ´参照）。
図３（ｂ）に示すように、マクロ専用信号端子３５は、バンプ電極３３と電極端子３１及びビア３２を介して信号配線層ＳＭに接続されている。この信号配線層ＳＭを介してマクロ専用信号端子１は、外部接続端子へと接続される。また、半導体チップ２０内部に位置するマクロ専用ＧＮＤ端子３６も、バンプ電極３３、電極端子３１、ビア３２を介して接地配線層ＧＭに接続されている。また、接地配線層ＧＭは、外部接続端子（不図示）に接続されている。
また、マクロ専用信号端子部１内に形成されていない他の信号端子は、信号端子部２１内に形成されている。信号端子部２１内に形成された信号端子は、マクロ専用信号端子３５と同様に信号配線層ＳＭに接続され、外部接続端子に接続されている。
複数の配線層を有するパッケージ基板などでは、パッケージ内の様々な場所に電源を供給するために、電源配線層、設置配線層をパッケージ全体に渡り、平板状に形成する。そのため、仮に従来のようなマクロを用いた場合は、図８を用いて説明したように信号配線層に対する設計の自由度が失われてしまう。それに対し、図３に示すように、本実施形態のマクロを用いることにより、電源配線層ＶＭ、接地配線層ＧＭへと接続するビアが信号配線層ＳＭを横切ってしまうのを防止することが可能となる。したがって、電源配線層ＶＭ、接地配線層ＧＭをパッケージ基板全体に渡り形成していても、信号配線層ＳＭは、下層に接続されるビアの影響を受けることはない。また、従来エリアＩ／Ｏ技術を用いてチップ内部領域に形成していた信号端子部は、マクロ専用信号端子部１に隣接して配置することが可能であるため、信号端子部２１の信号端子を外部接続端子に引き出す信号配線層ＳＭの設計の自由度が向上する。
つまり、本実施の形態ではマクロ１内で、マクロ専用信号端子部１を一辺に配置させ、マクロ専用電源端子部２及びマクロ専用ＧＮＤ端子部３をマクロ専用信号端子部１とは異なる辺に配置させている。このように配置することで、チップ周辺領域２４に配置することが可能な端子数が増加し、半導体チップ２０の信号端子部２１をマクロ専用信号端子部１の両端に配置することが可能となる。したがって、マクロ専用信号端子部１および信号端子部２１をチップ周辺部に集中させることが可能となる。その結果、複数の配線層を有するパッケージ基板において、信号配線層を外部接続端子に自由に引き出すことが可能となる。また、図５を用いて説明したように従来はマクロの大きさが端子数によって大きくなってしまう場合があったが、本実施の形態のマクロを用いることで、図１に示すようにマクロ１の上下方向の長さを小さく形成することが可能となる。
さらに、このようなマクロセルブロックを使用した半導体チップ２０を搭載するフリップチップＢＧＡのようなパッケージの基板やプリント基板の設計が容易になり、これらの基板の配線層の増加を抑えることが可能となる。
なお、本実施の形態では、マクロ専用信号端子部１が配置される一辺とマクロ専用電源端子部２及びマクロ専用ＧＮＤ端子部３が配置されるマクロ一辺とを対向するように形成している。しかしながら、マクロ専用信号端子部１を配置するマクロ１００の外周辺は、マクロ専用電源端子部２及びマクロ専用ＧＮＤ端子部３が配置される辺と分けていればよい。例えば、図１におけるマクロ専用ＧＮＤ端子部３は、マクロ専用電源端子部２に隣接して、図１で示す上辺部に形成することも可能である。
以上、本発明の実施の形態に基づいて詳細に説明したが、本発明の趣旨を逸脱しない限り、種々の変形が可能である。例えば、本実施の形態では、半導体チップ２０をパッケージ基板に搭載する場合について説明したが、ベアチップ搭載されるプリント基板であっても本発明と同様の効果を奏することが可能である。
図１は、本発明の実施の形態１に関わるマクロセルブロックの構成図である。 図２は、図１に示した本発明の実施の形態１に関わるマクロセルブロックを半導体チップに配置した構成図である。 図３は、図２に示した半導体チップをパッケージ基板に搭載した構成図である。 図４は、従来の半導体チップを示す図である。 図５は、従来のマクロセルブロックの構成図である。 図６は、図５に示したマクロセルブロックを半導体チップに配置した構成図である。 図７は、図６に示した半導体チップにエリアＩ／Ｏ技術を適用した場合の構成図である。 図８は、図７に示した半導体チップをパッケージ基板に搭載した構成図である。
符号の説明
１００ マクロセルブロック（マクロ）
１ マクロセルブロック専用信号端子部
２ マクロセルブロック専用電源端子部
３ マクロセルブロック専用接地端子部
４ 本体部分
２０ 半導体チップ
２１ 信号端子
２２ 電源端子
２３ 接地端子
２４ 半導体チップのチップ周辺Ｉ／Ｏ領域
２５ 半導体チップのチップ内部領域
３０ パッケージ基板
３１ 電極端子
３２ ビア
３３ バンプ電極
３４ マクロセルブロック専用電源端子
３５ マクロセルブロック専用信号端子
３６ マクロセルブロック専用接地端子
ＳＭ 信号配線層
ＶＭ 電源配線層
ＧＭ 接地配線層

Claims (12)

  1. 複数の辺を有する多角形状に形成され、半導体チップに形成されるマクロセルブロックであって、
    前記半導体チップの外部と接続される信号端子部と電源端子部と接地端子部とを有し、
    前記信号端子部は前記複数の辺の一辺に沿って配置され、
    前記電源端子部は前記信号端子部が配置される辺とは異なる辺に沿って配置され、
    前記接地端子部は前記信号端子部が配置される辺とは異なる辺に沿って配置されることを特徴とするマクロセルブロック。
  2. 前記複数の信号端子部が配置される辺は、前記マクロセルブロックを含む半導体チップの辺の一部を構成していることを特徴とする請求項１に記載のマクロセルブロック。
  3. 請求項１に記載のマクロセルブロックを形成した半導体チップ。
  4. 前記信号端子部が配置される辺を、前記マクロセルブロックを含む半導体チップの辺の一部とする構成としていることを特徴とする請求項３に記載の半導体チップ。
  5. 前記半導体チップの外周辺に作成されたＩ／Ｏ領域に、前記信号端子部が位置するように前記マクロセルブロックを配置したことを特徴とする請求項３に記載の半導体チップ。
  6. 前記電源端子部及び接地端子部が、前記信号端子部よりも、前記半導体チップの中心部近傍に形成されていることを特徴とする請求項３に記載の半導体チップ。
  7. 請求項１に記載のマクロセルブロックを含む半導体チップと、
    前記半導体チップを搭載する基板とを有する半導体装置。
  8. 前記基板は、複数の配線層を備えることを特徴とする請求項７に記載の半導体装置。
  9. 前記基板は、
    前記信号端子部に電気的に接続される信号配線層と、
    前記電源端子部に電気的に接続される電源配線層と、
    前記接地端子部に電気的に接続される接地配線層を有し、
    前記信号配線層は、前記電源配線層及び前記接地配線層よりも前記半導体チップ近傍に形成されていることを特徴とする請求項７あるいは８に記載の半導体装置。
  10. 半導体チップに配置されたマクロセルブロックであって、
    前記半導体チップの周辺部に形成されたマクロセルブロック用の信号端子部と、
    前記マクロセルブロック用の信号端子部よりも前記半導体チップの中心部近傍に形成されたマクロセルブロック用の電源端子部及びマクロセルブロック用の接地端子部とを有するマクロセルブロック。
  11. 前記マクロセルブロック用の信号端子部は、前記半導体チップに形成された他の信号端子部が配置されるチップ辺と同一のチップ辺に沿って配置されていることを特徴とする請求項１０に記載のマクロセルブロック。
  12. 複数の辺を有する多角形状に形成され、半導体チップに形成されるマクロセルブロックであって、
    前記複数の辺の一辺に沿って配置された信号端子部と、
    前記信号端子部が配置される辺とは異なる辺に沿って配置された電源端子部と、
    前記信号端子部が配置される辺とは異なる辺に沿って配置された接地端子部とを有するマクロセルブロック。
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