JP4137929B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4137929B2
JP4137929B2 JP2005289429A JP2005289429A JP4137929B2 JP 4137929 B2 JP4137929 B2 JP 4137929B2 JP 2005289429 A JP2005289429 A JP 2005289429A JP 2005289429 A JP2005289429 A JP 2005289429A JP 4137929 B2 JP4137929 B2 JP 4137929B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
electrode
external connection
semiconductor
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005289429A
Other languages
English (en)
Other versions
JP2007103539A (ja
Inventor
宏之 中西
治也 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005289429A priority Critical patent/JP4137929B2/ja
Priority to US11/525,041 priority patent/US7538442B2/en
Priority to TW095135590A priority patent/TWI318791B/zh
Priority to KR1020060095163A priority patent/KR100793126B1/ko
Publication of JP2007103539A publication Critical patent/JP2007103539A/ja
Application granted granted Critical
Publication of JP4137929B2 publication Critical patent/JP4137929B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、電子機器に搭載または内蔵される半導体チップおよびそれを収納する半導体パッケージ（半導体装置）に関するものである。
近年、特に小型携帯電子機器の分野において、電子機器の内部に搭載される電子部品の小型化、高機能化、高密度実装化が図られている。このため、半導体チップを収納する半導体パッケージにおいても、より小型のものが求められている。
小型化を図った半導体パッケージとしては、例えば特許文献１に開示されているような、チップサイズとほぼ等しいサイズの半導体パッケージ（ＣＳＰ；チップサイズパッケージ）がある。なお、ＣＳＰにおいては、半導体チップの周縁部に電極パッドを配置し、上記電極パッドとインターポーザ基板との間を、金ワイヤー等を用いたワイヤーボンディング（ワイヤー接続）によって電気的に接続することが一般的である。なお、電極パッドを半導体チップの周縁部に配置するのは、ワイヤーの長さを短くし、ワイヤーの変形およびワイヤーと半導体チップのエッジ部との接触による短絡を防止し、半導体チップ上に形成される各種機能素子のレイアウトを容易にするためである。
図４（ａ）はＣＳＰの一例を示す斜視図であり、図４（ｂ）はその断面図である。これらの図に示すように、ＣＳＰ６０は、インターポーザ基板６５と、このインターポーザ基板６５上に搭載された半導体チップ６２と、インターポーザ基板６５と半導体チップ６２とを接続するワイヤー６６と、半導体チップ６２とワイヤー６６とを封止する封止樹脂６８とを備えている。
インターポーザ基板６５は、絶縁ベース部６５ａ、レジスト部６５ｂ，導体部６５ｃを備えている。レジスト部６５ｂは、絶縁ベース部６５ａの一方の面に、表面保護のために設けられる。導体部６５ｃは、絶縁ベース部６５ａに設けられたスルーホールに導体材料を配置したスルーホール部と、絶縁ベース部６５ａの両面に形成された金属パターン部とからなる。絶縁ベース部６５ａの一方の面に形成された金属パターン部は、ワイヤー６６によって半導体チップ６２の電極パッド６４に接続され、他方の面に形成された金属パターンには、外部接続端子６７が接続されている。
半導体チップ６２の一方の面は、インターポーザ基板６５にダイボンドシート６９を介して固定されている。半導体チップ６２の他方の面における周縁部には、電極パッド６４が設けられており、この電極パッド６４にはワイヤー６６の一端がボンディング接続されている。なお、ワイヤー６６の他端は、インターポーザ基板６５の導体部６５ｃ（金属パターン部）にボンディング接続されている。また、半導体チップ６２における上記他方の面は、電極パッド６４を除く領域が絶縁層６３によって覆われている。さらに、半導体チップ６２，絶縁層６３，電極パッド６４，ワイヤー６６は、封止樹脂６８に覆われ、全体を保護されている。
これにより、ＣＳＰ６０では、半導体チップ６２上の各信号が、各電極パッド６４からワイヤー６６およびインターポーザ基板６５の導体部６５ｃを介して外部接続端子６７に供給されるようになっている。
また、小型化を図った半導体パッケージの他の例としては、例えば特許文献２に開示されているような、半導体チップ表面に直接外部接続端子を形成し、半導体チップそのものをパッケージとした半導体パッケージ（ウエハーレベルＣＳＰ）がある。なお、ウエハーレベルＣＳＰでは、半導体チップの表面にめっきによる再配線を施して半導体チップの電極パッドと外部接続端子間の内部接続を行うようになっている。
図５（ａ）はウエハーレベルＣＳＰの一例を示す平面図であり、図５（ｂ）はその断面図である。これらの図に示したウエハーレベルＣＳＰ８０では、半導体チップ８２の一方の面における周縁部に電極パッド８４が設けられており、この一方の面における電極パッド８４を除く領域は絶縁層８３で覆われている。また、電極パッド８４にはめっきによって形成された導体部８６の一端が接続され、導体部８６の他端は、絶縁層８３上に形成された外部接続端子８７に接続されている。また、外部接続端子８７の取り付け部分以外（絶縁層８３，電極パッド８４，導体部８６）は、絶縁膜８８によって覆われ、保護されている。
これにより、ウエハーレベルＣＳＰ８０では、半導体チップ８２上の各信号が、各電極パッド８４から導体部８６を介して外部接続端子８７に供給されるようになっている。
特許第３１７６５４２号明細書（公開日：１９９７年５月６日） 特許第３５０２０５６号明細書（公開日：２００２年１０月１８日）
しかしながら、上記従来のウエハーレベルＣＳＰ技術では、外部接続端子を半導体チップの中心部付近だけでなく周縁部にまで配列すると、電極パッドから中心部付近の外部接続端子への配線を引き出せないという問題が生じる。
つまり、外部接続端子の数が多い場合、外部接続端子を半導体チップの中心部付近だけでなく周縁部にまで配列する必要がある。しかしながら、従来のウエハーレベルＣＳＰに備えられる半導体チップでは、電極パッドが半導体チップの周縁部に設けられているので、外部接続端子を半導体チップの周縁部に配置すると、外部接続端子が電極パッドを塞いでしまう。このため、塞がれた電極パッドから配線を引き出すことができなくなる。
したがって、外部接続端子を半導体チップの周縁部にまで配列する必要がある場合には、ウエハーレベルＣＳＰ専用に、半導体チップの周縁部だけでなく内側に電極パッドを配置した半導体チップを新規に設計する必要があった。このため、従来のＣＳＰパッケージ用の半導体パッケージを共用できないため、例えばウエハーレベルＣＳＰとＣＳＰの双方の半導体パッケージを同一の品種で提供する必要がある場合に、コストおよび開発期間が増大するという問題があった。
本発明は、上記の問題点に鑑みなされたものであり、その目的は、複数種類の半導体パッケージに用いることのできる汎用性の高い半導体チップおよびそれを備えた半導体パッケージを提供することにある。
本発明の半導体チップは、上記の課題を解決するために、半導体素子と、該半導体素子へ信号を入力または出力するための複数の電極部とを主面に備えた半導体チップであって、上記複数の電極部には、上記主面の周縁部に配置された第１電極部と、上記第１電極部よりも当該主面の内側に配置された第２電極部とが含まれており、上記第１電極部と上記第２電極部とが電気的に接続されていることを特徴としている。
上記の構成によれば、同一の信号を、互いに電気的に接続された第１電極部および第２電極部のどちらからでも入力または出力できる。このため、上記半導体チップは、例えば、ワイヤーボンディングを行う従来のＣＳＰなどの半導体パッケージや、ウエハーレベルＣＳＰなど、複数種類の半導体パッケージに用いることができる。したがって、構造および製造方法の異なる複数種類の半導体パッケージ毎に設計仕様が大きく異なる半導体チップを用意する必要がないので、製造コストを低減できる。また、同一の機能を有しながら異なるパッケージ形態を有する複数種類の半導体パッケージを、容易にかつ短期間に提供できる。
本発明の半導体装置は、上記の課題を解決するために、上記の半導体チップを備えた半導体装置であって、上記電極部を外部装置に接続するための複数の外部接続端子を上記半導体チップの主面側に備え、上記複数の外部接続端子の少なくとも１つが、上記第２電極部に接続されていることを特徴としている。
上記の構成によれば、専用の半導体チップを新たに設計する必要がないので、製造コストを低減できる。また、外部接続端子と半導体チップの周縁部に配置された第１電極部とを接続することが困難な場合であっても、当該第１電極部に電気的に接続された第２電極部と外部接続端子とを接続することができる。したがって、例えば、外部接続端子の数が多いために外部接続端子を半導体チップの周縁部にまで配置する必要があり、周縁部に外部接続端子が複数の第１電極部を覆ってしまって、一部の第１電極部から配線を引き出せないような場合であっても、当該一部の第１電極部に電気的に接続された第２電極部から配線を引き出すことができる。
なお、この場合、上記第１電極部を、絶縁層によって覆うことが好ましい。これにより、当該第１電極部が、当該第１電極部と異なる信号を伝達する配線あるいは外部接続端子等と導通することを防止できる。
また、上記複数の外部接続端子の少なくとも１つが、上記半導体チップの主面の法線方向から見て上記第１電極部と重畳する領域に設けられていてもよい。これにより、半導体チップの周縁部にまで外部接続端子を設けることができるので、半導体チップの単位面積あたりの入出力信号数を増やすことができる。あるいは、半導体チップの小型化を図ることができる。
本発明の他の半導体装置は、上記の課題を解決するために、上記の半導体チップを備えた半導体装置であって、上記半導体チップを積載するための積載基板を有し、上記積載基板には、複数の外部接続端子と、各外部接続端子にそれぞれ接続された複数の導体部とが設けられており、上記複数の導体部の少なくとも１つと、上記第１電極部とが、ワイヤーを介して接続されていることを特徴としている。
上記の構成によれば、専用の半導体チップを新たに設計する必要がないので、製造コストを低減できる。また、互いに電気的に接続された第１電極部および第２電極部のうち、半導体チップの周縁部に備えられた第１電極部を用いてワイヤー接続を行うことができる。これにより、半導体チップの内側に備えられた第２電極部を用いてワイヤー接続する場合よりもワイヤーの長さを短くできる。また、ワイヤーの変形やワイヤーと半導体チップのエッジ部との接触による短絡を防止することができる。さらに、半導体チップに形成される各種機能素子の配置領域を広くすることができ、上記各機能素子のレイアウトを容易にできる。
また、上記半導体チップは、上記積載基板の一方の面に固定され、上記複数の外部接続端子は、上記積載基板の他方の面における、基板面法線方向からみて上記半導体チップと重畳する領域に設けられており、上記導体部は、上記ワイヤーと上記外部接続端子とを上記積載基板に設けられたスルーホールを介して接続している構成としてもよい。
上記の構成によれば、半導体チップと外部接続端子とが、積載基板の基板面法線方向から見て互いに重畳する領域に形成されている。これにより、半導体装置の基板面平行方向のサイズを小型化できる。
また、上記半導体チップと上記ワイヤーと上記導体部とが、絶縁材料によって封止されていることが好ましい。
これにより、半導体チップを外部環境から保護することができる。また、第２電極部が他の部材と導通することを防止できる。
以上のように、本発明の半導体チップは、主面の周縁部に配置された第１電極部と、第１電極部よりも主面の内側に配置された第２電極部とを備えており、この第１電極部と第２電極部とが電気的に接続されている。
それゆえ、同一の信号を、互いに電気的に接続された第１電極部および第２電極部のどちらからでも入力または出力できるので、異なるパッケージ形態を有する複数種類の半導体パッケージに用いることができる。
また、本発明の半導体装置は、上記の半導体チップを備えた半導体装置であって、上記電極部を外部装置に接続するための複数の外部接続端子を上記半導体チップの主面側に備え、上記複数の外部接続端子の少なくとも１つが、上記第２電極部に接続されている。
それゆえ、専用の半導体チップを新たに設計する必要がないので、製造コストを低減できる。また、外部接続端子と半導体チップの周縁部に配置された第１電極部とを接続することが困難な場合であっても、当該第１電極部に電気的に接続された第２電極部と外部接続端子とを接続することができる。
また、本発明の他の半導体装置は、上記の半導体チップを備えた半導体装置であって、積載基板に備えられた導体部と上記第１電極部とが、ワイヤーを介して接続されている。
それゆえ、専用の半導体チップを新たに設計する必要がないので、製造コストを低減できる。また、第２電極部を用いてワイヤー接続する場合よりもワイヤーの長さを短くできる。また、ワイヤーの変形やワイヤーと半導体チップのエッジ部との接触による短絡を防止することができる。さらに、半導体チップに形成される各種機能素子の配置領域を広くすることができ、上記各機能素子のレイアウトを容易にできる。
本発明の一実施形態について説明する。図２は、本実施形態にかかる半導体チップ２の主面（半導体素子（半導体集積回路）が備えられる面）の概略構成を示す平面図であり、主として電極パッド４の配置を示している。
本実施形態にかかる半導体チップ２は、当該半導体チップ２上に外部接続端子７を形成し、半導体チップ２そのものを半導体パッケージとしたウエハーレベルＣＳＰに用いることができ、また、ワイヤーボンディングによって半導体チップ２を積載基板に電気的に接続した半導体パッケージ（ＣＳＰ等）にも用いることができるようになっている。
図２に示すように、半導体チップ２には、主面の周縁部に沿って多数の電極パッド４（４ａ，４ｂ）が配置されており、さらに、それらの内側にも多数の電極パッド４（４ｃ）が配置されている。また、電極パッド４ｂと電極パッド４ｃとは、メタルバイパス層９によって相互に接続されている。
これにより、電極パッド４ａはめっき配線とワイヤーボンディングとの両方に用いることができる電極パッドとして機能し、電極パッド４ｂはワイヤーボンディング専用の電極パッドとして機能し、電極パッド４ｃはめっき配線専用の電極パッドとして機能するようになっている。
なお、本実施形態では、半導体チップ２のサイズを縦４．５ｍｍ×横４．５ｍｍ×厚さ０．３ｍｍとした。また、電極パッド４のサイズを０．１ｍｍ×０．１ｍｍとした。ただし、半導体チップ２および電極パッド４の形状およびサイズはこれに限るものではない。
また、半導体チップ２に備えられる各部材の材料は特に限定されるものではなく、従来から公知の材料を用いてもよい。なお、本実施形態では、電極パッド４の表面をアルミニウム（Ａｌ）で形成している。
ここで、まず、半導体チップ２上に外部接続端子７を形成する場合、すなわち半導体チップ２を用いてウエハーレベルＣＳＰ（半導体パッケージ）１０を形成する場合について説明する。図１は本実施形態にかかる半導体チップ２を備えてなる半導体パッケージ１０の概略構成を示す透視平面図である。
図１に示すように、半導体パッケージ１０は、半導体チップ２の主面の周縁部（輪郭）に沿って多数の外部接続端子７が配置され、さらに、この周縁部の内側（主面の法線方向から見て内側）にも半導体チップ２の中心付近まで多数の外部接続端子７が配置されている。ここで、半導体チップ２の主面とは、半導体素子（半導体集積回路；図示せず）が備えられる面である。より詳細には、外部接続端子７は、半導体チップ２の主面を９行×９列のマトリックス状に分割した８１の領域のうち、該マトリックスの中心部（５行目の５列目）を除いた合計８０の領域にそれぞれ配置されている。
なお、各電極パッド４と外部接続端子７とは、導体部６ａを介して接続されている。なお、周縁部（上記マトリックスの外縁部）に配置された外部接続端子７は、当該外部接続端子７の下層（基板面法線方向から見て外部接続端子７と重畳する位置）に設けられた電極パッド４ａに導体部６ａを介して直接接続されている。その他の外部接続端子７は、導体部６ａおよび６ｂを介して電極パッド４ａまたは４ｃに接続されている。
図３（ａ）は図１に示したＡ部を拡大した透視平面図であり、図３（ｂ）は図３（ａ）に示したＢ−Ｂ断面の断面図であり、図３（ｃ）は図３（ａ）に示したＣ−Ｃ断面の断面図である。なお、図３（ａ）〜図３（ｂ）では説明の便宜上、実線と点線とを用いているが、これらは必ずしも見える部分と見えない部分とを区別しているわけではない。
図３（ｂ）に示すように、上記Ｂ−Ｂ断面では、半導体チップ２の表面に電極パッド４ｃが設けられ、この表面を覆うように絶縁層３が設けられ、この絶縁層３の一部が取り除かれて露出した電極パッド４ｃと接するように導体部６（６ｂ）が設けられ、さらに、絶縁層３および導体部６（６ｂ）を覆うように絶縁層８が設けられている。
また、図３（ｃ）に示すように、上記Ｃ−Ｃ断面では、半導体チップ２の表面に電極パッド４および４ｂが設けられ、この表面を覆うように絶縁層３が設けられ、この絶縁層３の一部が取り除かれて露出した電極パッド４ａと接するように導体部６（６ａ，６ｂ）が設けられている。また、導体部６ａの上方には、この導体部６ａに接続された外部接続端子７が設けられている。さらに、外部接続端子７の取り付け部を除く部分を覆うように、絶縁層８が設けられている。
このように、電極パッド４ａおよび電極パッド４ｃは、導体部６（６ａのみ、または６ａと６ｂ）を介して外部接続端子７に接続されている。一方、電極パッド４ｂは、絶縁層３によって覆われている。これにより、電極パッド４ｂは、半導体チップ２の上方から見て導体部６ａと重畳する位置に設けられているものの、絶縁層３によって導体部６ａと接触しないように絶縁されている。
なお、半導体パッケージ１０では、絶縁層３，８として、二酸化珪素（ＳｉＯ２）膜を用いている。あるいは、例えば窒化珪素（ＳｉＮ）などの膜を用いてもよい。また、これらの絶縁膜（絶縁層）の上にポリイミドやポリベンゾオキサゾール（ＰＢＯ）、ベンゾシクロブテン（ＢＣＢ）などのポリマー材を３μｍ〜１０μｍ程度の厚さで形成してもよい。
また、半導体パッケージ１０では、導体部（めっき配線）６（６ａ，６ｂ）を、電極パッド４上に形成した厚さ０．１μｍのチタン（Ｔｉ）からなるシードメタルと、その上層にスパッタによって形成した厚さ０．１μｍの銅（Ｃｕ）の膜と、その上層に形成した厚さ１０μｍの銅で構成した。上記シードメタルを設けることにより、電極パッド４のアルミニウム（Ａｌ）と銅（Ｃｕ）の相互拡散を抑制できる。なお、シードメタルとして、例えばチタンタングステン（ＴｉＷ）やクロム（Ｃｒ）などを用いても同様の効果が得られる。
また、半導体パッケージ１０では、外部接続端子７として、錫（Ｓｎ）を主体とするはんだを用いている。
また、半導体パッケージ１０では、各部の寸法，設置数を以下のように設定している。
外部接続端子７の直径：０．３１ｍｍ、
外部接続端子７の高さ：０．２２ｍｍ、
外部接続端子７のピッチ：０．５ｍｍ、
外部接続端子７の数：８０個（９×９のマトリックスから中心部の１個を除いた数）、
絶縁層３の開口サイズ（電極パッド４ａ，４ｃ上）：０．０８ｍｍ×０．０８ｍｍ、
導体部６ａ（外部接続端子７を取り付ける部位）の直径：０．３３ｍｍ、
絶縁層８の開口サイズ（導体部６ａ上）：０．２８ｍｍ、
ただし、これらの寸法，設置数および各部材の材質は本発明を限定するものではなく、適宜変更してもよい。
次に、半導体チップ２をワイヤーボンディングによって積載基板に電気的に接続する場合について説明する。図６（ａ）は半導体チップ２をワイヤーボンディングによってインターポーザ基板（積載基板）２５に接続した半導体パッケージ（ＣＳＰ）２０を上方から見た平面図であり、図６（ｂ）はその断面図である。
図６（ａ）および図６（ｂ）に示すように、半導体パッケージ２０は、インターポーザ基板２５と、このインターポーザ基板２５上に搭載された半導体チップ２と、インターポーザ基板２５と半導体チップ２とを接続するワイヤー２６と、半導体チップ２とワイヤー２６とを封止する封止樹脂２８とを備えている。
インターポーザ基板２５は、絶縁ベース部２５ａ、レジスト部２５ｂ，導体部２５ｃを備えている。レジスト部２５ｂは、絶縁ベース部２５ａの一方の面（半導体チップ２が備えられる面とは反対側の面）に、表面保護のために設けられる。導体部２５ｃは、絶縁ベース部２５ａに設けられたスルーホールに導体材料を配置したスルーホール部と、絶縁ベース部２５ａの両面に形成された金属パターン部とからなる。絶縁ベース部２５ａの他方の面（半導体チップ２が備えられる側の面）に形成された金属パターン部は、ワイヤー２６によって半導体チップ２の電極パッド４（４ａまたは４ｂ）に接続され、他方の面に形成された金属パターンには、外部接続端子６７が接続されている。
半導体チップ２（半導体チップ２の下面（電極パッド４が設けられていない側の面））は、インターポーザ基板２５にダイボンドシート２９を介して固定されている。さらに、半導体チップ２，絶縁層３，電極パッド４，ワイヤー２６は、封止樹脂２８に覆われ、全体を保護されている。
なお、半導体チップ２の上面は、図７（ａ）〜図７（ｃ）に示すように、電極パッド４（４ａおよび４ｂ）とワイヤー２６との接続部を除く領域が絶縁層３によって覆われている。
ここで、図７（ａ）は、図６（ａ）に示したＡ部を拡大した透視平面図であり、図７（ｂ）は図７（ａ）に示したＢ−Ｂ断面の断面図であり、図７（ｃ）は図７（ａ）に示したＣ−Ｃ断面の断面図である。ただし、これらの各図では、ワイヤー２６，封止樹脂２８については、便宜上、記載を省略している。
このように、半導体パッケージ２０では、電極パッド４ｃは使用しないので、電極パッド４ｃを絶縁層３で覆って塞いでいる。ただし、仮に電極パッド４ｃを露出させておいても封止樹脂６８が充填されるため問題は生じない。つまり、絶縁層３は必ずしも備えなくてもよい。
これにより、半導体パッケージ２０では、半導体チップ２上の各信号（半導体チップ２の入出力信号）が、各電極パッド４ａおよび４ｂからワイヤー２６およびインターポーザ基板２５の導体部２５ｃを介して外部接続端子２７に供給されるようになっている。
以上のように、本実施形態にかかる半導体チップは、周縁部に配置された電極パッド４ｂと、この電極パッド４ｂよりも内側（基板面法線方向から見て半導体チップ２の主面の内側）に配置された電極パッド４ｃとが、半導体チップ２に備えられたメタルバイパス層（配線）９によって電気的に接続されている。
これにより、同一の信号を、互いに接続された電極パッド４ｂおよび４ｃのどちらからでも引き出せる（入出力できる）。つまり、電極パッド４ｂ，電極パッド４ｃに対して別々のロジック回路を形成しておく必要がなく、いずれの電極パッドを使用するか容易に選別できる。
したがって、半導体チップ２は、複数種類の半導体パッケージに用いることができる。つまり、半導体チップ２はワイヤーボンディングを行う従来のＣＳＰなどの半導体パッケージにも適用でき、ワイヤーボンディング専用のボンディングパッド（電極パッド４ｂ）を絶縁層で封止し、近傍の他のパッド（電極パッド４ａ）上に形成されたメッキメタル（導体部６）との電気的な繋がりを遮断することにより、ウエハーレベルＣＳＰにも適用できる。
このため、このように汎用性の高い半導体チップ２を用いることにより、構造および製造方法の異なる複数種類の半導体パッケージ毎に、設計仕様が大きく異なる半導体チップを用意する必要がなくなり、同一の機能を有しながら異なるパッケージ形態を有する半導体パッケージを、容易にかつ短期間に提供することができる。
また、半導体チップ２は、ウエハーレベルＣＳＰとして用いる場合、外部接続端子７を半導体チップ２の中心部付近だけでなく周縁部にまで配列することで、電極パッド４ａに接続される外部接続端子７が電極パッド４ｂを覆ってしまったとしても、この電極パッド４ｂに入出力される信号を、電極パッド４ｂにメタルバイパス層９を介して接続された電極パッド４ｃから取り出すことができる。それゆえ、半導体チップ２は、単位面積あたりの入出力信号の数が多いウエハーレベルＣＳＰにも好適に用いることができる。換言すれば、半導体チップ２を用いてウエハーレベルＣＳＰを形成することにより、ウエハーレベルＣＳＰをより小型化することができる。
また、半導体チップ２は、ワイヤーボンディングによってインターポーザ基板に接続する場合、電極パッド４ｃに入出力される信号を、この電極パッド４ｃにメタルバイパス層９を介して接続された電極パッド４ｂから取り出すことができる。これにより、電極パッド４ｃから取り出す場合よりもワイヤーの長さを短くできる。また、ワイヤーの変形やワイヤーと半導体チップ２のエッジ部との接触による短絡を防止することができる。さらに、半導体チップ２に形成される各種機能素子の配置領域を広くすることができるので、上記各機能素子のレイアウトを容易にできる。
なお、半導体チップ２では、周縁部に設けられた電極パッド４ｂとその内側に設けられた電極パッド４ｃとがメタルバイパス層９によって接続されているが、これに限るものではない。例えば、電極パッド４ｃよりもさらに内側に電極パッドを設け、この電極パッドと電極パッド４ｂとをメタルバイパス層で接続してもよい。
また、本実施形態では、半導体チップ２をワイヤーボンディングによって積載基板に電気的に接続する場合の例として、インターポーザ基板２５の一方の面に半導体チップ２が固定され、他方の面における半導体チップ２と対向する領域に外部接続端子が設けられたＣＰＳの例について説明したが、これに限るものではない。例えば、外部接続端子が半導体チップ２と同一の面に備えられていてもよく、あるいは他方の面における半導体チップ２との対向面とは異なる領域に備えられていてもよい。また、積載基板の両面に半導体チップ２が備えられた構成としてもよい。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、半導体チップおよびそれを収納した半導体パッケージ（半導体装置）に適用できる。
本発明の一実施形態にかかる半導体パッケージの一例を示す透視平面図である。 本発明の一実施形態にかかる半導体チップの概略構成を示す平面図である。 （ａ）は図１に示したＡ部を拡大した透視平面図であり、（ｂ）は（ａ）に示したＢ−Ｂ断面の断面図であり、（ｃ）は（ａ）に示したＣ−Ｃ断面の断面図である。 （ａ）は従来のＣＳＰの一例を示す斜視図であり、（ｂ）はその断面図である。 （ａ）は従来のウエハーレベルＣＳＰの一例を示す斜視図であり、（ｂ）はその断面図である。 （ａ）本発明の一実施形態にかかる半導体パッケージの一例を示す透視平面図である。（ｂ）は、（ａ）に示した半導体パッケージの断面図である。 （ａ）は図６（ａ）に示したＡ部を拡大した透視平面図であり、（ｂ）は（ａ）に示したＢ−Ｂ断面の断面図であり、（ｃ）は（ａ）に示したＣ−Ｃ断面の断面図である。
符号の説明
２ 半導体チップ
３ 絶縁層
４ 電極パッド（電極部）
４ａ 電極パッド（第３電極部）
４ｂ 電極パッド（第１電極部）
４ｃ 電極パッド（第２電極部）
６（６ａ，６ｂ） 導体部（めっき，配線）
７ 外部接続端子
８ 絶縁層
９ メタルバイパス層（配線）
１０ 半導体パッケージ（半導体装置）
２０ 半導体パッケージ（半導体装置）
２５ インターポーザ基板（積載基板）
２５ａ 絶縁ベース部
２５ｂ レジスト部
２５ｃ 導体部
２６ ワイヤー
２７ 外部接続端子
２８ 封止樹脂
２９ ダイボンドシート

Claims (3)

  1. 半導体素子と、該半導体素子へ信号を入力または出力するための複数の電極部とを主面に備えた半導体チップを備えた半導体装置であって、
    上記半導体チップの複数の電極部には、上記主面の周縁部に配置された第１電極部と、上記第１電極部よりも上記主面の内側に配置された第２電極部とが含まれ、一部の上記第１電極部と、上記第２電極部とが電気的に接続されており、
    上記電極部を外部装置に接続するための複数の外部接続端子を上記半導体チップの主面側に備え、上記外部接続端子は、上記第２電極部に接続されていない第１電極部、または上記第２電極部に、導体部を介して接続されており、
    上記第２電極部に電気的に接続された第１電極部が絶縁層によって覆われ、
    上記第１電極部に接続された上記外部接続端子の少なくとも１つが、上記半導体チップの主面の法線方向から見て上記絶縁層に覆われた第１電極部と重畳する領域に設けられていることを特徴とする半導体装置。
  2. 上記半導体チップの上記主面の反対側の面に接するように、上記半導体チップを積載する積載基板を有し、
    上記積載基板には、
    上記半導体チップに接する面の反対側の面に、上記積載基板を外部装置に接続するための複数の外部接続端子と、
    上記外部接続端子に接続され、上記積載基板を厚み方向に貫通する導体部と、が設けられており、
    上記導体部の少なくとも１つと、上記第２電極部に接続された第１電極部の少なくとも１つとが、ワイヤーを介して接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 上記半導体チップ、上記ワイヤーおよび上記導体部が、絶縁材料によって封止されていることを特徴とする請求項２に記載の半導体装置。
JP2005289429A 2005-09-30 2005-09-30 半導体装置 Expired - Fee Related JP4137929B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005289429A JP4137929B2 (ja) 2005-09-30 2005-09-30 半導体装置
US11/525,041 US7538442B2 (en) 2005-09-30 2006-09-22 Semiconductor chip and semiconductor device
TW095135590A TWI318791B (en) 2005-09-30 2006-09-26 Semiconductor device
KR1020060095163A KR100793126B1 (ko) 2005-09-30 2006-09-28 반도체 칩 및 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005289429A JP4137929B2 (ja) 2005-09-30 2005-09-30 半導体装置

Publications (2)

Publication Number Publication Date
JP2007103539A JP2007103539A (ja) 2007-04-19
JP4137929B2 true JP4137929B2 (ja) 2008-08-20

Family

ID=37901118

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005289429A Expired - Fee Related JP4137929B2 (ja) 2005-09-30 2005-09-30 半導体装置

Country Status (4)

Country Link
US (1) US7538442B2 (ja)
JP (1) JP4137929B2 (ja)
KR (1) KR100793126B1 (ja)
TW (1) TWI318791B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101601129B (zh) * 2007-02-07 2011-08-17 罗姆股份有限公司 安装基板和电子设备
JP5430848B2 (ja) 2007-12-21 2014-03-05 ラピスセミコンダクタ株式会社 半導体素子、半導体装置、及びそれらの製造方法
JP5355499B2 (ja) 2010-06-03 2013-11-27 株式会社東芝 半導体装置
JP5587702B2 (ja) * 2010-08-26 2014-09-10 株式会社テラプローブ 半導体装置及び半導体装置の製造方法
USD887998S1 (en) * 2017-02-17 2020-06-23 Stat Peel Ag Chip
JP2018186197A (ja) * 2017-04-26 2018-11-22 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2792532B2 (ja) * 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
JPH08222571A (ja) 1995-02-13 1996-08-30 Sony Corp フリップチップｉｃとその製造方法
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
JP2843315B1 (ja) 1997-07-11 1999-01-06 株式会社日立製作所 半導体装置およびその製造方法
US5898223A (en) * 1997-10-08 1999-04-27 Lucent Technologies Inc. Chip-on-chip IC packages
JP2000236040A (ja) * 1999-02-15 2000-08-29 Hitachi Ltd 半導体装置
JP2001257307A (ja) * 2000-03-09 2001-09-21 Sharp Corp 半導体装置
US6359342B1 (en) * 2000-12-05 2002-03-19 Siliconware Precision Industries Co., Ltd. Flip-chip bumping structure with dedicated test pads on semiconductor chip and method of fabricating the same
JP3502056B2 (ja) 2001-04-05 2004-03-02 シャープ株式会社 半導体装置およびこれを用いた積層構造体
JP3948393B2 (ja) * 2002-03-13 2007-07-25 ソニー株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20070075424A1 (en) 2007-04-05
KR20070037365A (ko) 2007-04-04
KR100793126B1 (ko) 2008-01-10
JP2007103539A (ja) 2007-04-19
TWI318791B (en) 2009-12-21
US7538442B2 (en) 2009-05-26
TW200721428A (en) 2007-06-01

Similar Documents

Publication Publication Date Title
KR100979080B1 (ko) 와이어 본드 패드를 가진 반도체 소자 및 그 제조 방법
KR100626618B1 (ko) 반도체 칩 적층 패키지 및 제조 방법
US6765299B2 (en) Semiconductor device and the method for manufacturing the same
US7374972B2 (en) Micro-package, multi-stack micro-package, and manufacturing method therefor
JP5342154B2 (ja) 半導体装置の製造方法
US7667315B2 (en) Semiconductor device having a frame portion and an opening portion with mountable semiconductor chips therein
US7508059B2 (en) Stacked chip package with redistribution lines
US7230326B2 (en) Semiconductor device and wire bonding chip size package therefor
JP2009016786A (ja) 超薄型半導体パッケージ及びその製造方法
US10204853B2 (en) Semiconductor device
JP4137929B2 (ja) 半導体装置
US9196580B2 (en) Semiconductor device and semiconductor package containing the same
JP2015072942A (ja) 半導体装置
CN110718528A (zh) 半导体封装件
US10068823B2 (en) Semiconductor device
US7180185B2 (en) Semiconductor device with connections for bump electrodes
US20220352138A1 (en) Semiconductor package
EP3182449A1 (en) Semiconductor package
US20070296082A1 (en) Semiconductor device having conductive adhesive layer and method of fabricating the same
JP4352263B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20050040527A1 (en) [chip structure]
US20240145329A1 (en) Semiconductor package
JP4658914B2 (ja) 半導体装置およびその製造方法
US20030057569A1 (en) Semiconductor device
JP2007081431A (ja) 半導体素子とその製造方法及びそれを備えたワイヤボンディング・チップサイズ・パッケージ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080303

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080603

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080604

R150 Certificate of patent or registration of utility model

Ref document number: 4137929

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120613

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120613

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130613

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees