JP2018186197A - 半導体装置 - Google Patents

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hole
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小林　達也
Tatsuya Kobayashi
達也 小林
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Renesas Electronics Corp
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Abstract

【課題】半導体装置を構成する配線基板の配線設計の自由度を向上させる。【解決手段】ＢＧＡパッケージ構造の半導体装置１を構成する配線基板ＷＣＢの実装面の外周側において、配線基板ＷＣＢのチップ搭載面に配置された複数のリードＬＡに透過平面視で重ならない位置には、ＮＳＭＤ構造で、かつ、ランド・オン・スルーホール構造のランドＬＤ１を配置した。一方、配線基板ＷＣＢの実装面において、ランドＬＤ１の一群より内側において、配線基板ＷＣＢのチップ搭載面に配置された複数のリードＬＡに透過平面視で重なる位置には、ＮＳＭＤ構造で、かつ、引出用の配線部ＷＢが接続されたランド部ＬＤ２を配置した。【選択図】図３

Description

本発明は、半導体装置技術に関し、例えば、突起電極を備える半導体装置技術に適用して有効な技術に関する。
例えば、特開２００９−３０２２２７号公報（特許文献１）および特開２０１０−９３１０９号公報（特許文献２）には、配線基板に搭載された半導体チップの電極を配線基板の実装面に配置された突起電極を通じて外部に引き出す構造が記載されている。
特許文献１には、配線基板を貫通するビアを突起電極が形成されるランドに直接接続するランド・オン・ビア構造と、配線基板の実装面に形成されたソルダレジストの開口部内にランドが内包されるＮＳＭＤ（Non Solder Mask Defined）構造と、配線基板の実装面に形成されたソルダレジストでその周縁部が覆われるＳＭＤ（Solder Mask Defined）構造とが開示されている。
また、特許文献２には、配線基板の実装面の外周側に複数列で周回させて配列された半田ボール群と、配線基板の実装面の中央側に複数列で周回させて配列された半田ボール群とを配線基板の実装面に設けた構造が開示されている。
特開２００９−３０２２２７号公報 特開２０１０−９３１０９号公報
ところで、ＢＧＡ（Ball Grid Array）型やＬＧＡ（Land Grid Array）型等の半導体装置で使用される配線基板のランド（外部端子となる半田材が接合される部分）の構造は様々である。
例えば、ＮＳＭＤ構造（特許文献１の図１０および図１１を参照）は、ランドの周縁部が絶縁膜（ソルダレジスト膜）で覆われず、かつ、その絶縁膜に形成された開口部からランドとそのランドに繋がる配線（引出配線）の一部とが露出されている。また、例えば、ＳＭＤ構造（特許文献１の図１２および図１３を参照）は、ランドの周縁部およびこのランドに繋がる配線が絶縁膜（ソルダレジスト膜）で覆われている。ＮＳＭＤ構造およびＳＭＤ構造では、配線基板の貫通孔がランドと重ならない位置に形成されている。さらに、例えば、特許文献１の図１８および図１９に示すように、ランドの周縁部が絶縁膜で覆われていないＮＳＭＤ構造で、かつ、配線基板の貫通孔（ビア、スルーホール）がランドと重なる位置に形成されている、所謂ランド・オン・スルーホール構造（ランド・オン・ビア構造）から成るランドや、ランドの周縁部が絶縁膜で覆われているＳＭＤ構造で、かつ、配線基板の貫通孔がランドと重なる位置に形成されている、所謂ランド・オン・スルーホール構造から成るランド等もある。
ここで、ランド・オン・ビア構造の場合、ランドと同じ層にランドに繋がる配線が存在しないため、このランドに接合される半田材が、ランドの上面だけでなく、その上面に交差するランドの側面にも接触させることができるため、上記構造案の中で最も熱応力耐性に優れている。しかし、本発明者の検討によれば、全てのランドにランド・オン・ビア構造を採用すると、配線基板の上面（半導体チップの搭載面）に配置された複数のリード（ボンディングリード、ボンディングフィンガ）と、配線基板の下面（実装面）に配置された複数のランドとを繋ぐ複数の配線の引き回しが困難になることがわかった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置では、配線基板の実装面の外周側であって、配線基板のチップ搭載面に配置された複数のリードに透過平面視で重ならない位置には、ＮＳＭＤ構造で、かつ、ランド・オン・スルーホール構造のランドを配置した。一方、配線基板の実装面に配置されたランド・オン・スルーホール構造のランドの一群より内側であって、配線基板のチップ搭載面に配置された複数のリードに透過平面視で重なる位置には、ＮＳＭＤ構造で、かつ、引出用の配線部が接続されたランド部を配置した。
また、一実施の形態における半導体装置では、配線基板の実装面の外周側であって、配線基板のチップ搭載面に配置された複数のリードに透過平面視で重ならない第１領域には、ＮＳＭＤ構造で、かつ、ランド・オン・スルーホール構造のランドを配置した。一方、配線基板の実装面の第１領域より内側であって、配線基板のチップ搭載面に配置された複数のリードに透過平面視で重なる第２領域には、ＮＳＭＤ構造で、かつ、引出用の配線部が接続されたランド部を配置した。
一実施の形態によれば、半導体装置を構成する配線基板の配線設計の自由度を向上させることができる。
実施の形態１の半導体装置の実装面の平面図である。 図１のＩ−Ｉ線の断面図である。 図２の破線で囲んだ領域Ａ１の拡大断面図である。 図１の半導体装置を構成する配線基板のチップ搭載面の要部拡大平面図である。 図４のチップ搭載面に配置された複数のリードの拡大平面図である。 図１の半導体装置の実装面の半田ボールを取り除いて示した平面図である。 図６の破線で囲んだ領域Ａ２の拡大平面図である。 左はＳＭＤ構造のランドの平面図、右は図８の左のＩＩ−ＩＩ線の部分断面図である。 左はＮＳＭＤ構造のランドの平面図、右は図９の左のＩＩＩ−ＩＩＩ線の部分断面図である。 左はＮＳＭＤ構造で、かつ、ランド・オン・スルーホール構造（ランド・オン・ビア構造）のランドの平面図、右は図１０の左のＩＶ−ＩＶ線の部分断面図である。 配線基板のチップ搭載面のリードと配線基板の実装面のランドとを重ねて示した部分平面図である。 図６の半導体装置の実装面に周辺領域および中央領域を示した平面図である。 図１２のＶ−Ｖ線の断面図である。 図１２の半導体装置の配線基板の実装面の要部拡大平面図である。 図１２の半導体装置の配線基板のチップ搭載面の要部拡大平面図である。 左は図１の半導体装置の実装面の中央領域に配置されたランドの要部平面図、右は図１の半導体装置の実装面の周辺領域に配置されたランドの要部平面図である。 左は図１６の左のＶＩ−ＶＩ線の断面図、右は図１６の右のＶＩＩ−ＶＩＩ線の断面図である。 左はスルーホール配線の変形例であって図１６の左のＶＩ−ＶＩ線に相当する箇所の断面図、右はスルーホール配線の変形例であって図１６の右のＶＩＩ−ＶＩＩ線に相当する箇所の断面図である。 図１の半導体装置の製造工程を示す工程図である。 図１の半導体装置の製造工程のバックグラインド工程中のウェハの断面図である。 図２０の工程後のダイシング工程中のウェハの断面図である。 図２１の工程後のダイボンディング工程中のチップおよび配線基板の断面図である。 図２２の工程後のワイヤボンディング工程中のチップおよび配線基板の断面図である。 図２３の工程後の一括モールド工程中の半導体装置の断面図である。 図２４の工程後の半田印刷工程中の半導体装置の断面図である。 図２５の工程後の半導体装置の断面図である。 図２６の工程後のリフロー工程後の半導体装置の断面図である。 図２７の工程後のパッケージダイシング工程中の半導体装置の断面図である。 図１の半導体装置および半導体装置を搭載したマザーボードの要部断面図である。 個片モールド方式で製造された半導体装置および半導体装置を搭載したマザーボードの一例の要部断面図である。 図１の半導体装置および半導体装置を搭載したマザーボードの要部断面図である。 図６の半導体装置の実装面に周辺領域、第１中央領域および第２中央領域を示した平面図である。 図３２のＶＩＩＩ−ＶＩＩＩ線の断面図である。 図３３の半導体装置の要部拡大断面図である。 図３２の半導体装置の配線基板のチップ搭載面の要部拡大平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
≪半導体装置≫
図１は本実施の形態１の半導体装置の実装面の平面図、図２は図１のＩ−Ｉ線の断面図、図３は図２の破線で囲んだ領域Ａ１の拡大断面図である。また、図４は図１の半導体装置を構成する配線基板のチップ搭載面の要部拡大平面図、図５は図４のチップ搭載面に配置された複数のリードの拡大平面図である。さらに、図６は図１の半導体装置の実装面の半田ボールを取り除いて示した平面図、図７は図６の破線で囲んだ領域Ａ２の拡大平面図である。
本実施の形態１の半導体装置１は、例えば、ＭＡＰ（Mold Array Package）方式で形成されたＢＧＡ（Ball Grid Array）パッケージ構造の半導体装置であり、配線基板ＷＣＢと、配線基板ＷＣＢのチップ搭載面のほぼ中央のチップ搭載領域に搭載された半導体チップ（以下、単にチップという）ＣＨＰとを備えている。
配線基板ＷＣＢは、チップＣＨＰの集積回路の電極を外部に引き出す配線が形成された構造体である。この配線基板ＷＣＢは、例えば、平面視で四角形状に形成されており、その外形寸法は、例えば、２０×２０ｍｍ以上、具体例としては、２５×２５ｍｍとされている。
この配線基板ＷＣＢを構成する基材ＳＢは、例えば、平面視で四角形状に形成された絶縁薄板により形成されており、チップ搭載面（第１面）と、その反対側の実装面（第２面）と、それらの間に積層された複数の絶縁層ＩＦとを有している。各絶縁層ＩＦは、例えば、エポキシ樹脂により形成されている。なお、配線基板ＷＣＢ（または基材ＳＢ）で言う四角形には、配線基板ＷＣＢ（または基材ＳＢ）の角部にテーパ等が形成されることで多角形状や角丸の四角形状に形成されたものも含む。
この基材ＳＢのチップ搭載面には、図３および図４に示すように、複数個のリード（ボンディングフィンガ、ボンディングリード）ＬＡと、複数個のスルーホールランドＴＬＡと、これらを電気的に接続する複数個の配線部ＷＡとが配置されている。このリードＬＡ、スルーホールランドＴＬＡおよび配線部ＷＡは、例えば、銅（Ｃｕ）等のような金属によって一体で形成されている。
リードＬＡは、チップＣＨＰを取り囲むようにチップＣＨＰの外周に沿って複数個並んで配置されている。ここでは、図４に示すように、リードＬＡが、例えば、２列に亘って配列された状態でチップＣＰの外周（四辺）に沿って配置されている。この２列のリードＬＡ（ＬＡ１，ＬＡ２）は、互いに離れた状態で千鳥状に配置されている。すなわち、２列のリードＬＡ（ＬＡ１，ＬＡ２）は、チップＣＨＰの外周に沿って位置がずれた状態で配置されている。図５に示すように、各リードＬＡの幅Ｌｗは、例えば、８５μｍ程度である。リードＬＡの最小間隔Ｌｄは、例えば、５０μｍ程度である。リードＬＡの最小ピッチＬｐは、例えば、３７０μｍ程度である。
図４に示すように、スルーホールランドＴＬＡは、リードＬＡや配線部ＷＡより幅の広い平面視で略円形状のパターンで形成されている。このスルーホールランドＴＬＡの直径は、例えば、３００μｍ程度、スルーホールランドＴＬＡの最小ピッチは、例えば、３７０μｍ程度である。
また、基材ＳＢのチップ搭載面には、上記した複数個のスルーホールランドＴＬＡおよび複数個の配線部ＷＡを覆うように、ソルダレジスト（第１絶縁膜）ＳＲ１が形成されている。ソルダレジストＳＲ１は、例えば、エポキシ系樹脂とアクリル系樹脂との混合樹脂によって形成されている。図４に示すように、ソルダレジストＳＲ１の一部には、上記した配線部ＷＡの一部が露出する開口部ＫＡが形成されている。この開口部ＫＡから露出する配線部ＷＡの一部がリードＬＡになっている。なお、図４では図面を見易くするためソルダレジストＳＲ１にハッチングを付した。
また、図２および図３に示すように、基材ＳＢのチップ搭載面には、チップＣＨＰがその主面（第３面）を上に向け、チップＣＨＰの裏面（第４面）を基材ＳＢのチップ搭載面に向けた状態で、ダイボンド材ＤＢおよびソルダレジストＳＲ１を介して基材ＳＢ（配線基板ＷＣＢ）上に搭載されている。なお、ダイボンド材ＤＢは、例えば、ペースト材またはフィルム材等により形成されている。
チップＣＨＰは、例えば、平面視で四角形状に形成されており、その外形寸法は、例えば、７×７ｍｍ程度である。図４に示すように、このチップＣＨＰの主面の外周（四辺）近傍には、複数のパッド（電極）ＰＤがチップＣＨＰの外周（四辺）に沿って並んで配置されている。パッドＰＤは、チップＣＨＰの集積回路と電気的に接続されているとともに、図３に示すように、ボンディングワイヤ（以下、単にワイヤという）ＢＷを介して配線基板ＷＣＢのリードＬＡと電気的に接続されている。
また、図３に示すように、基材ＳＢのチップ搭載面上には、チップＣＨＰ、ワイヤＢＷ、リードＬＡおよびソルダレジストＳＲ１を覆うように樹脂封止体ＭＤが形成されている。樹脂封止体ＭＤは、例えば、熱硬化性のエポキシ樹脂によって形成されている。樹脂封止体ＭＤの側面は、配線基板ＷＣＢの側面と一致しており、配線基板ＷＣＢのチップ搭載面に対してほぼ垂直な状態で形成されている。
一方、基材ＳＢの実装面には、図３および図６に示すように、複数個のランド（バンプランド、パッド、端子）ＬＤ（ＬＤ１，ＬＤ２，ＬＤ３）と、複数個のスルーホールランドＴＬＢと、複数個の配線部ＷＢとが配置されている。ランドＬＤ（ＬＤ１，ＬＤ２，ＬＤ３）、スルーホールランドＴＬＢおよび配線部ＷＢは、例えば、銅（Ｃｕ）等のような金属によって形成されている。
ランド（第１ランド）ＬＤ１は、例えば、２列に亘って配列された状態で基材ＳＢの外周（四辺：縁）に沿って配置されている。また、ランドＬＤ１の一群に囲まれた内側のランド（第２ランド）ＬＤ２，ＬＤ３も、それぞれ２列に亘って配列された状態で基材ＳＢの外周（四辺：縁）に沿って配置されている。ランドＬＤ１の一群とランドＬＤ２の一群との間（最短距離）、ランドＬＤ２の一群とランドＬＤ３の一群との間（最短距離）には、ランドＬＤの１列分（ランドＬＤの１個分）以上の間隔が空いている。これにより、半導体装置１を実装するマザーボード側の配線の引き回しを容易にすることができる。
各ランドＬＤ（ＬＤ１〜ＬＤ３）は、例えば、平面視で円形状に形成されており、その直径は、例えば、４００μｍ程度である。また、図７に示すように、隣接するランドＬＤ（ＬＤ１〜ＬＤ３）のピッチＤｐは、例えば、８００μｍ程度である。
また、図２および図３に示すように、各ランドＬＤ（ＬＤ１〜ＬＤ３）には、半田ボール（半田バンプ、外部端子、突起電極）ＢＥが接合されている。半田ボールＢＥは、例えば、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）合金等のような鉛フリー合金によって形成されている。
図３に示すように、スルーホールランドＴＬＢは、チップ搭載領域内に配置されている。スルーホールランドＴＬＢは、配線部ＷＢよりは幅広で、ランドＬＤ（ＬＤ１〜ＬＤ３）の直径よりは小径の略円形状のパターンで形成されている。スルーホールランドＴＬＢの直径は、例えば、３００μｍ程度、スルーホールランドＴＬＢの最小の隣接ピッチは、例えば、３７０μｍ程度である。
配線部ＷＢは、ランドＬＤ２，ＬＤ３の各々と、スルーホールランドＴＬＢとを電気的に接続する引出配線部分であり、ランドＬＤ２，ＬＤ３およびスルーホールランドＴＬＢと一体で形成されている。配線部ＷＢの幅は、例えば、３００μｍ程度である。
また、基材ＳＢの実装面には、配線部ＷＢの一部およびスルーホールランドＴＬＢを覆うように、ソルダレジスト（第２絶縁膜）ＳＲ２が形成されている。ソルダレジストＳＲ２は、例えば、エポキシ系樹脂とアクリル系樹脂との混合樹脂によって形成されている。このソルダレジストＳＲ２の一部には、上記ランドＬＤ（ＬＤ１〜ＬＤ３）と、配線部ＷＢの一部とを露出させる複数個の開口部ＫＢが形成されている。
この開口部ＫＢは、ランドＬＤ（ＬＤ１〜ＬＤ３）の直径より大径の平面視で円形状に形成されており、各ランドＬＤ（ＬＤ１〜ＬＤ３）の全体を内包する状態で配置されている。すなわち、本実施の形態の半導体装置１においては、その実装面の全てのランドＬＤが、ＮＳＭＤ（Non Solder Mask Defined）構造のランドＬＤになっている。開口部ＫＢの直径は、例えば、５２０μｍ程度である。このランド構造については後述する。
また、図２および図３に示すように、基材ＳＢのチップ搭載面と実装面との間には、複数の配線層が形成されており、各配線層には、内層配線ＷＩが形成されている。内層配線ＷＩは、例えば、銅（Ｃｕ）等のような金属によって形成されている。配線層の層数は、例えば、２層、４層またはそれ以上である。なお、基材ＳＢは、２層の配線層を持つ２層基板の場合、コア材に相当し、４層またはそれ以上の配線層を持つ多層基板の場合はソルダレジストＳＲ１，ＳＲ２で挟まれた全ての絶縁層ＩＦの集合体に相当する。すなわち、ここで言う「基材」は、複数の絶縁層ＩＦで構成されている。
また、図３に示すように、基材ＳＢには、そのチップ搭載面とその裏の実装面とを貫通する複数個のスルーホール（貫通孔）ＴＨ（ＴＨ１，ＴＨ２）が、チップ搭載面および実装面に対してほぼ垂直に形成されている。各スルーホールＴＨ（ＴＨ１，ＴＨ２）内部には、スルーホール配線ＷＴ（ＷＴ１，ＷＴ２）が設けられている。各スルーホールＴＨ（ＴＨ１，ＴＨ２）の直径は、例えば、１５０μｍ程度である。
一方のスルーホール（第１貫通孔）ＴＨ１は、基材ＳＢのチップ搭載面の外周側のスルーホールランドＴＬＡおよび基材ＳＢの実装面の外周側のランドＬＤ１に平面視で重なる位置に配置されている。これにより、基材ＳＢのチップ搭載面の外周側のスルーホールランドＴＬＡと、基材ＳＢの実装面の外周側のランドＬＤ１とは、スルーホール配線（第１スルーホール配線）ＷＴ１を通じて電気的に接続されている。すなわち、基材ＳＢのチップ搭載面の外周側のスルーホールランドＴＬＡは、スルーホール配線ＷＴ１を通じて基材ＳＢの実装面の外周側のランドＬＤ１と直接的に電気的に接続されている。
他方のスルーホール（第２貫通孔）ＴＨ２は、基材ＳＢのチップ搭載面の中央側（チップ搭載領域内）に配置されたスルーホールランドＴＬＡおよび基材ＳＢの実装面の中央側（チップ搭載領域内）に配置されたスルーホールランドＴＬＢに平面視で重なる位置に配置されている。これにより、基材ＳＢのチップ搭載面の中央側（チップ搭載領域内）のスルーホールランドＴＬＡと、基材ＳＢの実装面の中央側（チップ搭載領域内）のスルーホールランドＴＬＢとは、スルーホール配線（第２スルーホール配線）ＷＴ２を通じて電気的に接続されている。すなわち、基材ＳＢのチップ搭載面のスルーホールランドＴＬＡは、スルーホール配線ＷＴ２を通じて基材ＳＢの実装面のスルーホールランドＴＬＢと電気的に接続され、さらに、そのスルーホールランドＴＬＢに一体で形成（接続）されている配線部ＷＢを通じてランドＬＤ２，ＬＤ３と電気的に接続されている。
次に、半導体装置の実装面に配置されたランド構造について本発明者が見出した課題を説明する。
図８の左はＳＭＤ構造のランドの平面図、図８の右は図８の左のＩＩ−ＩＩ線の部分断面図である。ＳＭＤ（Solder Mask Defined）構造の場合は、ソルダレジストＳＲ２に形成された開口部ＫＣの直径がランドＬＤの直径より小さく、開口部ＫＣがランドＬＤの上面（マザーボードに対向する面）内に内包されている。このため、ランドＬＤの上面の外周近傍部分が全周にわたってソルダレジストＳＲ２によって覆われている。この場合、半田ボールＢＥとランドＬＤとの接触面が平坦（直線的）であり、半田ボールＢＥとランドＬＤとの接合面積がＮＳＭＤ構造のランドＬＤに比べて小さくなる。このため、温度サイクル試験等のような熱を伴う試験において、ソルダレジストＳＲ２の開口部ＫＣの内周近傍で半田ボールＢＥにクラックＣＫが生じ易い。すなわち、ＳＭＤ構造の場合、半田ボールＢＥとランドＬＤとの接合信頼性が低下する課題がある。
一方、図９の左はＮＳＭＤ構造のランドの平面図、図９の右は図９の左のＩＩＩ−ＩＩＩ線の部分断面図である。ＮＳＭＤ構造の場合は、ソルダレジストＳＲ２に形成された開口部ＫＢの直径がランドＬＤの直径より大きく、開口部ＫＢがランドＬＤを内包している。このため、ＮＳＭＤ構造の場合は、ソルダレジストＳＲ２の開口部ＫＢからランドＬＤの上面とこれに交差する側面とが露出されている。このため、半田ボールＢＥがランドＬＤの上面および側面に接合されるので、ＮＳＭＤ構造のランドＬＤは、半田ボールＢＥとランドＬＤとの接合信頼性がＳＭＤ構造のランドＬＤより高い。しかし、ＮＳＭＤ構造の場合でも、ランドＬＤの外周の一部から外方に延びる配線部ＷＢが存在し、その配線部ＷＢに開口部ＫＢの外周が重なる。このため、温度サイクル試験等のような熱を伴う試験において、開口部ＫＢの外周が重なる配線部ＷＢ部分に応力が集中し、半田ボールＢＥにクラックＣＫが生じる。すなわち、ＮＳＭＤ構造の場合でも引出用の配線部が接続されている場合は、半田ボールＢＥとランドＬＤとの接合信頼性が低下する課題がある。本発明者の検討によれば、ＮＳＭＤ構造のランドを使用した場合でも、ランドに引出用の配線部が接続されている場合、例えば、配線基板ＷＣＢの外形寸法が２０×２０ｍｍ以上になると、熱応力が相対的に大きい配線基板ＷＣＢの外周部側で半田ボールＢＥにクラックＣＫが生じる問題が顕著になる。
次に、図１０の左は、ＮＳＭＤ構造で、かつ、ランド・オン・スルーホール構造（ランド・オン・ビア構造）のランドの平面図、図１０の右は図１０の左のＩＶ−ＩＶ線の部分断面図である。本実施の形態１のランドは、ランド・オン・スルーホール構造（ランド・オン・ビア構造）で、かつ、ＮＳＭＤ構造になっている。すなわち、ソルダレジストＳＲ２に形成された開口部ＫＢの直径がランドＬＤの直径より大きく、開口部ＫＢがランドＬＤを内包した状態で配置される。ただし、ランド・オン・スルーホール構造の場合は、スルーホールＴＨがランドＬＤに平面視で重なっており、ランドＬＤと同じ層にランドＬＤに繋がる配線部が存在しない。このため、半田ボールＢＥがランドＬＤの上面と全周の側面とに接合されるので、半田ボールＢＥの接合強度が向上し、半田ボールＢＥにクラックが生じ難くなる。したがって、ランド・オン・スルーホール構造は、上記ランド構造の中で最も熱応力耐性に優れている。
しかし、本発明者の検討によれば、配線基板ＷＣＢの実装面内の全てのランドＬＤにランド・オン・スルーホール構造を採用すると、配線基板ＷＣＢのチップ搭載面に配置された複数のリードＬＡと、配線基板ＷＣＢの実装面に配置された複数のランドＬＤとを繋ぐ複数の配線の引き回しが困難になることが判明した。図１１は配線基板のチップ搭載面のリードと配線基板の実装面のランドとを重ねて示した部分平面図である。リードＬＡは、ワイヤＢＷ(図３参照)が接続されるので、チップＣＨＰのパッドＰＤの寸法（ピッチや隣接間隔）に合わせて形成されている。このため、リードＬＡは、その隣接間隔が狭く高密度に配置されている。一方、ランドＬＤは、半田ボールＢＥとの接合信頼性を確保する観点からあまり小さくすることができないし、マザーボードのランド（端子、電極）と接続する観点からあまり間隔を狭めて配置することができない。したがって、リードＬＡが配置されている領域（透過平面視で重なる領域）に、ランド・オン・スルーホール構造のランドＬＤを配置してしまうと、リードＬＡの配置自体が難しくなり、リードＬＡとランドＬＤとを接続する配線の引き回し難しくなる。このため、配線基板ＷＣＢの配線のレイアウト設計が難しくなるので、配線基板ＷＣＢの開発に時間がかかる上、半導体装置１のコストが高くなる。また、配線のレイアウトが難しくなるので、配線基板ＷＣＢの大型化を招く場合もある。
そこで、本実施の形態の半導体装置１においては、図３等に示すように、配線基板ＷＣＢの実装面の外周側において、透過平面視でリードＬＡに重ならない位置に配置されたランドＬＤ１については、ＮＳＭＤ構造で、かつ、引出用の配線部がランドＬＤ１に接続されないランド・オン・スルーホール構造を採用した。一方、配線基板ＷＣＢの実装面の中央側において、透過平面視でリードＡＬに重なるランドＬＤ２については、ランド・オン・スルーホール構造を採用せず、ＮＳＭＤ構造で、かつ、引出用の配線部ＷＢが接続されるランド構造を採用した。
具体的には、例えば、以下のようにしている。図１２は図６の半導体装置の実装面に周辺領域および中央領域を示した平面図、図１３は図１２のＶ−Ｖ線の断面図、図１４は図１２の半導体装置の配線基板の実装面の要部拡大平面図、図１５は図１２の半導体装置の配線基板のチップ搭載面の要部拡大平面図である。なお、図１２には配線基板ＷＣＢの実装面に配置されたチップＣＨＰおよび複数のリードＬＡも透かして示している。また、図１５では図面を見易くするためソルダレジストＳＲ１にハッチングを付した。
本実施の形態１においては、図１２および図１３に示すように、配線のレイアウト設計上、配線基板ＷＣＢの実装面を、周辺領域（第１領域）ＰＡと、その内側の中央領域（第２領域）ＣＡとに分けている。なお、図１２では図面を見易くするために周辺領域ＰＡおよび中央領域ＣＡにハッチングを付している。
周辺領域ＰＡは、ＮＳＭＤ構造で、かつ、引出用の配線部ＷＢが接続されないランド・オン・スルーホール構造のランドを配置する領域であり、配線基板ＷＣＢの外周から中央に向かって幅を持って配置される。配線基板ＷＣＢのチップ搭載面内に配置された複数のリードＬＡは、透過平面視で周辺領域ＰＡに重ならない位置に配置されている。すなわち、配線基板ＷＣＢのチップ搭載面に配置された複数のリードＬＡは、配線基板ＷＣＢの実装面の外周側に配置された複数のランドＬＤ１とは透過平面視で重なっていない。なお、この周辺領域ＰＡに配置されるランド・オン・スルーホール構造のランドの具体例については後述する。
一方、中央領域ＣＡは、ＮＳＭＤ構造で、かつ、引出用の配線部が接続されるランドを配置する領域であり、周辺領域ＰＡより内側に周辺領域ＰＡに囲まれた状態で配置される。配線基板ＷＣＢのチップ搭載面内の複数のリードＬＡは、透過平面視で中央領域ＣＡに重なる位置に配置されている。すなわち、配線基板ＷＣＢのチップ搭載面に配置された複数のリードＬＡは、配線基板ＷＣＢの実装面の中央側に配置された複数のランドＬＤ２と透過平面視で重なっている。なお、この中央領域ＣＡに配置されるＮＳＭＤ構造で、かつ、引出用の配線部が接続されるランドの具体例については後述する。
さらに、図１２〜図１５に示すように、周辺領域ＰＡと中央領域ＣＡとの間には、空き領域ＦＡが配置される。空き領域ＦＡは、周辺領域ＰＡおよび中央領域ＣＡのいずれにも属さない。この空き領域ＦＡの間隔（周辺領域ＰＡの内周と中央領域ＣＡの外周との最短の距離：第３間隔）Ｆｄは、ランドＬＤ（ＬＤ１，ＬＤ２）の直径よりも大きい。
また、空き領域ＦＡの間隔Ｆｄは、ランドＬＤの間隔Ｄｄ（配線基板ＷＣＢの縁に沿って配置されたランドＬＤ１，ＬＤ１同士の間隔Ｄｄ１または配線基板ＷＣＢの縁に沿って配置されたランドＬＤ２，ＬＤ２同士の間隔Ｄｄ２）よりも大きい。なお、ここでは間隔Ｄｄ１，Ｄｄ２は等しい。
また、空き領域ＦＡの間隔Ｆｄは、ランドＬＤの隣接ピッチＤｐ（配線基板ＷＣＢの縁に沿って配置されたランドＬＤ１，ＬＤ１同士の隣接ピッチＤｐ１または配線基板ＷＣＢの縁に沿って配置されたランドＬＤ２，ＬＤ２同士の隣接ピッチＤｐ２）よりも大きい。なお、ここでは隣接ピッチＤｐ１，Ｄｐ２は等しい。
また、別の見方をすると、例えば、以下のようになっている。すなわち、ランドＬＤ１，ＬＤ２のうち、互いに最も近い位置に隣接した状態で配置されたランド（第１基準ランド、第２基準ランド）ＬＤ１，ＬＤ２の間隔（第１間隔）Ｄｓｄは、ランドＬＤの間隔Ｄｄ（配線基板ＷＣＢの外周方向に沿って隣接する２つのランドＬＤ１，ＬＤ１同士の間隔Ｄｄ１または配線基板ＷＣＢの外周方向に沿って隣接する２つのランドＬＤ２，ＬＤ２同士の間隔Ｄｄ２）よりも大きい。
また、ランドＬＤ１，ＬＤ２の間隔Ｄｓｄは、ランドＬＤ（ＬＤ１，ＬＤ２）の直径よりも大きい。また、ランドＬＤ１，ＬＤ２の間隔Ｄｓｄは、ランドＬＤの隣接ピッチＤｐ（配線基板ＷＣＢの外周方向に沿って隣接する２つのＬＤ１，ＬＤ１同士の隣接ピッチＤｐ１または配線基板ＷＣＢの外周方向に沿って隣接する２つのランドＬＤ２，ＬＤ２同士の隣接ピッチＤｐ２）よりも大きい。
ここで、中央領域ＣＡの外周位置（範囲設定）について図１５を参照して説明する。上記のように、ランド・オン・スルーホール構造のランドＬＤ１（図１４参照）を透過平面視でリードＬＡに重なる位置に配置すると配線引き回しが難しくなる。この考えからすると、透過平面視でリードＬＡに重ならない位置、すなわち、リードＬＡ１（ＬＡ）より外方（配線基板ＷＣＢの外周側：図１５の右側）ならランド・オン・スルーホール構造のランドＬＤ１を配置しても良いと考えることができる。しかし、実際には、リードＬＡ１よりも外方の配線部ＷＡも密集した状態で配置されているので、その配線部ＷＡの密集領域に透過平面視で重なる状態でランド・オン・スルーホール構造のランドＬＤ１を配置すると、リードＬＡの配置領域と同様、配線基板ＷＣＢの配線の引き回しが難しくなる。
そこで、本実施の形態においては、リードＬＡ１より外方の配線部ＷＡの配置領域の一部まで中央領域ＣＡを広げている。すなわち、中央領域ＣＡの外周位置は、チップＣＨＰの中心位置Ｘ０からリードＬＡ１の最外端の位置Ｘ１までの長さＲｃ１に、長さＲｃ２を足した位置Ｘ２に設定されている。この長さＲｃ２は、例えば、ランドＬＤ（ＬＤ１，ＬＤ２）の直径以上である。この長さＲｃ２の条件は、上記間隔Ｆｄで説明したのと同じ長さの条件にすることができる。このようにすることで、リードＬＡ１より外方の配線部ＷＡの密集領域も、ＮＳＭＤ構造で、かつ、引出用の配線部が接続されるランドＬＤ２，ＬＤ３の配置領域にすることができる。したがって、配線基板ＷＣＢの配線の引き回しを容易にすることができる。
一方、上記と同様の理由から、配線基板ＷＣＢのチップ搭載面側の配線部ＷＡの密集領域に周辺領域ＰＡ（すなわち、ランド・オン・スルーホール構造のランドＬＤ１を配置する領域）が入ってしまうと、配線基板ＷＣＢの配線の引き回しが難しくなる。
そこで、本実施の形態においては、中央領域ＣＡの外周の位置Ｘ２から上記間隔Ｆｄだけ離れた位置Ｘ３に周辺領域ＰＡの内周が配置されるよう規定している。すなわち、周辺領域ＰＡは、配線基板ＷＣＢの外周の位置Ｘ４から中央領域ＣＡの外周の位置Ｘ２までの長さＲｃ３から間隔Ｆｄだけ引いた位置Ｘ３に設定されている。このようにすることで、リードＬＡの外方の配線部ＷＡの密集領域に、ランド・オン・スルーホール構造のランドＬＤ１が配置されることがないので、配線基板ＷＣＢの配線の引き回しを容易にすることができる。なお、上記の例では、周辺領域ＰＡや中央領域ＣＡの境界（外周および内周）位置の設定に際して、チップＣＨＰの中心を基準としているが、これに限定されるものではない。例えば、配線基板ＷＣＢの中心の位置、配線基板ＷＣＢの外周の位置または既に決定した周辺領域ＰＡや中央領域ＣＡの境界位置を基準としても良い。
次に、本実施の形態１における半導体装置１の実装面の中央領域ＣＡおよび周辺領域ＰＡに配置されたランドＬＤ（ＬＤ１〜ＬＤ３）の構造例について説明する。図１６の左は半導体装置の実装面の中央領域に配置されたランドの要部平面図、図１６の右は半導体装置の実装面の周辺領域に配置されたランドの要部平面図、図１７の左は図１６の左のＶＩ−ＶＩ線の断面図、図１７の右は図１６の右のＶＩＩ−ＶＩＩ線の断面図である。なお、図１６では図面を見易くするためソルダレジストＳＲ２にハッチングを付した。
図１６および図１７の左に示すように、半導体装置１の配線基板ＷＣＢの中央領域ＣＡには、ＮＳＭＤ構造で、かつ、引出用の配線部ＷＢが接続されるランドＬＤ２，ＬＤ３が配置されている。すなわち、ソルダレジストＳＲ２には、ランドＬＤ２，ＬＤ３よりも大径でランドＬＤ２，ＬＤ３を内包する開口部（第２開口部）ＫＢ２（ＫＢ）が形成されている。そして、開口部ＫＢ２からはランドＬＤ２，ＬＤ３と、これに接続された配線部ＷＢの一部が露出されている。なお、開口部ＫＢ２の直径は、開口部ＫＢ，ＫＢ１と同じである。
ランドＬＤ２，ＬＤ３は、基材ＳＢの実装面に形成された引出用の配線部ＷＢを通じて、基材ＳＢの実装面に形成されたスルーホールランドＴＬＢと電気的に接続されている。このスルーホールランドＴＬＢは、スルーホール配線ＷＴ２を介して、基材ＳＢのチップ搭載面に形成されたスルーホールランドＴＬＡと電気的に接続されている。スルーホール配線ＷＴ２は、基材ＳＢに穿孔されたスルーホールＴＨ２の内壁面の全面に、例えば、銅（Ｃｕ）等のような導体膜が被覆されることで形成されている。このスルーホールＴＨ２内においてスルーホール配線ＷＴ２用の導体膜よりも内側には、絶縁膜Ｆｉが充填されている。絶縁膜Ｆｉは、例えば、樹脂により形成されている。
このように、配線基板ＷＣＢの中央領域ＣＡに、ＮＳＭＤ構造で、かつ、引出用の配線部ＷＢが接続されるランドＬＤを配置することにより、リードＬＡとランドＬＤとを、配線の引き回しを混乱させることなく良好に接続させることができる。このため、高密度配線が配置される配線基板ＷＣＢの配線設計の自由度を向上させることができる。したがって、半導体装置１の開発期間を短縮することができる。また、配線基板ＷＣＢの配線を高密度に配置できるので、半導体装置１の小型化を推進することができる。さらに、半導体装置１のコストを低減することができる。
次いで、図１６および図１７の右に示すように、半導体装置１の配線基板ＷＣＢの周辺領域ＰＡには、ＮＳＭＤ構造で、かつ、引出用の配線部ＷＢがランドに接続されないランド・オン・スルーホール構造のランドＬＤ１が配置されている。すなわち、ソルダレジストＳＲ２には、ランドＬＤ１よりも大径でランドＬＤ１を内包する開口部（第１開口部）ＫＢ１（ＫＢ）が形成されている。ランドＬＤ１には、引出用の配線部ＷＢが接続されていないので、ランドＬＤ１の上面および全側面が、開口部ＫＢ１から露出されている。
また、基材ＳＢの実装面に形成されたランドＬＤ１は、スルーホール配線ＷＴ１を介して、基材ＳＢのチップ搭載面に形成されたスルーホールランドＴＬＡと電気的に接続されている。このスルーホール配線ＷＴ１も、基材ＳＢに穿孔されたスルーホールＴＨ１の内壁面の全面に、例えば、銅（Ｃｕ）等のような導体膜が被覆されることで形成されている。また、この場合も、このスルーホールＴＨ１内においてスルーホール配線ＷＴ１用の導体膜よりも内側には、樹脂等で形成された絶縁膜Ｆｉが充填されている。
このように、配線基板ＷＣＢにおいて相対的に大きな熱応力がかかる周辺領域ＰＡに、ＮＳＭＤ構造で、かつ、引出用の配線部ＷＢが接続されないランド・オン・スルーホール構造のランドＬＤ１を配置する。これにより、配線基板ＷＣＢの実装面の外周側のランドＬＤ１と半田ボールＢＥとの接合強度を向上させることができるので、半田ボールＢＥのクラックの発生を抑制または防止することができる。したがって、半導体装置１とマザーボードとの接続信頼性を向上させることができる。
ただし、スルーホール配線ＷＴの構造は上記したものに限定されるものではない。図１８の左はスルーホール配線の変形例であって図１６の左のＶＩ−ＶＩ線に相当する箇所の断面図、図１８の右はスルーホール配線の変形例であって図１６の右のＶＩＩ−ＶＩＩ線に相当する箇所の断面図である。ここでは、スルーホールＴＨ１，ＴＨ２内に、絶縁膜Ｆｉが充填されておらず、例えば、銅（Ｃｕ）等のような金属膜が充填されている。すなわち、図１８のスルーホール配線ＷＴ１，ＷＴ２は、スルーホールＴＨ１，ＴＨ２内に金属膜のみが埋め込まれることで形成されている。
≪半導体装置の製造方法≫
次に、本実施の形態１の半導体装置１を製造するためのＭＡＰ方式（一括モールド方式）の一例について図１９の工程図に沿って図２０〜図２８を参照して説明する。
１．バックグラインド
まず、通常の半導体製造技術を用いて、トランジスタ（ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））等のような集積回路素子や多層配線を形成することにより集積回路が形成されたチップ領域を有する半導体ウェハ（以下、単にウェハＷＦという）の裏面を、図２０に示すように、研削する（バックグラインド：図１９のＳ１０１）。すなわち、ウェハＷＦの素子形成面（表面）を保護テープＰＴで覆った後、ウェハＷＦの素子形成面（表面）とは反対側の裏面を上にしてステージ上に配置する。続いて、ウェハＷＦの裏面をグラインダＧによって研削することにより、ウェハＷＦの厚さを薄くする。これにより、ウェハＷＦの研削を行なう。
２．ウェハダイシング
その後、図２１に示すように、ウェハＷＦをダイシングすることにより、個々のチップに個片化する（図１９のＳ１０２）。すなわち、まず、同心円状のダイシングフレームＤＦＭにダイシングテープＤＴを貼り付けた後、このダイシングテープＤＴ上にウェハＷＦを配置する。続いて、回転するダイシングブレードＤＳを使用することにより、ウェハＷＦをダイシングラインに沿って切断することで、ウェハＷＦをチップに個片化する。
３．ダイボンディング
次いで、図２２に示すように、個片化したチップＣＨＰを配線基板ＷＣＢ上に搭載する（ダイボンディング：図１９のＳ１０３）。すなわち、チップＣＨＰをコレットＣ１で吸着した後、ダイボンド材ＤＢを介して配線基板ＷＣＢ上に搭載する。このとき、配線基板ＷＣＢは、複数の半導体装置を形成できるように一体化されており、個々の半導体装置の取得領域にチップＣＨＰをそれぞれ搭載する。その後、チップＣＨＰと配線基板ＷＣＢとの接着強度を高めるために熱処理（ベーク）が行なわれる。
４．プラズマクリーニング
続いて、チップＣＨＰを搭載した配線基板ＷＣＢの表面（チップ搭載面）に対してプラズマクリーニングを実施する（図１９のＳ１０４）。プラズマクリーニングは、その後に実施されるモールド工程での樹脂と配線基板ＷＣＢとの密着性を向上させる目的等で行なわれる。なお、配線基板ＷＣＢとの密着性が良い（高い）樹脂を使用する場合には、本プラズマクリーニング工程を省略しても良い。
５．ワイヤボンディング
その後、図２３に示すように、配線基板ＷＣＢに形成されているリードとチップＣＨＰのパッドとを、例えば、金線からなるワイヤＢＷで接続する（図１９のＳ１０５）。具体的には、ワイヤＢＷをキャピラリＣ２でチップＣＨＰのパッドにファーストボンディングした後、キャピラリＣ２を移動させることにより、ワイヤＢＷを配線基板ＷＣＢのリードにセカンドボンディングする。これにより、配線基板ＷＣＢのリードとチップＣＨＰのパッドとをワイヤＢＷで電気的に接続する。なお、使用するワイヤＢＷは、金（Ａｕ）に限らず、例えば銅（Ｃｕ）を主成分とする材料から成るワイヤでも良い。
６．モールド
次いで、図２４に示すように、配線基板ＷＣＢのチップ搭載面全体を樹脂Ｍで封止する（図１９のＳ１０６）。具体的には、配線基板ＷＣＢ上に搭載された複数のチップＣＨＰが下金型ＢＫに形成された１つのキャビティ（凹み）内に位置するように、チップＣＨＰを搭載した配線基板ＷＣＢを上下から上金型ＵＫと下金型ＢＫで挟み、樹脂Ｍを挿入口から下金型ＢＫのモールド空間内に流し込む。これにより、配線基板ＷＣＢ上の複数個のチップＣＨＰを一括して樹脂Ｍで封止する。その後、樹脂Ｍを硬化させるため、配線基板ＷＣＢに対して熱処理（ベーク）を行なう。なお、上記のキャビティは、下金型ＢＫではなく、上金型ＵＫに設けられている成形金型を用いても良い。
７．半田印刷
続いて、図２５に示すように、配線基板ＷＣＢの裏面に半田印刷で半田ペーストＳＰを塗布する（図１９のＳ１０７）。具体的には、配線基板ＷＣＢの裏面にメタルマスクＭＳＫを配置し、このメタルマスクＭＳＫ上に、スキージＳ１で半田ペーストＳＰを印刷する。これにより、図２６に示すように、配線基板ＷＣＢのランドＬＤ（ランドＬＤ１〜ＬＤ３：図３等参照）上に半田ペーストＳＰを形成する。その後、図２７に示すように、配線基板ＷＣＢに対してリフローを施すことにより、配線基板ＷＣＢの裏面に形成されている半田ペーストＳＰを半球状の半田ボールＢＥにする。このようにして配線基板ＷＣＢの裏面に半田ボールＢＥからなる外部接続端子を形成する。なお、外部接続端子（半田ボールＢＥ）の形成方法については、前述の半田印刷方式に限らず、球体状に形成された半田ボールをランド上に供給し、熱を加えることで半田ボールを溶融させ、これにより、半田ボールをランドに接続する、所謂ボール供給方式を採用しても良い。
８．パッケージダイシング
その後、図２８に示すように、配線基板ＷＣＢをダイシングする（パッケージダイシング：図１９のＳ１０８）。すなわち、まず、同心円状のダイシングフレームＤＦＭにダイシングテープＤＴを貼り付けた後、このダイシングテープＤＴ上に、一括モールド後の配線基板ＷＣＢを配置する。続いて、高速回転するダイシングブレードＤＳを用いて配線基板ＷＣＢを切断することで、個々の半導体装置１を取得する。このようにして図１および図２等に示したＢＧＡパッケージ構造の半導体装置１を製造することができる。半導体装置１の配線基板ＷＣＢのチップ搭載面は樹脂Ｍで構成される樹脂封止体ＭＤで封止されている。一方、配線基板ＷＣＢのチップ搭載面とは反対側の実装面には、半田ボールＢＥからなる外部接続端子が形成されている。その後、ＢＧＡパッケージ構造の半導体装置１は、収納されて出荷される。
≪半導体装置の実装構造例≫
次に、上記のようにして製造された半導体装置１の実装例について図２９を参照して説明する。図２９は図１の半導体装置および半導体装置を搭載したマザーボードの要部断面図である。
まず、マザーボードＭＣＢに形成されているランドＭＬＤ上に半田ペースト（迎え半田）を形成する。マザーボードＭＣＢ側のランド構造は、例えば、図８に示したＳＭＤ構造になっている。すなわち、マザーボードＭＣＢの装置搭載面に形成されたソルダレジストＳＲ３には、マザーボードＭＣＢのランドＭＬＤの直径より小さな開口部ＫＣがランドＭＬＤに内包された状態で形成されている。
続いて、半導体装置１の実装面をマザーボードＭＣＢに向けた状態で半導体装置１の実装面の半田ボールＢＥと、マザーボードＭＣＢのランドＭＬＤとを半田ペーストを介して接続する。その後、マザーボードＭＣＢおよび半導体装置１をリフロー（熱処理）することにより、半導体装置１の半田ボールＢＥとマザーボードＭＣＢのランドＭＬＤ上の半田ペーストとを一体化させて、半導体装置１をマザーボードＭＣＢ上に実装する。
このような実装工程の後、半導体装置１に対して温度サイクル試験等を実施する。温度サイクル試験時の条件は、例えば、−５５℃（または−４０℃）〜１２５℃の範囲で２０００サイクルである。この際、本実施の形態の半導体装置１では、相対的に熱応力が大きい半導体装置１の実装面の外周側のランド構造をランド・オン・スルーホール構造としたことにより、温度サイクル試験による温度環境に対しても充分に対応することができる。すなわち、本実施の形態１の半導体装置１では、半導体装置１の実装面の外周側での半田ボールＢＥのクラックを抑制または防止することができるので、半導体装置１の半田ボールＢＥとマザーボードＭＣＢのランドＭＬＤとの接合強度を向上させることができる。したがって、半導体装置１の歩留りを向上させることができる。
また、本実施の形態においては、上記したように半導体装置１の実装面のランドＬＤ１とランドＬＤ２との間およびランドＬＤ２とランドＬＤ３との間に間隔を空けている。このため、マザーボードＭＣＢでは、半導体装置１のランドＬＤ１とランドＬＤ２との間隔およびランドＬＤ２とランドＬＤ３との間隔に対向する領域（位置）に、マザーボードＭＣＢのランドＭＬＤに接続された配線部ＷＤを引き出すことができる。このため、マザーボードＭＣＢ側の配線の引き回し自由度を向上させることができる。ここでは、マザーボードＭＣＢにおいて、半導体装置１のランドＬＤ１とランドＬＤ２との間およびランドＬＤ２とランドＬＤ３との間に対向する領域(位置)に、マザーボードＭＣＢの上下面に対して直交するスルーホールＭＴＨとその内部に形成されたスルーホール配線ＭＷＴとが配置されている。
ここで、本実施の形態１の構成は、例えば、個片モールド方式で製造された半導体装置にも適用できる。ただし、図３０に示すように、個片モールド方式の場合で、樹脂封止体ＭＤ０が、半導体装置１の配線基板ＷＣＢの実装面内の外側の半田ボールＢＥまで形成されていない場合は、温度サイクル試験時等に配線基板ＷＣＢの外周側に加わる応力がＭＡＰモールド方式で製造された半導体装置に比べて小さい。この図３０の個片モールド方式で製造された半導体装置の場合、配線基板ＷＣＢの外周側に熱応力が加わってもその熱応力に対して矢印Ｐ１で示すような逃げ場がある。これに対して、図３１に示すＭＡＰモールド方式で製造された半導体装置１では、配線基板ＷＣＢのチップ搭載面の全域が樹脂封止体ＭＤで覆われているので熱応力に対する逃げが小さく、熱応力が半田ボールＢＥ部分に集中してしまう。したがって、本実施の形態１の構成は、個片モールド方式で製造される半導体装置にも適用できるが、ＭＡＰモールド方式で製造される半導体装置１において特に効果を発揮するものである。
また、本実施の形態１の構成は、例えば、ＬＧＡ（Land Grid Array）パッケージ構造の半導体装置にも適用できる。ＬＧＡは、ランドＬＤの表面が半田ボールよりも薄い半田材で覆われている。ただし、半田ボールの接合不良という課題は、特に、ＢＧＡパッケージ構造の半導体装置において深刻な課題である。したがって、本実施の形態１の構成は、ＬＧＡパッケージ構造の半導体装置にも適用できるが、ＢＧＡパッケージ構造の半導体装置において特に効果を発揮するものである。
（実施の形態２）
図３２は図６の半導体装置の実装面に周辺領域、第１中央領域および第２中央領域を示した平面図、図３３は図３２のＶＩＩＩ−ＶＩＩＩ線の断面図、図３４は図３３の半導体装置の要部拡大断面図、図３５は図３２の半導体装置の配線基板のチップ搭載面の要部拡大平面図である。
本実施の形態２においては、図３２および図３３に示すように、配線のレイアウト設計上、配線基板ＷＣＢの実装面を、周辺領域（第１領域）ＰＡと、その内側の第１中央領域（第２領域）ＣＡ１と、さらにその内側の第２中央領域（第３領域）ＣＡ２とに分けている。なお、図３２には配線基板ＷＣＢの実装面に配置されたチップＣＨＰおよび複数のリードＬＡも透かして示している。また、図３２には図面を見易くするために周辺領域ＰＡ、第１中央領域ＣＡ１および第２中央領域ＣＡ２にハッチングを付している。また、周辺領域ＰＡは前記実施の形態１で説明したのと同じなので説明を省略する。
第１中央領域ＣＡ１は、ＮＳＭＤ構造で、かつ、引出用の配線部ＷＢが接続されるランドＬＤ２を配置する領域であり、周辺領域ＰＡより内側に周辺領域ＰＡに囲まれた状態で配置される。第１中央領域ＣＡ１は、周辺領域ＰＡと第２中央領域ＣＡ２との間に配置される。配線基板ＷＣＢのチップ搭載面内の複数のリードＬＡは、透過平面視で第１中央領域ＣＡ１に重なる位置に配置されている。すなわち、配線基板ＷＣＢのチップ搭載面に配置された複数のリードＬＡは、配線基板ＷＣＢの実装面に配置された複数のランドＬＤ２と透過平面視で重なっている。この第１中央領域ＣＡ１に配置されるランドの構造は図１６〜図１８の各々の左側に例示した構造になる。
なお、第１中央領域ＣＡ１と周辺領域ＰＡとの間には、空き領域ＦＡ１が配置されているが、この空き領域ＦＡ１およびその間隔Ｆｄ１は、前記実施の形態１の空き領域ＦＡおよびその間隔Ｆｄと同じなので説明を省略する。また、ランドＬＤ１，ＬＤ２のうち、互いに最も近い位置に配置されたランド（第１基準ランド、第２基準ランド）ＬＤ１，ＬＤ２の間隔Ｄｓｄ（図１４参照）についても前記実施の形態１と同じなので説明を省略する。また、第１中央領域ＣＡ１の外周位置の規定は、前記実施の形態１の中央領域ＣＡの外周位置の規定と同じなので説明を省略する。
第２中央領域ＣＡ２は、第１中央領域ＣＡ１より内側に第１中央領域ＣＡ１に囲まれた状態で配置される。この第２中央領域ＣＡ２は、チップＣＨＰの平面積より若干大きく、チップＣＨＰを透過平面視で内包する状態で配置されている。配線基板ＷＣＢのチップ搭載面内の複数のリードＬＡは、透過平面視で第２中央領域ＣＡ２に重ならない。すなわち、配線基板ＷＣＢのチップ搭載面に配置された複数のリードＬＡは、配線基板ＷＣＢの実装面の第２中央領域ＣＡ２内に配置された複数のランド（第３ランド）ＬＤ４とは透過平面視で重ならない。このため、第２中央領域ＣＡ２に配置されるランドＬＤ４は、ＮＳＭＤ構造で、かつ、ランド・オン・スルーホール構造でも、ＮＳＭＤ構造で、かつ、引出用の配線部ＷＢが接続されるランド構造でも、あるいはその両方の構造でも良い。ここでは、図３４に示すように、第２中央領域ＣＡ２に配置されたランドＬＤ４は、例えば、ＮＳＭＤ構造で、かつ、ランド・オン・スルーホール構造になっている。
すなわち、ソルダレジストＳＲ２には、ランドＬＤ４よりも大径でランドＬＤ４を内包する開口部（第３開口部）ＫＢ３（ＫＢ）が形成されている。ランドＬＤ４には、引出用の配線部ＷＢが接続されていないので、ランドＬＤ４の上面および全側面が開口部ＫＢ３から露出されている。また、このランドＬＤ４は、スルーホール（第３貫通孔）ＴＨ３（ＴＨ）内に形成されたスルーホール配線（第３スルーホール配線）ＷＴ３（ＷＴ）を介して、基材ＳＢのチップ搭載面に形成されたスルーホールランドＴＬＡと電気的に接続されている。なお、ランドＬＤ４の具体的構造は図１６〜図１８の各々の右側に例示した構造と同じである。また、開口部ＫＢ３の直径は、開口部ＫＢ（ＫＢ１，ＫＢ２）と同じである。また、スルーホールＴＨ３の直径は、スルーホールＴＨ（Ｈ１，ＴＨ２）と同じである。
このような本実施の形態２では、前記実施の形態１で得られた効果の他に以下の効果を得ることができる。すなわち、チップＣＨＰの直下に配置したランド・オン・スルーホール構造のランドＬＤ４とスルーホール配線ＷＴ３とを信号配線として使用することにより、信号配線の配線長を短くすることができるので、半導体装置１の動作速度を向上させることができる。また、チップＣＨＰの直下に配置したランド・オン・スルーホール構造のランドＬＤ４とスルーホール配線ＷＴ３とを電源配線（高電位側の電源配線および基準電位側の電源（ＧＮＤで、例えば、０Ｖ）配線）として使用しても良い。これにより、電源配線の配線長を短くすることができるので、チップＣＨＰの集積回路に対して安定した電源電位を供給することができる。したがって、半導体装置１の動作信頼性を向上させることができる。さらに、チップＣＨＰの直下に配置したスルーホール配線ＷＴ３の構造を図１８に示した金属充填型の構造とすることにより、半導体装置１の動作時にチップＣＨＰで発生した熱の放散性を向上させることができるので、半導体装置１の動作信頼性を向上させることができる。
また、この第２中央領域ＣＡ２と第１中央領域ＣＡ１との間にも空き領域ＦＡ２が配置されている。この空き領域ＦＡ２の間隔（第４間隔）Ｆｄ２は、前記実施の形態１の空き領域ＦＡの間隔Ｆｄと同じなので説明を省略する。第１中央領域ＣＡ１のランドＬＤ２と、第２中央領域ＣＡ２のランドＬＤ４とのうち、互いに最も近い位置に配置されたランド（第３基準ランド、第４基準ランド）ＬＤ２，ＬＤ４の間隔（第２間隔）は、前記実施の形態１で説明したランドＬＤ１，ＬＤ２の間隔Ｄｓｄ（図１４参照）と同じなので説明を省略する。
ここで、第１中央領域ＣＡの内周位置（範囲設定）について図３５を参照して説明する。なお、図３５では図面を見易くするためソルダレジストＳＲ１にハッチングを付した。
上記と同様に、リードＬＡ２（ＬＡ）より内方（配線基板ＷＣＢの中央側：図３５の左側）ならランド・オン・スルーホール構造のランドを配置しても良いと考えることができる。しかし、実際には、リードＬＡ２より内方の配線部ＷＡも密集した状態で配置されているので、その配線部ＷＡの密集領域に透過平面視で重なる状態でランド・オン・スルーホール構造のランドを配置すると、リードＬＡの配置領域と同様、配線基板ＷＣＢの配線の引き回しが難しくなる。
そこで、本実施の形態２においては、リードＬＡ２より内方の配線部ＷＡの配置領域の一部まで第１中央領域ＣＡ１の内周側を広げている。すなわち、第１中央領域ＣＡ１の内周位置は、チップＣＨＰの中心位置Ｘ０からリードＬＡ２の最も内側端の位置Ｘ５までの長さＲｃ４から長さＲｃ５を引いた位置Ｘ６に設定されている。この長さＲｃ５は、例えば、ランドＬＤ（ＬＤ１〜ＬＤ４）の直径以上である。この長さＲｃ５の条件は、前記実施の形態１の間隔Ｆｄで説明したのと同じ長さの条件にすることができる。このようにすることで、リードＬＡ２より内方の配線部ＷＡの密集領域も、ＮＳＭＤ構造で、かつ、引出用の配線部ＷＢが接続されるランドＬＤ２の配置領域にすることができる。したがって、配線基板ＷＣＢの配線の引き回しを容易にすることができる。
一方、第２中央領域ＣＡ２にはランド・オン・スルーホール構造のランドＬＤ４を配置するので、上記と同様の理由から配線基板ＷＣＢのチップ搭載面の配線部ＷＡの密集領域に第２中央領域ＣＡ２が入ってしまうと、配線基板ＷＣＢの配線の引き回しが難しくなる。
そこで、本実施の形態２においては、第１中央領域ＣＡ１の内周の位置Ｘ６から上記間隔Ｆｄ２だけ離れた位置Ｘ７に第２中央領域ＣＡ２の外周が配置されるよう規定している。すなわち、第２中央領域ＣＡ２は、チップＣＨＰの中心位置Ｘ０から第１中央領域ＣＡ１の内周の位置Ｘ６までの長さＲｃ６から間隔Ｆｄ２だけ引いた位置Ｘ７に設定されている。このようにすることで、リードＬＡ２の内方側の配線部ＷＡの密集領域に、ランド・オン・スルーホール構造のランドＬＤ４が配置されることがないので、配線基板ＷＣＢの配線の引き回しを容易にすることができる。なお、上記の例では、第１中央領域ＣＡ１や第２中央領域ＣＡ２の境界（外周および内周）位置の設定に際して、チップＣＨＰの中心を基準としているが、これに限定されるものではない。例えば、配線基板ＷＣＢの中心の位置、配線基板ＷＣＢの外周の位置または既に決定した周辺領域ＰＡ、第１中央領域ＣＡ１または第２中央領域ＣＡ２の境界位置を基準としても良い。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ 半導体装置
ＣＨＰ チップ
ＤＢ ダイボンド材
ＷＣＢ 配線基板
ＳＢ 基材
ＩＦ 絶縁層
ＬＡ リード（ボンディングフィンガ、ボンディングリード）
ＴＬＡ スルーホールランド
ＴＬＢ スルーホールランド
ＷＡ 配線部
ＷＢ 配線部
ＷＩ 内層配線
ＷＴ，ＷＴ１，ＷＴ２，ＷＴ３ スルーホール配線
ＴＨ，ＴＨ１，ＴＨ２，ＴＨ３ スルーホール
ＳＲ１，ＳＲ２ ソルダレジスト
ＫＡ 開口部
ＫＢ，ＫＢ１，ＫＢ２，ＫＢ３ 開口部
ＫＣ 開口部
ＰＤ パッド（電極、電極パッド、端子）
ＢＷ ワイヤ
ＭＤ 樹脂封止体
ＬＤ，ＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４ ランド（バンプランド、パッド、端子）
ＢＥ 半田ボール（半田バンプ、外部端子、突起電極）
ＰＡ 周辺領域
ＣＡ 中央領域
ＣＡ１ 第１中央領域
ＣＡ２ 第２中央領域
ＦＡ，ＦＡ１，ＦＡ２ 空き領域
ＷＦ 半導体ウェハ
ＭＣＢ マザーボード

Claims (18)

  1. 第１面および前記第１面とは反対側の第２面を有する基材と、前記基材の前記第１面に配置された複数のリードと、前記複数のリードを露出させた状態で、前記基材の前記第１面に設けられた第１絶縁膜と、前記基材の前記第２面に配置された複数のランドと、前記複数のランドを露出させた状態で、前記基材の前記第２面に設けられた第２絶縁膜と、前記基材の前記第１面と前記第２面との間を各々貫通する複数の貫通孔と、前記複数の貫通孔の各々の内部に形成され、前記複数のリードと前記複数のランドとを各々電気的に接続する複数のスルーホール配線と、を備えた配線基板と、
    第３面、前記第３面に形成された複数の電極および前記第３面とは反対側の第４面を有し、前記第４面を前記基材の前記第１面に向けた状態で、前記配線基板の前記第１面上に搭載された半導体チップと、
    前記半導体チップの前記複数の電極と前記配線基板の前記複数のリードとを各々電気的に接続する複数のワイヤと、
    前記半導体チップおよび前記複数のワイヤを封止する樹脂封止体と、
    前記複数のランドの各々に設けられた外部端子と、
    を備え、
    前記複数のランドは、
    前記複数のリードと透過平面視で重ならず、かつ、前記基材の縁に沿って配置された複数の第１ランドと、
    平面視において前記複数の第１ランドより内側に各々位置し、かつ、前記複数のリードと透過平面視で重なり、かつ、前記基材の前記縁に沿って配置された複数の第２ランドと、
    有し、
    前記複数の第２ランドの各々には、前記基材の前記第２面に形成された配線部が接続されており、
    前記複数の第２ランドは、前記複数の第１ランドのうちの第１基準ランドに最も近くに位置する第２基準ランドを有し、
    前記第１基準ランドと前記第２基準ランドとの第１間隔は、前記複数の第１ランドのうち、前記基材の前記縁に沿って隣接する２つのランド同士の間隔より大きく、
    前記複数のスルーホール配線は、
    前記第１ランドと電気的に接続された第１スルーホール配線と、
    前記配線部を介して前記第２ランドと電気的に接続された第２スルーホール配線と、
    を有し、
    前記複数の貫通孔のうち、その内部に前記第１スルーホール配線が形成された第１貫通孔は、前記第１ランドと平面視で重なっており、
    前記複数の貫通孔のうち、その内部に前記第２スルーホール配線が形成された第２貫通孔は、前記第２ランドと平面視で重なっておらず、
    前記第２絶縁膜には、前記複数のランドの各々を平面視で内包した状態で露出させる複数の開口部が形成されており、
    前記複数の開口部は、
    前記第１ランドを露出させる第１開口部と、
    前記第２ランドと前記配線部の一部とを露出させる第２開口部と、
    を有する、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ランドの直径が、前記複数のリードの隣接間隔より大きい、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１ランドおよび前記第２ランドは、複数列に亘って配列されている、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記樹脂封止体は、前記基材の前記第１面の全域を覆っている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１間隔は、前記ランドの直径より大きい、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１間隔は、前記複数の第１ランドのうち、前記基材の前記縁に沿って隣接する２つのランド同士の隣接ピッチより大きい、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記複数のランドは、前記複数の第２ランドの配置領域に囲まれた領域であって、前記複数のリードと透過平面視で重ならない位置に、前記基材の前記縁に沿って配置された複数の第３ランドを有しており、
    前記複数の第３ランドは、前記複数の第２ランドのうちの第３基準ランドに最も近くに位置する第４基準ランドを有し、
    前記第３基準ランドと前記第４基準ランドとの第２間隔は、前記複数の第１ランドのうち、前記基材の前記縁に沿って隣接する２つのランド同士の間隔より大きい、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記複数の第３ランドは、前記半導体チップに透過平面視で重なっている、半導体装置。
  9. 請求項７記載の半導体装置において、
    前記複数のスルーホール配線は、
    前記第３ランドと電気的に接続された第３スルーホール配線を有し、
    前記複数の貫通孔のうち、その内部に前記第３スルーホール配線が形成された第３貫通孔は、前記第３ランドと平面視で重なっており、
    前記第２絶縁膜の前記複数の開口部は、
    前記第３ランドを平面視で内包した状態で露出させる第３開口部を有している、半導体装置。
  10. 第１面および前記第１面とは反対側の第２面を有する基材と、前記基材の前記第１面に配置された複数のリードと、前記複数のリードを露出させた状態で、前記基材の前記第１面に設けられた第１絶縁膜と、前記基材の前記第２面に配置された複数のランドと、前記複数のランドを露出させた状態で、前記基材の前記第２面に設けられた第２絶縁膜と、前記基材の前記第１面と前記第２面との間を各々貫通する複数の貫通孔と、前記複数の貫通孔の各々の内部に形成され、前記複数のリードと前記複数のランドとを各々電気的に接続する複数のスルーホール配線と、を備えた配線基板と、
    第３面、前記第３面に形成された複数の電極および前記第３面とは反対側の第４面を有し、前記配線基板の前記第１面上に搭載された半導体チップと、
    前記半導体チップの前記複数の電極と前記配線基板の前記複数のリードとを各々電気的に接続する複数のワイヤと、
    前記半導体チップおよび前記複数のワイヤを封止する樹脂封止体と、
    前記複数のランドの各々に設けられた外部端子と、
    を備え、
    前記複数のリードは、前記基材の前記第２面内の外周側の第１領域に透過平面視で重ならず、前記第１領域より内側の第２領域に透過平面視で重なり、
    前記複数のランドは、
    前記第１領域内に、前記基材の縁に沿って配置された複数の第１ランドと、
    前記第２領域内に、前記基材の前記縁に沿って配置された複数の第２ランドと、
    有し、
    前記複数の第２ランドの各々には、前記基材の前記第２面に形成された配線部が接続されており、
    前記第１領域と前記第２領域との最も近い第３間隔は、前記複数の第１ランドのうち、前記基材の前記縁に沿って隣接する２つのランド同士の間隔より大きく、
    前記複数のスルーホール配線は、
    前記第１ランドと電気的に接続された第１スルーホール配線と、
    前記配線部を介して前記第２ランドと電気的に接続された第２スルーホール配線と、
    を有し、
    前記複数の貫通孔のうち、その内部に前記第１スルーホール配線が形成された第１貫通孔は、前記第１ランドと平面視で重なっており、
    前記複数の貫通孔のうち、その内部に前記第２スルーホール配線が形成された第２貫通孔は、前記第２ランドと平面視で重なっておらず、
    前記第２絶縁膜には、
    前記複数のランドの各々を平面視で内包した状態で露出させる複数の開口部が形成されており、
    前記複数の開口部は、
    前記第１ランドを露出させる第１開口部と、
    前記第２ランドと前記配線部の一部とを露出させる第２開口部と、
    を有する、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記ランドの直径が、前記複数のリードの隣接間隔より大きい、半導体装置。
  12. 請求項１０記載の半導体装置において、
    前記第１ランドおよび前記第２ランドは、複数列に亘って配列されている、半導体装置。
  13. 請求項１０記載の半導体装置において、
    前記樹脂封止体は、前記基材の前記第１面の全域を覆っている、半導体装置。
  14. 請求項１０記載の半導体装置において、
    前記第３間隔は、前記ランドの直径より大きい、半導体装置。
  15. 請求項１０記載の半導体装置において、
    前記第３間隔は、前記複数の第１ランドのうち、前記基材の前記縁に沿って隣接する２つのランド同士の間隔より大きい、半導体装置。
  16. 請求項１０記載の半導体装置において、
    前記複数のランドは、前記第２領域より内側であって、前記複数のリードと透過平面視で重ならない第３領域に、前記基材の前記縁に沿って配置された複数の第３ランドを有しており、
    前記第２領域と前記第３領域との最も近い第４間隔は、前記複数の第１ランドのうち、前記基材の前記縁に沿って隣接する２つのランド同士の間隔より大きい、半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記複数の第３ランドは、前記半導体チップに透過平面視で重なっている、半導体装置。
  18. 請求項１６記載の半導体装置において、
    前記複数のスルーホール配線は、
    前記第３ランドと電気的に接続された第３スルーホール配線を有し、
    前記複数の貫通孔のうち、その内部に前記第３スルーホール配線が形成された第３貫通孔は、前記第３ランドと平面視で重なっており、
    前記第２絶縁膜の前記複数の開口部は、
    前記第３ランドを平面視で内包した状態で露出させる第３開口部を有している、半導体装置。
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