JP2013077735A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置の小型化、多ピン化を推進する。
【解決手段】ＢＧＡの製造に用いる配線基板１０の上面には、複数のボンディングリード１４が形成されている。また、配線基板１０の上面の周縁部と複数のボンディングリード１４との間には、共通配線１７（電源電位用共通配線１７Ｖおよび基準電位用共通配線１７Ｇ）が配置されている。配線基板１０の上下面の一方から他方に達する複数のスルーホール１２は、平面視において、上記複数のボンディングリード１４と上記共通配線１７との間の領域、および配線基板１０の中央部（チップ搭載領域）のそれぞれに配置されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、配線基板とその上面に搭載された半導体チップとをワイヤボンディング方式で電気的に接続する半導体装置およびその製造に適用して有効な技術に関する。

ＢＧＡ(Ball Grid Array)に代表される半導体装置は、配線基板（パッケージ基板あるいはベース基板とも呼ばれる）の上面に搭載した半導体チップを樹脂封止体で封止したパッケージ構造を有している。

例えば特許文献１（特開２００４−１０３７２０号公報）には、配線基板の上面に搭載した半導体チップと配線基板の接続端子とをボンディングワイヤによって電気的に接続したＢＧＡ型半導体装置（以下、単にＢＧＡという）が記載されている。

特許文献１に記載されたＢＧＡは、配線基板の上面の中央部（チップ搭載領域）の周囲に複数の接続端子（電源電位用接続端子、基準電位用接続端子、信号用接続端子）を多重に配置している。これらの接続端子のそれぞれは、配線基板の最上層配線（表面配線）によって構成されており、配線基板の上下面を貫通するスルーホール（貫通孔）内のスルーホール配線を介して配線基板の下面のランド（裏面配線）と電気的に接続されている。配線基板の下面のランドには、ＢＧＡの外部接続端子を構成する半田ボールが電気的に接続されている。

上記複数の接続端子のうち、電源電位用接続端子および基準電位用接続端子は、チップ搭載領域を囲むように環状に配置されている。すなわち、電源電位用接続端子および基準電位用接続端子のそれぞれは、共通配線となっている。そして、最上層配線の配線長を最小化するために、電源電位用接続端子に接続されるスルーホール配線は、電源電位用接続端子の近傍に配置され、基準電位用接続端子に接続されるスルーホール配線は、基準電位用接続端子の近傍に配置されている。

一方、信号用接続端子（ボンディングリード）は、環状の電源電位用接続端子および基準電位用接続端子の外側（配線基板の周縁部側）に配置されており、信号用接続端子のさらに外側に配置されたスルーホール内のスルーホール配線と電気的に接続されている。また、信号用接続端子に接続されるスルーホール配線には、信号用接続端子およびランドのそれぞれの表面に金（Ａｕ）メッキを施すための電解メッキ用給電線の一端が電気的に接続されている。給電線のそれぞれは、接続端子と同層の最上層配線によって構成されており、その他端は、配線基板の周縁部まで延びている。

特開２００４−１０３７２０号公報

前記特許文献１に記載されたＢＧＡは、同文献の図３および図５に示されているように、平面視において、配線基板の中央部に搭載した半導体チップの周囲に電源電位用共通配線および基準電位用共通配線を環状に配置し、半導体チップとこれらの共通配線とをワイヤで電気的に接続することによって、電気特性の安定化などを図っている。

しかし、近年では、半導体装置の小型化あるいは多ピン化（高機能化）が要求されており、互いに隣り合うボンディングリード（ワイヤが接続される配線基板の電極パッド）間の距離や、互いに隣り合うスルーホール（配線基板の上面の配線層と下面の配線層とを電気的に接続するためのスルーホール配線が配置される経路）間の距離が、ますます狭くなる傾向にある。

そのため、近年の小型、多ピンの半導体装置においては、前記特許文献１の図５に示された配線レイアウトのように、ボンディングリードの外側、すなわち配線基板の周縁部（端部）側に全てのスルーホール（ボンディングリードと電気的に繋がる配線用の経路）を配置することが困難となりつつある。

ここで、前記特許文献１のような配線レイアウトを採用した場合には、配線基板の中央部（平面視において、共通配線で囲まれたチップ搭載領域）にスルーホールを配置するスペースが生じる。

しかし、共通配線は、チップ搭載領域の周囲を囲むように環状に配置されるため、配線層の数が２つの配線基板（２層配線基板）、あるいは貫通孔が最上層配線から裏面配線まで達する構造の配線基板を使用した場合には、共通配線の外側の各ボンディングリードからチップ搭載領域まで配線を引き回すことが困難である。

このように、半導体チップ搭載用の配線基板として、上記のような２層配線基板（あるいは貫通孔が最上層配線から裏面配線まで達する構造の配線基板）を採用する場合、特許文献１に記載されたような配線レイアウトでは、半導体装置の小型化、多ピン化を推進することが困難である。

本発明の目的は、配線基板の上面にワイヤボンディング方式で半導体チップを搭載する半導体装置の小型化、多ピン化を推進する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願発明の一態様である半導体装置の製造方法は、
（ａ）複数のボンディングリードと、平面視において、前記複数のボンディングリードの外側に配置された共通配線と、複数のスルーホールと、を有する配線基板を準備する工程と、
（ｂ）前記工程（ａ）の後、複数のボンディングパッドを有する半導体チップを前記配線基板のチップ搭載領域に搭載する工程と、
（ｃ）前記工程（ｂ）の後、前記複数のボンディングパッドと前記複数のボンディングリードとを、複数の第１導電性部材を介してそれぞれ電気的に接続する工程と、
を含み、
前記複数のスルーホールは、平面視において、前記複数のボンディングリードと前記共通配線との間の領域、および前記チップ搭載領域のそれぞれに配置されており、
前記複数のボンディングリードのそれぞれの表面には、無電解メッキ法によりメッキ膜が形成されており、
前記共通配線は、複数の第２導電性部材を介して前記複数のボンディングリードとそれぞれ電気的に接続されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

上記した本願発明の一態様によれば、配線基板の上面において、スルーホールとボンディングリードとを電気的に接続する配線の引き回しが容易になるので、半導体装置の多ピン化および小型化を推進することができる。

本発明の実施の形態であるＢＧＡの製造に用いる配線基板の上面側平面図である。 本発明の実施の形態であるＢＧＡの製造に用いる配線基板の下面側平面図である。 図１および図２のＡ−Ａ’線断面図である。 ＢＧＡの製造に用いる大型配線基板の上面側平面図である。 ＢＧＡの製造に用いる大型配線基板の下面側平面図である。 図４のＢ−Ｂ’線断面図である。 本発明によるＢＧＡの製造方法を示す平面図である。 本発明によるＢＧＡの製造方法を示す断面図である。 図８に続くＢＧＡの製造方法を示す断面図である。 図８に続くＢＧＡの製造方法を示す要部拡大平面図である。 図１０のＣ−Ｃ’線断面図である。 図９に続くＢＧＡの製造方法を示す平面図である。 図９に続くＢＧＡの製造方法を示す断面図である。 図１３に続くＢＧＡの製造方法を示す断面図である。 図１４に続くＢＧＡの製造方法を示す断面図である。 本発明によるＢＧＡの変形例１を示す要部拡大平面図である。 本発明によるＢＧＡの変形例１を示す要部拡大断面図である。 本発明によるＢＧＡの変形例２を示す要部拡大平面図である。 本発明によるＢＧＡの変形例３を示す要部拡大平面図である。 電源電位用共通配線および基準電位用共通配線のそれぞれを環状に形成した配線基板の上面側平面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。

（実施の形態）
図１は、本実施の形態のＢＧＡの製造に用いる配線基板の上面側平面図、図２は、この配線基板の下面側平面図、図３は、図１および図２のＡ−Ａ’線断面図である。

配線基板１０は、ガラス繊維あるいは炭素繊維にエポキシ樹脂などを含浸させた絶縁基材からなるコア層１１と、コア層１１の上下両面に形成された配線層とを有する２層配線基板であり、その平面形状は四角形（ここでは正方形）である。配線基板１０の両面の配線層は、コア層１１の両面に貼り付けた銅箔をエッチングすることによって形成されたものである。なお、本実施の形態では、各角部が必ずしも直角ではない、言い換えると、わずかに面取りされた（丸みを帯びた）形状についても、四角形として定義する。

配線基板１０には、コア層１１を貫通してその上下面の一方から他方に達する複数のスルーホール（貫通孔）１２が形成されている。これらのスルーホール１２は、平面視において、配線基板１０の４つの基板辺に沿って行列状に配置されており、隣り合うスルーホール１２のピッチは、一例として行方向、列方向共に０．５ｍｍである。

複数のスルーホール１２のそれぞれの内部には、配線基板１０の上面（チップ搭載面）の配線層と下面（実装面）の配線層とを電気的に接続するためのスルーホール配線１３（図３）が形成されている。スルーホール配線１３は、無電解メッキ法によって形成された銅（Ｃｕ）膜からなる。

配線基板１０の上面には、複数のボンディングリード１４が形成されている。これらのボンディングリード１４は、平面視において、配線基板１０の４つの基板辺のそれぞれに沿って一列に配置されている。また、これらのボンディングリード１４は、配線基板１０の周縁部に最も近い位置に配置された行方向および列方向のスルーホール１２（１列目スルーホール群）と、１列目スルーホール群の内側（配線基板１０の中央部側）に配置された行方向および列方向のスルーホール１２（２列目スルーホール群）との間の領域に配置されている。なお、ボンディングリード１４は、配線基板１０の４つの基板辺のそれぞれに沿って２列に配置することもできる。

上記複数のボンディングリード１４は、配線基板１０の上面に搭載される半導体チップ（後述）と配線基板１０とを電気的に接続するワイヤ（後述）の一端がボンディングされる電極パッドであり、配線基板１０の上面に形成された表面配線１６を介して前述したスルーホール１２内のスルーホール配線１３と電気的に接続されている。また、複数のボンディングリード１４のそれぞれの表面には、下層から順にニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜および金（Ａｕ）膜を積層した３層構造のメッキ膜１５（図３）が形成されている。

配線基板１０の上面の周縁部と１列目スルーホール群との間には、共通配線１７が形成されている。共通配線１７は、電源電位用共通配線１７Ｖと基準電位用共通配線１７Ｇとで構成されており、図１に示すように、平面視において、配線基板１０の４つの基板辺のそれぞれに沿って配置されている。

なお、本実施の形態では、平面形状が、互いに対向する一対の第１辺（図１で言う左右辺）と、この第１辺と交差する一対の第２辺とからなる配線基板の上面において、一対の第１辺のうちの一方の辺（図１で言う左辺）と、一対の第２辺のうちの一方の辺（図１で言う下辺）に沿って、略Ｌ字状に基準電位用共通配線１７Ｇを形成し、一対の第１辺のうちの他方の辺（図１で言う右辺）と、一対の第２辺のうちの他方の辺（図１で言う上辺）に沿って、略Ｌ字状に電源電位用共通配線１７Ｖを形成している。

また、共通配線１７（電源電位用共通配線１７Ｖおよび基準電位用共通配線１７Ｇ）は、配線基板１０の上面に形成された表面配線１６を介してスルーホール１２内のスルーホール配線１３と電気的に接続されている。共通配線１７の表面には、前述したボンディングリード１４と同じように、３層構造のメッキ膜１５（図３）が形成されている。

ここで、メッキ膜１５の形成方法には、電解メッキ法と無電解メッキ法とがある。そして、ボンディングリード１４の表面に電解メッキ法でメッキ膜１５を形成する場合は、ボンディングリード１４から配線基板１０の周縁部まで給電用の配線を引き回す必要があるため、ボンディングリード１４の外側（配線基板１０の周縁部側）において、配線基板１０の上面の各辺に沿って配線（共通配線１７）を配置することが困難となる。

そこで、本実施の形態１では、無電解メッキ法を用いてボンディングリード１４および共通配線１７のそれぞれの表面にメッキ膜１５を形成する。これにより、図１に示すように、配線基板１０の上面における周縁部に、かつ各辺に沿って配線（共通配線１７）を配置することができる。

一方、配線基板１０の下面には、複数のランド（電極パッド）１８が形成されている。これらのランド１８は、平面視において、配線基板１０の４つの基板辺に沿って行列状に配置されており、隣り合うランド１８のピッチは、一例として行方向、列方向共に０．５ｍｍである。

図２に示すように、複数のランド１８のそれぞれは、スルーホール１２とずれた位置に配置されており、配線基板１０の下面に形成された裏面配線１９を介してスルーホール１２内のスルーホール配線１３と電気的に接続されている。すなわち、複数のランド１８のそれぞれは、裏面配線１９とスルーホール１２内のスルーホール配線１３とを介して配線基板１０の上面の表面配線１６と電気的に接続されている。

上記複数のランド１８のそれぞれには、ＢＧＡの製造工程の途中で半田ボール（後述）が接続される。半田ボールは、ＢＧＡの外部接続端子を構成する電極であり、ＢＧＡは、これらの半田ボールを介して各種電子機器のマザーボード（実装基板）に実装される。

上記複数のランド１８のそれぞれの表面には、半田の濡れ性を向上させるためのメッキ膜１５（図３）が形成されている。ランド１８の表面のメッキ膜１５は、ボンディングリード１４の表面および共通配線１７の表面に形成されたメッキ膜１５と同じく、無電解メッキ法によって形成されたニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜および金（Ａｕ）膜の３層構造で構成されている。

図３に示すように、配線基板１０の上面は、上記したスルーホール１２、ボンディングリード１４、および共通配線１７が形成された領域を除き、ソルダレジスト（絶縁膜）２０によって被覆されている。すなわち、ボンディングリード１４とスルーホール配線１３とを電気的に接続する表面配線１６、および共通配線１７とスルーホール配線１３とを電気的に接続する表面配線１６は、ソルダレジスト２０によって被覆されている。

同様に、配線基板１０の下面は、ランド１８が形成された領域を除き、ソルダレジスト２０によって被覆されている。すなわち、ランド１８とスルーホール配線１３とを電気的に接続する裏面配線１９は、ソルダレジスト２０によって被覆されている。なお、図１および図２には、ソルダレジスト２０の図示が省略されている。

次に、上記配線基板１０を用いたＢＧＡの製造方法について説明する。ここでは、製造工程の簡略化およびパッケージサイズの小型化のために、図４〜図６に示すような大型配線基板（マップ基板）１００を使用する。図４は、大型配線基板１００の上面側平面図、図５は、大型配線基板１００の下面側平面図、図６は、図４のＢ−Ｂ’線断面図である。

大型配線基板１００は、図１〜図３に示した配線基板１０を複数個繋ぎ合わせた構成になっている。すなわち、大型配線基板１００を図３および図４の二点鎖線で示すデバイス領域１０１に沿ってダイシング（個片化）することにより、複数個の配線基板１０が取得される。

図４〜図６に示す大型配線基板１００は、２つのデバイス領域１０１を有しているので、この大型配線基板１００から２個の配線基板１０を取得することができる。なお、実際の大型配線基板は、行方向および列方向にそれぞれ多数のデバイス領域１０１を配置したマトリクス構成になっているが、ここでは、図面を見易くするために、デバイス領域１０１の数を簡略化し、２つのデバイス領域１０１を有する大型配線基板１００を使用する。

また、複数のデバイス領域１０１を有する大型配線基板１００に代えて、単一のデバイス領域を有する個片タイプ（オンパックタイプ）の配線基板を使用してＢＧＡを製造することもできる。但し、個片タイプの配線基板を使用した場合は、後述する半導体チップの樹脂封止工程において、配線基板の周縁部全体（４つの基板辺の全て）をモールド金型でクランプしなければならない。

すなわち、この場合は、４つの基板辺の全てにおいて、配線基板の周縁部と共通配線１７との間に十分なスペース（クランプ領域）を確保しなければならないので、ＢＧＡの外形寸法が大きくなってしまう。従って、ＢＧＡの小型化の観点からは、複数のデバイス領域１０１を有する大型配線基板１００を使用することが望ましい。

図４に示すように、大型配線基板１００の上面の各デバイス領域１０１内には、前述した配線（ボンディングリード１４、表面配線１６、共通配線１７）が形成されている。また、図５に示すように、大型配線基板１００の下面の各デバイス領域１０１内には、前述した配線（ランド１８、裏面配線１９）が形成されている。そして、表面配線１６と裏面配線１９とは、各デバイス領域１０１内に形成されたスルーホール１２内のスルーホール配線１３を介して互いに電気的に接続されている。

また、図６に示すように、大型配線基板１００の上面は、スルーホール１２、ボンディングリード１４、および共通配線１７が形成された領域を除き、ソルダレジスト２０によって被覆されている。同様に、大型配線基板１００の下面は、ランド１８が形成された領域を除き、ソルダレジスト２０によって被覆されている。

上記大型配線基板１００を使ってＢＧＡを組み立てるには、まず、図７および図８に示すように、大型配線基板１００の上面のチップ搭載領域（各デバイス領域１０１の中央部）に接着剤２２を介して半導体チップ２３を搭載する。

半導体チップ２３は、平面形状が四角形の単結晶シリコンからなり、その表面（主面）には、４つのチップ辺に沿って複数のボンディングパッド（電極パッド）２４が一列に形成されている。半導体チップ２３は、この表面と反対側の裏面を大型配線基板１００の上面と対向させた状態で各デバイス領域１０１の中央部に搭載される。

次に、図９、図１０（大型配線基板１００の上面の一部を拡大して示す平面図）および図１１（図１０のＣ−Ｃ’線断面図）に示すように、大型配線基板１００の上面に形成されたボンディングリード１４と、半導体チップ２３の表面のボンディングパッド２４とを金（Ａｕ）ワイヤ２５によって電気的に接続する。金（Ａｕ）ワイヤ２５のボンディングは、例えば熱と超音波とを併用したボールボンディング法によって行う。

このとき、図１０、図１１に示すように、半導体チップ２３の電源電位用ボンディングパッド２４Ｖと大型配線基板１００の電源電位用共通配線１７Ｖは、電源電位用ボンディングパッド２４Ｖと電源電位用ボンディングリード１４Ｖとを電気的に接続する金（Ａｕ）ワイヤ（第１導電性部材）２５、および電源電位用ボンディングリード１４Ｖと電源電位用共通配線１７Ｖとを電気的に接続する金（Ａｕ）ワイヤ（第２導電性部材）２５を介して互いに電気的に接続される。

同様に、半導体チップ２３の基準電位用ボンディングパッド２４Ｇと大型配線基板１００の基準電位用共通配線１７Ｇは、基準電位用ボンディングパッド２４Ｇと基準電位用ボンディングリード１４Ｇとを電気的に接続する金（Ａｕ）ワイヤ（第１導電性部材）２５、および基準電位用ボンディングリード１４Ｇと基準電位用共通配線１７Ｇとを電気的に接続する金（Ａｕ）ワイヤ（第２導電性部材）２５を介して互いに電気的に接続される。

次に、図１２および図１３に示すように、大型配線基板１００の上面に搭載された２個の半導体チップ２３を単一の樹脂封止体２６によって一括封止する。２個の半導体チップ２３を一括封止するには、単一のキャビティを備えた一括モールドタイプの金型（図示せず）を使用する。

半導体チップ２３の樹脂封止方法として、２個のキャビティを備えた個片モールドタイプの金型を使用し、２個の半導体チップ２３のそれぞれを個別に封止する方法もある。しかし、この場合は、隣り合うデバイス領域１０１の間だけでなく、各デバイス領域１０１の周縁部に金型をクランプする領域が必要となる。

そのため、金（Ａｕ）ワイヤ２５が接続される共通配線１７を各デバイス領域１０１の周縁部に近接して配置することが困難となる。すなわち、この場合は、金型のクランプ領域を設ける分、デバイス領域１０１の面積が増加する。従って、ＢＧＡの小型化を考慮した場合は、２個の半導体チップ２３を単一の樹脂封止体２６で一括封止することが望ましい。

次に、図１４に示すように、大型配線基板１００の下面に形成されたランド１８の表面に半田ボール２７を接続する。半田ボール２７は、例えば錫（Ｓｎ）単体、または錫にビスマス（Ｂｉ）、亜鉛（Ｚｎ）、銀（Ａｇ）、銅（Ｃｕ）のうち、いずれか一種以上の元素を少量添加したＳｎ合金などで構成される。

ランド１８の表面に半田ボール２７を接続するには、例えばボール状に成形した半田材をランド１８の表面に搭載した後、大型配線基板１００を加熱して半田材をリフローさせる。

次に、上記大型配線基板１００を各デバイス領域１０１の外縁（ダイシング領域）に沿ってダイシングすることにより、図１５に示すように、ＢＧＡ３０を個片化する。その後、個片化されたＢＧＡ３０の外観観検査および電気特性検査を行い、良品のＢＧＡ３０を選別することにより、ＢＧＡ３０の製造工程が完了する。

このように、本実施の形態によれば、配線基板１０の上面の共通配線１７（電源電位用共通配線１７Ｖおよび基準電位用共通配線１７Ｇ）をボンディングリード１４よりも外側（配線基板１０の周縁部側）に配置するので、複数のスルーホール１２をボンディングリード１４と共通配線１７との間の領域、およびボンディングリード１４の内側のチップ搭載領域にそれぞれ配置することができる。

これにより、スルーホール１２内のスルーホール配線１３とボンディングリード１４とを電気的に接続する表面配線１６の引き回しが容易になるので、ＢＧＡの多ピン化および小型化を推進することができる。

また、ビルドアップ層を有する多層配線基板に比べて安価な２層配線構造の配線基板を使用することにより、多ピン・小型ＢＧＡの低コスト化を推進することができる。

（変形例１）
前記実施の形態では、半導体チップ２３の電源電位用ボンディングパッド２４Ｖと大型配線基板１００の電源電位用共通配線１７Ｖは、電源電位用ボンディングパッド２４Ｖと電源電位用ボンディングリード１４Ｖとを電気的に接続する金（Ａｕ）ワイヤ２５、および電源電位用ボンディングリード１４Ｖと電源電位用共通配線１７Ｖとを電気的に接続する金（Ａｕ）ワイヤ２５を介して互いに電気的に接続される。

同様に、半導体チップ２３の基準電位用ボンディングパッド２４Ｇと大型配線基板１００の基準電位用共通配線１７Ｇは、基準電位用ボンディングパッド２４Ｇと基準電位用ボンディングリード１４Ｇとを電気的に接続する金（Ａｕ）ワイヤ２５、および基準電位用ボンディングリード１４Ｇと基準電位用共通配線１７Ｇとを電気的に接続する金（Ａｕ）ワイヤ２５を介して互いに電気的に接続される（図１０および図１１参照）。

これに対し、図１６および図１７に示すように、電源電位用ボンディングパッド２４Ｖと電源電位用共通配線１７Ｖとを金（Ａｕ）ワイヤ２５でダイレクトに接続し、基準電位用ボンディングパッド２４Ｇと電源電位用共通配線１７Ｇとを金（Ａｕ）ワイヤ２５でダイレクトに接続してもよい。

これにより、ＢＧＡ１個あたりのワイヤ本数を減らすことができるので、ワイヤボンディング時間の短縮を図ることができる。但し、この場合は、共通配線１７と半導体チップ２３とを接続する金（Ａｕ）ワイヤ２５が長くなるので、半導体チップ２３の樹脂封止工程で金（Ａｕ）ワイヤ２５が変形し、隣り合う金（Ａｕ）ワイヤ２５同士のショート不良が発生し易くなる。

従って、このような不具合を防ぐ観点からは、前記実施の形態のようなボンディング方法を採用することが望ましい。

（変形例２）
図１８に示すように、共通配線１７（電源電位用共通配線１７Ｖおよび基準電位用共通配線１７Ｇ）とボンディングパッド２４（電源電位用ボンディングパッド２４Ｖおよび基準電位用ボンディングパッド２４Ｇ）のそれぞれを表面配線１６を介して電気的に接続することもできる。

このようにした場合は、共通配線１７（電源電位用共通配線１７Ｖおよび基準電位用共通配線１７Ｇ）とボンディングパッド２４（電源電位用ボンディングパッド２４Ｖおよび基準電位用ボンディングパッド２４Ｇ）とを電気的に接続する金（Ａｕ）ワイヤ２５が不要となるので、金（Ａｕ）ワイヤ２５のショート不良率を増加させることなく、ワイヤ本数を減らすことができる。

また、共通配線１７（電源電位用共通配線１７Ｖおよび基準電位用共通配線１７Ｇ）に金（Ａｕ）ワイヤ２５を接続しないことにより、共通配線１７の表面のメッキ膜１５が不要となるので、共通配線１７の表面をソルダレジスト２０で被覆することができる。これにより、半導体チップ２３の樹脂封止工程で共通配線１７の上面をモールド金型でクランプすることが可能となるので、複数のキャビティを備えた個片モールドタイプの金型を使用して半導体チップ２３を樹脂封止する場合でも、ＢＧＡの小型化を推進することができる。

しかしながら、表面配線１６を追加する場合、図１８に示すように、互いに隣り合うスルーホール１２間に表面配線１６が引き回されるため、この互いに隣り合うスルーホール１２間のピッチを、表面配線１６を追加しない場合に比べて小さくすることが困難となる。これにより、配線基板の外形寸法を大きくしなければならない。

そのため、配線基板の外形寸法が小さい、あるいはスルーホール１２の数が多い場合には、前記実施の形態のように、金（Ａｕ）ワイヤ２５を介して共通配線１７（電源電位用共通配線１７Ｖおよび基準電位用共通配線１７Ｇ）とボンディングパッド２４（電源電位用ボンディングパッド２４Ｖおよび基準電位用ボンディングパッド２４Ｇ）のそれぞれを電気的に接続することが望ましい。

（変形例３）
図１９に示すように、電源電位用共通配線１７Ｖおよび基準電位用共通配線１７Ｇのそれぞれを複数個に分割してもよい。これにより、配線基板１０の基板辺に沿って電源電位用共通配線１７Ｖと基準電位用共通配線１７Ｇとを交互に配置することもできるため、図２０に示すように、電源電位用共通配線１７Ｖおよび基準電位用共通配線１７Ｇのそれぞれを配線基板１０の各辺に沿って環状に形成する場合に比べて、配線基板１０の外形寸法を小さくすることができる。なお、電源電位および基準電位を強化（安定化）するには、図２０のように、電源電位用共通配線１７Ｖおよび基準電位用共通配線１７Ｇのそれぞれを略環状に形成することが望ましい。

また、この場合は、配線基板１０の下面に電源電位用共通配線１９Ｖおよび基準電位用共通配線１９Ｇを形成し、複数の電源電位用共通配線１７Ｖのそれぞれをスルーホール１２を介して電源電位用共通配線１９Ｖと電気的に接続し、複数の基準電位用共通配線１７Ｇのそれぞれをスルーホール１２を介して基準電位用共通配線１９Ｇと電気的に接続してもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、配線基板の下面のランドに接続する外部接続端子として半田ボールを使用するＢＧＡについて説明したが、ランドに接続する外部接続端子として、平坦な半田材を使用するＬＧＡ(Land Grid Array)などに適用することもできる。

また、前記実施の形態では、スルーホール内の導電層（スルーホール配線）を介して上面の配線層と下面の配線層とを電気的に接続する２層配線基板を使用したが、配線層の数は２層に限定されるものではない。すなわち、配線基板の上下面の一方から他方に貫通するスルーホール内の導電層を介して複数の配線層同士を電気的に接続する構造の配線基板であれば、４層あるいはそれ以上の配線層を有する配線基板であっても、実施の形態で説明した配線レイアウトを適用することができる。

また、前記実施の形態では、配線基板の下面のランドの位置をスルーホールとずらして配置するスタッガードビア方式の配線基板を使用したが、スルーホールの直下にランドを配置するパッドオンビア方式の配線基板を使用することもできる。

さらに、ボンディングリード、共通配線およびランドのそれぞれの表面に形成するメッキ膜は、ニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜および金（Ａｕ）膜の３層膜に限定されるものではなく、例えばニッケル（Ｎｉ）膜の上部に金（Ａｕ）膜を積層した２層膜で構成することもできる。

本発明は、ＢＧＡ(Ball Grid Array)などの半導体装置に適用することができる。

１０ 配線基板
１１ コア層（絶縁基材）
１２ スルーホール（貫通孔）
１３ スルーホール配線
１４ ボンディングリード（電極パッド）
１４Ｇ 基準電位用ボンディングリード
１４Ｖ 電源電位用ボンディングリード
１５ メッキ膜
１６ 表面配線
１７ 共通配線
１７Ｇ 基準電位用共通配線
１７Ｖ 電源電位用共通配線
１８ ランド（電極パッド）
１９ 裏面配線
１９Ｖ 電源電位用共通配線
１９Ｇ 基準電位用共通配線
２０ ソルダレジスト（絶縁膜）
２２ 接着剤
２３ 半導体チップ
２４ ボンディングパッド（電極パッド）
２４Ｇ 基準電位用ボンディングパッド
２４Ｖ 電源電位用ボンディングパッド
２５ 金（Ａｕ）ワイヤ
２６ 樹脂封止体
２７ 半田ボール
３０ ＢＧＡ
１００ 大型配線基板
１０１ デバイス領域

Claims (14)

1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
   （ａ）平面形状が第１辺を有する四角形からなり、チップ搭載領域を有する上面と、前記上面に形成され、かつ平面視において前記第１辺に沿って配置された複数のボンディングリードと、平面視において前記複数のボンディングリードと前記第１辺との間に設けられた共通配線と、前記上面とは反対側の下面と、前記下面に形成された複数のランドと、前記上面および前記下面のうちの一方から他方まで到達する複数のスルーホールと、前記複数のスルーホール内にそれぞれ配置された複数のスルーホール配線と、を備えた配線基板を準備する工程；
   （ｂ）表面、前記表面に形成された複数のボンディングパッド、および前記表面とは反対側の裏面を有する半導体チップを、前記半導体チップの前記裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記チップ搭載領域に搭載する工程；
   （ｃ）前記複数のボンディングパッドと前記複数のボンディングリードを、複数の第１導電性部材を介してそれぞれ電気的に接続する工程；
   （ｄ）前記配線基板の前記上面、前記半導体チップおよび前記複数の第１導電性部材を樹脂で封止する工程；
   ここで、
   前記複数のスルーホールは、平面視において、前記複数のボンディングリードと前記共通配線との間の領域、および前記チップ搭載領域のそれぞれに配置されており、
   前記複数のボンディングリードのそれぞれの表面には、無電解メッキ法によりメッキ膜が形成されており、
   前記共通配線は、複数の第２導電性部材を介して前記複数のボンディングリードとそれぞれ電気的に接続されている。
2. 前記複数の第１導電性部材および前記複数の第２導電性部材は、ワイヤであることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記複数の第１導電性部材は、ワイヤであり、前記複数の第２導電性部材は、前記配線基板の前記上面に形成された配線であることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記メッキ膜は、ニッケル膜と、前記ニッケル膜上に積層されたパラジウム膜と、前記パラジウム膜上に積層された金膜とからなることを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記共通配線は、電源電位用共通配線および基準電位用共通配線からなることを特徴とする請求項１記載の半導体装置の製造方法。
6. 前記電源電位用共通配線および前記基準電位用共通配線のそれぞれは、複数個に分割され、前記配線基板の前記第１辺に沿って一列に配置されていることを特徴とする請求項５記載の半導体装置の製造方法。
7. 以下の工程を含むことを特徴とする半導体装置の製造方法：
   （ａ）平面形状が第１辺を有する四角形からなり、チップ搭載領域を有する上面と、前記上面に形成され、かつ平面視において前記第１辺に沿って配置された複数のボンディングリードと、平面視において前記複数のボンディングリードと前記第１辺との間に設けられた共通配線と、前記上面とは反対側の下面と、前記下面に形成された複数のランドと、前記上面および前記下面のうちの一方から他方まで到達する複数のスルーホールと、前記複数のスルーホール内にそれぞれ配置された複数のスルーホール配線と、を備えた配線基板を準備する工程；
   （ｂ）表面、前記表面に形成された複数のボンディングパッド、および前記表面とは反対側の裏面を有する半導体チップを、前記半導体チップの前記裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記チップ搭載領域に搭載する工程；
   （ｃ）前記複数のボンディングパッドと前記複数のボンディングリードを、複数の第１ワイヤを介してそれぞれ電気的に接続する工程；
   （ｄ）前記配線基板の前記上面、前記半導体チップおよび前記複数の第１ワイヤを樹脂で封止する工程；
   ここで、
   前記複数のスルーホールは、平面視において、前記複数のボンディングリードと前記共通配線との間の領域、および前記チップ搭載領域のそれぞれに配置されており、
   前記複数のボンディングリードのそれぞれの表面には、無電解めっき法によりメッキ膜が形成されており、
   前記共通配線は、前記第１ワイヤよりもワイヤ長の長い複数の第２ワイヤを介して前記複数のボンディングパッドとそれぞれ電気的に接続されている。
8. 平面形状が第１辺を有する四角形からなり、チップ搭載領域を有する上面と、前記上面に形成され、かつ平面視において前記第１辺に沿って配置された複数のボンディングリードと、平面視において前記複数のボンディングリードと前記第１辺との間に設けられた共通配線と、前記上面とは反対側の下面と、前記下面に形成された複数のランドと、前記上面および前記下面のうちの一方から他方まで到達する複数のスルーホールと、前記複数のスルーホール内にそれぞれ配置された複数のスルーホール配線と、を備えた配線基板と、
   表面、前記表面に形成された複数のボンディングパッド、および前記表面とは反対側の裏面を有し、前記裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記チップ搭載領域に搭載された半導体チップと、
   前記複数のボンディングパッドと前記複数のボンディングリードとを、それぞれ電気的に接続する複数の第１導電性部材と、
   前記複数のボンディングリードのうちの電源電位用または基準電位用のボンディングリードと前記共通配線とを電気的に接続する複数の第２導電性部材と、
   前記配線基板の前記上面、前記半導体チップ、および前記複数の第１導電性部材を封止する封止体と、
   を含み、
   前記複数のスルーホールは、平面視において、前記複数のボンディングリードと前記共通配線との間の領域、および前記チップ搭載領域のそれぞれに配置されており、
   前記複数のボンディングリードのそれぞれの表面には、メッキ膜が形成されていることを特徴とする半導体装置。
9. 前記複数の第１導電性部材および前記複数の第２導電性部材は、ワイヤであることを特徴とする請求項８記載の半導体装置。
10. 前記複数の第１導電性部材は、ワイヤであり、前記複数の第２導電性部材は、前記配線基板の前記上面に形成された配線であることを特徴とする請求項８記載の半導体装置。
11. 前記メッキ膜は、無電解メッキ法によって形成されたものであることを特徴とする請求項８記載の半導体装置。
12. 前記メッキ膜は、ニッケル膜と、前記ニッケル膜上に積層されたパラジウム膜と、前記パラジウム膜上に積層された金膜とからなることを特徴とする請求項８記載の半導体装置。
13. 前記共通配線は、電源電位用共通配線および基準電位用共通配線からなることを特徴とする請求項８記載の半導体装置。
14. 前記電源電位用共通配線および前記基準電位用共通配線のそれぞれは、複数個に分割され、前記配線基板の前記第１辺に沿って一列に配置されていることを特徴とする請求項１３記載の半導体装置。

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