JP2000340753A

JP2000340753A - 半導体装置及びその設計装置と設計方法並びに半導体装置の配線情報を記憶した記憶媒体

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Publication number: JP2000340753A
Application number: JP11153057A
Authority: JP
Inventors: Masao Matsuzawa; 正夫松澤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-05-31
Filing date: 1999-05-31
Publication date: 2000-12-08
Anticipated expiration: 2019-05-31
Also published as: KR100376093B1; US6505329B1; KR20010029756A; CN1275803A; CN1179409C; TW538345B; JP3304920B2

Abstract

(57)【要約】【課題】半導体装置の設計効率を向上させる。【解決手段】予め保存された各回路のマクロを選択す
ることにより複数の回路を半導体チップ上に配置し、か
つ、各回路及び外部接続用のパッドを相互接続すること
によって所定機能の半導体装置を設計する方法におい
て、半導体チップ上の位置が固定されているパッドａ2
〜ａ5をＡ／Ｄコンバータに割り当て、該Ａ／Ｄコンバ
ータをパッドａ2〜ａ5と共に予めハードマクロとして保
存し、このハードマクロを用いて半導体チップ上にＡ／
Ｄコンバータを配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の設計装置と設計方法並びに半導体装置の配線情報を記
憶した記憶媒体に関わり、特に各回路のマクロを組み合
わせることにより半導体チップ上に種々の回路を配置し
て半導体装置を設計する技術に関する。

【０００２】

【従来の技術】例えば、特開平１０−２６１７１８号公
報には、半導体装置の一種である特定用途向集積回路
（ＡＳＩＣ：Application Specific Integrated Circui
t）について、各回路のマクロに基づいて半導体チップ
上に各種回路（ＣＰＵコア、ＲＡＭあるいはＲＯＭ等）
のマクロセルを配置し、これら各種回路を相互接続して
設計する技術が開示されている。

【０００３】また、図８は、同じくマクロに基づいた一
般的な半導体装置の設計手順を示すフローチャートであ
る。この図に示すように、この種の半導体装置の設計で
は、開発しようとする半導体装置の機能や特性等の仕様
を設計し（ステップＳ1）、この仕様を実現するために
必要な小規模な回路ブロックを設計し、これをマクロと
してライブラリに登録したり、この小規模なマクロを組
み合わせて大規模な機能ブロックを設計してライブラリ
に登録しておく（ステップＳ2）。これら小規模あるい
は大規模なマクロ、または回路素子や入出力端子等を所
定の領域に配置して、半導体チップ上の大まかなレイア
ウトを決定する（ステップＳ3）。

【０００４】ここで、マクロには、ハードマクロとソフ
トマクロとがある。ハードマクロは、回路を構成する個
々の回路素子の半導体チップ上の配置及び回路素子等を
接続する配線位置（レイアウト）を規定するものであ
る。これに対して、ソフトマクロは、ハードマクロのよ
うに各回路素子の配置を規定するものではなく、例えば
ネットリスト等、個々の回路の接続関係を規定したり、
またはこれを機能レベルで規定するものである。従来の
半導体装置の設計では、各回路をハードマクロあるいは
ソフトマクロの形態でマクロ化し、小規模なマクロを組
み合わせて大規模なマクロを作成するなど階層的に半導
体装置を設計したり、このようなマクロに基づいてフロ
アプランを決定している。

【０００５】そして、このフロアプランに基づいて必要
とされる半導体チップのチップサイズを決定し（ステッ
プＳ4）、このチップサイズの半導体チップを収容可能
なパッケージを決定し（ステップＳ5）、このチップサ
イズとパッケージとに基づいて半導体チップ上に設けら
れるパッドの間隔を決定する（ステップＳ6）。そし
て、このようにしてパッド間隔が決定されると、上記マ
クロに基づいて半導体チップ上における各回路のレイア
ウトを設計する（ステップＳ7）。このレイアウト設計
では、半導体チップ上における各マクロの配置が決定さ
れると共に、各マクロ間、各マクロと回路素子間あるい
はこれらと入出力間の配線位置が決定される。

【０００６】例えば、半導体装置の回路構成要素の１つ
として、周知のＡ／Ｄコンバータがある。このＡ／Ｄコ
ンバータは、アナログ信号をデジタル信号に変換するＡ
／Ｄコンバータ本体回路、このＡ／Ｄコンバータ本体回
路に比較用の電圧を供給する基準電圧発生回路、Ａ／Ｄ
コンバータ本体回路にアナログ信号を供給する１つある
いは複数のチャネルからなる入力回路等から構成されて
いる。このようなＡ／Ｄコンバータをレイアウト設計す
る場合には、当該Ａ／Ｄコンバータに関連するパッドに
対して、Ａ／Ｄコンバータ本体回路と基準電圧発生回路
と入力回路とを近接配置し、相互の接続配線を自動生成
することによってＡ／Ｄコンバータをマクロ化する。

【０００７】そして、このマクロを半導体装置を構成す
る他の回路に係わるマクロと接続することによって半導
体装置全体の配置配線を行い、レイアウト設計を完了す
る。このようにしてレイアウト設計が完了すると、配線
長や配線幅が求められ配線による寄生抵抗や寄生容量が
算出され、シミュレーション装置を用いて半導体装置の
性能が検証される（ステップＳ8）。そして、この性能
に不具合がある場合には、上述した各設計工程が見直さ
れて設計修正が行われる。

【０００８】

【発明が解決しようとする課題】このように従来の半導
体装置の設計では、性能検証の結果、半導体装置の性能
に不具合が発見されると、不具合の発生原因となる工程
までさかのぼって上述した各設計工程を見直す必要があ
る。もしも、遅延時間の仕様を満足させるために他の回
路に係わるレイアウトが変更になり、Ａ／Ｄコンバータ
本体回路のレイアウトが変更された場合、基準電圧発生
回路から出力される電圧が変化してしまう。このため、
新たなレイアウトによる配線長を求めて基準電圧発生回
路内の抵抗のサイズを変更すると共に、基準電圧発生回
路を再レイアウトしなければならない。また、別の製品
にＡ／Ｄコンバータを組み込む場合、製品化しようとす
る半導体装置毎に機能が異なるためチップサイズ及びパ
ッケージも異なるものとなる。この結果、各設計工程の
出力は、製品化しようとする半導体装置毎に常に新規の
設計作業を含むことになる。

【０００９】したがって、従来の半導体装置の設計で
は、その設計効率が極めて悪かった。特に近年著しい、
半導体装置の少量多品種化の傾向や納期の短縮化の要求
に応じるためには、半導体装置の設計効率をよりいっそ
う向上させる必要があり、半導体装置の設計効率の向上
は早急に解決されなければならない技術課題である。

【００１０】また、ワンチップマイコン等の半導体装置
では、アナログ信号の取込にＡ／Ｄコンバータを用い、
外部のアナログ信号を出力する場合にはＤ／Ａコンバー
タを用いている。このようなＡ／ＤコンバータやＤ／Ａ
コンバータは、アナログ信号をデジタル信号あるいはデ
ジタル信号をアナログ信号に変換する回路であるが、信
号変換用に基準電圧発生回路を備えている。

【００１１】例えば、図９は、このような基準電圧発生
回路の一例を示す回路図であるが、この図に示すように
基準電圧発生回路は、外部から基準電圧ＡＶrefの供給
を受け、この基準電圧ＡＶrefを抵抗Ｒ1，Ｒ，……，Ｒ
2からなるラダー抵抗を用いて抵抗分圧し、このように
して得られた各分圧の何れか（比較用基準電圧）をスイ
ッチを介して比較変換回路に供給するように構成されて
いる。比較用基準電圧は、比較変換回路においてアナロ
グ入力信号と比較されて量子化される。

【００１２】このような基準電圧発生回路を有する半導
体装置の場合、従来の半導体装置の設計方法では、製品
化しようとする半導体装置毎に基準電圧発生回路の性能
が異なるという問題点がある。すなわち、上述したよう
に半導体チップ上のパッドの間隔はチップサイズに基づ
いて決定されるので、基準電圧発生回路とパッドとの位
置関係がチップサイズに応じて変化する。あるいは、半
導体チップ上において基準電圧発生回路の配置場所は他
の回路の配置に基づいて決定されるので、基準電圧発生
回路とパッドまでの距離が製品毎に異なる。

【００１３】このため、基準電圧ＡＶref用のパッドや
ＡＧＮＤ（アナロググランド）用のパッドと基準電圧発
生回路との間の配線長さが異なり、よって図８に示す寄
生抵抗ｒ1，ｒ2が異なるので、基準電圧発生回路の性能
がチップサイズに応じて、つまり製品化しようとする半
導体装置毎に異なる。したがって、基準電圧発生回路の
回路構成とレイアウトとが全く同一であっても、チップ
サイズの違いに起因して上記寄生抵抗ｒ1，ｒ2が異なる
ので、比較用基準電圧が異なることになる。従来では、
このような寄生抵抗ｒ1，ｒ2の変化に対して、抵抗Ｒ1
あるいは抵抗Ｒ2を調節することによって対応してい
た。以上、Ａ／Ｄコンバータの例をもとに問題点を説明
したが、Ｄ／ＡコンバータやＰＬＬ回路の位相比較器、
定電流発生回路等でも、レイアウトの変更に伴い同様な
問題が発生する。

【００１４】また、携帯用通信機器の分野では、例えば
その中核を成すワンチップマ等の半導体装置に対して、
パッケージサイズ（つまりチップサイズ）の小型化や省
電力化が要求されている。このような要求に応じるため
に、半導体チップの集積度をさらに高集積化する対策や
動作電圧を低電圧化する対策が施されている。しかし、
半導体チップを高集積化した場合、デジタル回路からア
ナログ回路にノイズが飛び込み易くなるため、アナログ
信号の性能が劣化するという問題点がある。

【００１５】本発明は、上述する問題点に鑑みてなされ
たもので、以下の点を目的とするものである。（１）半導体装置の設計効率を向上させる。（２）半導体装置の小型化を図る。（３）半導体装置の高集積化を図る。（４）デジタル回路からのノイズの飛び込みによるアナ
ログ信号の性能劣化を抑える。（５）製品化しようとする各半導体装置毎に、基準電源
回路の性能が異なることを防止する。（６）製品化しようとする各半導体装置毎に、Ａ／Ｄコ
ンバータあるいはＡ／Ｄコンバータの性能が異なること
を防止する。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体装置の設計方法に係わる第１の
手段として、予め保存された各回路のマクロを選択する
ことにより複数の回路を半導体チップ上に配置し、か
つ、各回路及び外部接続用のパッドを相互接続すること
によって所定機能の半導体装置を設計する方法におい
て、半導体チップ上の位置が固定されている特定パッド
を特定回路用に割り当て、該特定回路を特定パッドと共
に予めハードマクロとして保存し、このハードマクロを
用いて半導体チップ上に前記特定回路を配置するという
手段を採用する。

【００１７】また、半導体装置の設計方法に係わる第２
の手段として、上記第１の手段において、第１の特定パ
ッドを介して外部から供給される基準電圧を第２の特定
パッドに接続されたアナロググランドに対して抵抗分圧
する基準電圧発生回路を特定回路とするという手段を採
用する。

【００１８】半導体装置の設計方法に係わる第３の手段
として、上記第１の手段において、第１の特定パッドを
介して外部から供給される基準電圧を第２の特定パッド
に接続されたアナロググランドに対して抵抗分圧する基
準電圧発生回路及び該基準電圧発生回路の出力電圧に基
づいてアナログ信号をデジタル信号に変換すると共に、
第３の特定パッドを介してアナログ電源が供給されるＡ
／Ｄコンバータ本体を特定回路とするという手段を採用
する。

【００１９】半導体装置の設計方法に係わる第４の手段
として、各々のパッドを介して外部から入力される複数
の入力信号を所定の入力回路を介してそれぞれ取り込む
特定回路を備えた半導体装置の設計方法において、前記
入力回路を対応するパッドと共に予めマクロ化してソフ
トマクロとして保存し、半導体チップ上における各入力
信号のパッドの位置が決定され、かつ、入力信号の数が
指定されると、前記ソフトマクロを用いて各入力回路を
パッドに対して配置可能な最も近い位置に配置するとい
う手段を採用する。

【００２０】半導体装置の設計方法に係わる第５の手段
として、上記第４の手段において、、アナログ入力信号
を量子化するＡ／Ｄコンバータ本体を特定回路とし、ア
ナログ入力信号を択一的にＡ／Ｄコンバータ本体に出力
するスイッチ回路を入力回路とするという手段を採用す
る。

【００２１】半導体装置の設計方法に係わる第６の手段
として、上記第５の手段において、入力回路の下層ある
いは上層にアナログ入力信号伝送用のアナログ信号伝送
配線を形成し、該アナログ信号伝送配線を介して各入力
回路の出力をＡ／Ｄコンバータ本体まで伝送するという
手段を採用する。

【００２２】半導体装置の設計方法に係わる第７の手段
として、上記第５または第６の手段において、入力回路
の出力と他のデジタル信号との交差部位にシールド手段
を配置するという手段を採用する。

【００２３】一方、本発明では、半導体装置の設計装置
に係わる第１の手段として、操作手段から入力された指
示に基づいてマクロ記憶手段に記憶された各回路のマク
ロを選択して半導体チップ上に配置し、かつ、各回路及
び外部接続用のパッドを相互接続することによって所定
機能の半導体装置を設計する装置において、前記マクロ
記憶手段は、半導体チップ上の位置が固定されている特
定パッドと該特定パッドが割り当てられた特定回路とを
予めマクロ化したハードマクロを記憶するという手段を
採用する。

【００２４】また、半導体装置の設計装置に係わる第２
の手段としては、上記第１の手段において、第１の特定
パッドを介して外部から供給される基準電圧を第２の特
定パッドに接続されたアナロググランドに対して抵抗分
圧する基準電圧発生回路を特定回路とするという手段を
採用する。

【００２５】半導体装置の設計装置に係わる第３の手段
として、上記第１の手段において、第１の特定パッドを
介して外部から供給される基準電圧を第２の特定パッド
に接続されたアナロググランドに対して抵抗分圧する基
準電圧発生回路及び該基準電圧発生回路の出力電圧に基
づいてアナログ信号をデジタル信号に変換すると共に、
第３の特定パッドを介してアナログ電源が供給されるＡ
／Ｄコンバータ本体を特定回路とするという手段を採用
する。

【００２６】半導体装置の設計装置に係わる第４の手段
として、各々のパッドを介して外部から入力される複数
の入力信号を所定の入力回路を介してそれぞれ取り込む
特定回路を備えた半導体装置の設計する装置において、
入力信号毎に設けられる入力回路をパッドと共にソフト
マクロとして記憶するマクロ記憶手段と、操作者の指示
を入力するための操作手段とを備え、前記操作手段から
入力信号の数が入力されると、マクロ記憶手段から前記
ソフトマクロを読み出し、入力信号の数に応じた数の互
いに隣り合う各パッドに対して配置可能な最も近い位置
に入力回路をそれぞれ配置するという手段を採用する。

【００２７】半導体装置の設計装置に係わる第５の手段
として、上記第４の手段において、アナログ入力信号を
量子化するＡ／Ｄコンバータ本体であり、入力回路はア
ナログ入力信号を択一的にＡ／Ｄコンバータ本体に出力
するスイッチ回路を特定回路とするという手段を採用す
る。

【００２８】半導体装置の設計装置に係わる第６の手段
として、上記第５の手段において、入力回路の下層ある
いは上層にアナログ入力信号伝送用のアナログ信号伝送
配線を形成し、該アナログ信号伝送配線を介して各入力
回路の出力をＡ／Ｄコンバータ本体まで伝送するという
手段を採用する。

【００２９】半導体装置の設計装置に係わる第７の手段
として、上記第５または第６の手段において、入力回路
の出力と他のデジタル信号との交差部位にシールド手段
を配置するという手段を採用する。

【００３０】さらに、本発明では、半導体装置に係わる
第１の手段として、複数のアナログ入力信号をデジタル
信号に基づいて選択するスイッチ回路を備えた半導体装
置において、スイッチ回路の下層あるいは上層にスイッ
チ回路の出力を後段の回路まで伝送するアナログ信号伝
送配線を備えるという手段を採用する。

【００３１】半導体装置に係わる第２の手段として、ア
ナログ信号の配線とデジタル信号の配線との交差部位に
シールド手段を備えるという手段を採用する。

【００３２】半導体装置の配線情報を記憶した記憶媒体
に係わる第１の手段として、アナログ信号の配線とデジ
タル信号の配線との交差部位にシールド手段を備えると
いう手段を採用する。

【００３３】半導体装置の配線情報を記憶した記憶媒体
に係わる第２の手段として、パッドの位置情報と該パッ
ドに関係する抵抗の配置情報とこれらの接続情報とから
なるという手段を採用する。

【００３４】

【発明の実施の形態】以下、図面を参照して、本発明に
係わる半導体装置及びその設計装置と設計方法並びに半
導体装置の配線情報を記憶した記憶媒体の一実施形態に
ついて説明する。なお、本実施形態は、半導体装置の１
つであるワンチップマイコンにおいて、特にＡ／Ｄコン
バータのレイアウト設計に本発明を適用したものであ
る。

【００３５】まず始めに、本実施形態における設計装置
の構成について説明する。本実施形態におけるワンチッ
プマイコンの設計方法では、この設計装置を用いること
により、より効率的なワンチップマイコンの設計作業を
実現している。

【００３６】図１は、本設計装置の機能構成を示すブロ
ック図である。この図において、参照符号１は操作表示
部、２はデバイスファイル記憶部、３は回路接続情報記
憶部、４はマクロ内接続情報記憶部、５はマクロ内配置
情報記憶部、６はレイアウト情報記憶部、７はレイアウ
ト設計部、８は接続検証部、９は遅延性能検証部、１０
はマスク設計製造部、また１１はバスラインである。本
設計装置は、機能的には上記各部から構成されている
が、実体的にはこれら各部の機能を実現させるための各
種プログラムを搭載したコンピュータシステムによって
構成される。

【００３７】操作表示部１は、設計作業者の操作指示情
報の入力及び当該ワンチップマイコンの設計に係わる各
種設計情報の画面表示を行うものであり、例えばキーボ
ード、ポインティングデバイス（タブレットあるいはマ
ウス）及びディスプレイ等から構成されるものである。
デバイスファイル記憶部２は、当該ワンチップマイコン
の仕様及びワンチップマイコンを構成する個々の要素回
路の仕様等を記憶するものであり、例えばハードディス
ク装置等の磁気ディスク装置である。

【００３８】回路接続情報記憶部３は、当該ワンチップ
マイコンを構成する各種の要素回路の回路図及び以下に
説明する回路設計作業を経て得られたワンチップマイコ
ンの全体回路図を階層的に記憶するものであり、マクロ
とマクロとの接続関係や、マクロと外部接続端子（パッ
ド）との接続関係を記憶している。このような回路接続
情報記憶部３は、例えばハードディスク装置等の磁気デ
ィスク装置である。

【００３９】マクロ内接続情報記憶部４は、上記要素回
路の幾つかをソフトマクロとして記憶するものであり、
各ソフトマクロ毎に回路素子の接続情報を記憶するもの
である。マクロ内接続情報記憶部４も、例えばハードデ
ィスク装置等の磁気ディスク装置である。このマクロ内
接続情報記憶部４には、本実施形態の特徴の１つである
Ａ／Ｄコンバータ用入力回路（入力回路）のソフトマク
ロ（入力用ソフトマクロ）及びその回路構成を示す各回
路素子の機能的な接続情報が登録されている。

【００４０】マクロ内配置情報記憶部５は、ワンチップ
マイコンに係わる上記各種回路の幾つかをハードマクロ
として記憶するものであり、各ハードマクロ毎に回路素
子の配置配線情報を記憶するものである。このマクロ内
配置情報記憶部５も、例えばハードディスク装置等の磁
気ディスク装置である。このマクロ内配置情報記憶部５
には、本実施形態の特徴の１つであるＡ／Ｄコンバータ
本体及び基準電圧発生回路からなる回路のハードマクロ
（Ａ／Ｄコンバータ用ハードマクロ）及び当該Ａ／Ｄコ
ンバータ用ハードマクロに係わる各回路素子の相対的な
配置情報が登録されている。

【００４１】なお、どの要素回路をソフトマクロとして
あるいはハードマクロとして記憶するかは、種々の事情
にも依るが、例えば要素回路を構成する各回路素子の相
対的な配置場所が異なると遅延時間や伝搬時間、基準電
圧等に特性が変わってしまうようなものがハードマクロ
とされ、相対的な配置が変わっても特性にあまり影響が
ないものはソフトマクロとされる。

【００４２】ハードマクロだけで矩形状の半導体チップ
にレイアウトしようとすると、ハードマクロが収まらな
い領域ができてしまう等配置の自由度が低下し、チップ
サイズが大きくなってしまう。しかし、ソフトマクロで
あれば、所定の領域に所定の回路素子を詰め込んでレイ
アウトすることができるので、チップサイズを小さくす
ることができる。したがって、ハードマクロは必要最小
限の回路要素にとどめることが望ましい。

【００４３】レイアウト情報記憶部６は、当該ワンチッ
プマイコンの設計作業によって得られた各回路素子の配
置情報を記憶するものであり、例えばハードディスク装
置等の磁気ディスク装置である。このレイアウト情報記
憶部６には、ワンチップマイコンの設計作業の進行に従
って順次更新される半導体チップの各回路素子の配置情
報が適宜登録されることになる。

【００４４】レイアウト設計部７は、上述した各部から
取得される情報に基づいて半導体チップの各回路素子の
配置を設計する機能部分である。このレイアウト設計部
７の機能は、半導体チップ上への各回路素子の配置決定
を支援するレイアウト設計支援プログラムによってソフ
トウエア的に実現されるものである。レイアウト設計部
７によって設計された各回路素子の配置情報は、上記レ
イアウト情報記憶部６に記憶されることになる。

【００４５】接続検証部８は、上記レイアウト設計部７
によってレイアウト設計されたワンチップマイコンの各
回路素子の接続状態を回路接続情報記憶部３に記憶され
た全体回路図を参照することによって検証するものであ
る。この接続検証部８の機能は、専用の接続検証プログ
ラムによってソフトウエア的に実現される。遅延性能検
証部９は、上記レイアウト設計部７によってレイアウト
設計された配線の寄生抵抗や寄生容量を算出し、半導体
チップの遅延性能をデバイスファイル記憶部２に記憶さ
れた各種仕様に基づいて検証するものである。

【００４６】マスク設計製造部１０は、レイアウト設計
が完了した半導体チップの各回路素子の配置情報に基づ
いて、当該半導体チップの製造に必要なマスクを設計す
るための機能要素である。マスク設計製造部１０の機能
は、配置情報から各層のマスク設計を支援するマスク設
計支援プログラムによってソフトウエア的に実現され
る。最後に、バスライン１１は、上述した各部を機能的
に接続するものである。

【００４７】次に、上記設計装置を用いた半導体装置の
設計方法について、その詳細を説明する。

【００４８】ところで、上記設計装置は、上記マクロ内
配置情報記憶部５に入力回路用ハードマクロやＡ／Ｄコ
ンバータ用ハードマクロの情報を記憶している点、及び
回路接続情報記憶部３にＡ／Ｄコンバータ用入力回路の
入力用ソフトマクロを記憶する点を特徴としている。

【００４９】ここで、ハードマクロの情報とは、ハード
マクロの縦横のサイズと原点位置、ハードマクロを構成
する回路素子の名称と配置方向と原点からの相対位置情
報、入出力端子の原点からの相対位置情報、各回路素子
間や入出力端子−回路素子間の配線情報等からなる。ま
た、Ａ／Ｄコンバータ用ハードマクロは、Ａ／Ｄコンバ
ータ本体、基準電圧発生回路、入力保護回路及びパッド
からなる。入力回路用ハードマクロは、入力保護回路、
スイッチ回路、隔離部材等からなる。さらに、入力用ソ
フトマクロには、入力回路用ハードマクロ間の接続情報
及び他の回路や入力パッドと入力回路用ハードマクロ間
の接続情報を記憶している。

【００５０】そこで、まず最初に、このようなＡ／Ｄコ
ンバータ用ハードマクロ及び入力用ソフトマクロの設計
手順について、図２〜図４を参照して説明する。これら
各マクロを設計する場合、まず始めに個々の回路が設計
され（ステップＳa1）、当該回路のを構成する各回路素
子の機能的な接続情報がマクロ内接続情報記憶部４に登
録される（ステップＳa2）。

【００５１】例えば、Ａ／Ｄコンバータ用ハードマクロ
を設計する場合は、Ａ／Ｄコンバータの回路が設計さ
れ、このＡ／Ｄコンバータ回路を構成する各回路素子の
接続情報がマクロ内接続情報記憶部４に登録される。一
方、入力回路の入力用ソフトマクロを設計する場合に
は、入力回路が設計され、この入力回路を構成する各回
路素子の接続情報がマクロ内接続情報記憶部４に登録さ
れることになる。

【００５２】そして、Ａ／Ｄコンバータ回路をハードマ
クロ化する場合は、ステップＳa3の判断が「Ｙｅｓ」と
なるので、当該Ａ／Ｄコンバータ回路を構成する各回路
素子の配置がレイアウト設計されて（ステップＳa4）、
その配置配線情報がマクロ内配置情報記憶部５に登録さ
れる（ステップＳa5）。Ａ／Ｄコンバータ用入力回路に
ついても同様に、その配置配線情報がマクロ内配置情報
記憶部５に登録される。一方、入力用ソフトマクロを設
計する場合には、ステップＳa3における判断が「Ｎｏ」
となり、設計処理が終了する。

【００５３】さらに、パッドも併せてＡ／Ｄコンバータ
回路をハードマクロ化する場合には、ステップＳa6の判
断が「Ｙｅｓ」となり、上記Ａ／Ｄコンバータ回路の配
置に対してパッドの配置がレイアウト設計され（ステッ
プＳa7）、当該パッドとこれに付属する保護回路の配置
及びその配線情報がマクロ内配置情報記憶部５に登録さ
れて（ステップＳa8）、Ａ／Ｄコンバータ用ハードマク
ロ及び入力回路用ハードマクロの設計が終了する。な
お、パッドを含まない場合には、上記ステップＳa6にお
ける判断は「Ｎｏ」となるので、Ａ／Ｄコンバータ用ハ
ードマクロの設計は、パッドのレイアウト設計を行うこ
となく終了することになる。

【００５４】ここで、パッドも併せてＡ／Ｄコンバータ
回路をハードマクロ化する場合とは、Ａ／Ｄコンバータ
回路の配置に対してパッドの配置を予め一義的に決定す
ることが許容される場合であり、半導体チップのチップ
サイズに関係なくパッドの配置が固定されている場合に
可能である。しかし、従来技術として説明したように、
通常の半導体装置の設計では、製品化しようとする半導
体装置の仕様に応じて全体の回路規模が異なるのでチッ
プサイズが異なる。そして、チップサイズやパッド数に
応じてパッド間隔が決定される。

【００５５】このような事情に対して、本実施形態で
は、後工程の樹脂封止工程との関係上、半導体チップの
コーナー部ではいくつかのパッドの位置がチップサイズ
に関わりなく固定されている点に着目し、Ａ／Ｄコンバ
ータ回路の本体と該Ａ／Ｄコンバータ回路に関係するパ
ッドを一体としてハードマクロ化している。

【００５６】樹脂封止型の半導体装置では、リードフレ
ームに半導体チップを載置してワイヤボンディングした
後、これを樹脂封止金型で挟んで樹脂を注入することに
より半導体装置が完成する。通常、樹脂は、半導体チッ
プのコーナー部より注入されるので、コーナー部のパッ
ド間隔が詰まり過ぎていると注入されにくく、逆にパッ
ド間隔が広過ぎると特定のボンディングワイヤに樹脂流
れの応力が集中してボンディング不良が発生する。この
ため、コーナー部のパッド間隔は、パッケージのサイズ
が違っても変わることなく、最適間隔に設定されてい
る。

【００５７】図３は、本実施形態におけるＡ／Ｄコンバ
ータ用ハードマクロの配置構成を示す平面図であり、ま
た図４はその回路図である。図３において、符号Ａは当
該Ａ／Ｄコンバータ用ハードマクロに係わる半導体チッ
プ上の領域（Ａ／Ｄコンバータ用ハードマクロ領域）、
ａ1はＡ／Ｄコンバータ本体（特定回路）、ａ2〜ａ16
は、Ａ／Ｄコンバータに関連するパッド、ＡＧＮＤはア
ナロググランド用保護回路、ＡＶＤＤはアナログ電源用
保護回路、ＡＶｒｅｆは基準電圧用保護回路、またＣｈ
０〜Ｃｈ１１はアナログ入力信号用の入力回路である。

【００５８】上記各パッドａ2〜ａ16のうち、パッドａ2
はＡ／Ｄコンバータ本体ａ1のアナログ回路部分のグラ
ンド線を外部のアナロググランドに接続するため、パッ
ドａ3はＡ／Ｄコンバータ本体ａ1のアナログ回路部分に
外部からアナログ電源を供給するため、パッドａ4はＡ
／Ｄコンバータ本体ａ1内の基準電圧発生回路（特定回
路）に外部から基準電圧を供給するためのものである。

【００５９】また、残りのパッドａ5〜ａ16は、Ａ／Ｄ
コンバータ本体ａ1に外部からアナログ入力信号を入力
するためのものである。また、入力用ソフトマクロ領域
Ｂに配置されたパッドａ6〜ａ16及び入力回路Ｃｈ０〜
Ｃｈ１１は、上記入力用ソフトマクロに基づいて半導体
チップ上に配置されたものである。

【００６０】Ａ／Ｄコンバータの構成は周知であるが、
本実施形態のＡ／Ｄコンバータは、外部から各パッドａ
5〜ａ16に入力される合計１２チャネルのアナログ入力
信号を択一的に選択して量子化するものである。このＡ
／Ｄコンバータは、図４に示すようにアナログ入力信号
の何れかを選択するスイッチ回路ｂ1、ラダー抵抗ｂ2に
よって比較用基準電圧を発生する基準電圧発生回路ｂ3
及びアナログ入力信号を比較用基準電圧と比較すること
により量子化する比較変換回路ｂ4とから構成されてい
る。

【００６１】上記Ａ／Ｄコンバータ本体ａ1は、上述し
た基準電圧発生回路ｂ3と比較変換回路ｂ4とから構成さ
れており、基準電圧発生回路ｂ3と比較変換回路ｂ4のア
ナログ回路部分のグランド線は、パッドａ2を介して外
部のアナロググランド（ＡＧＮＤ）に接続されると共に
パッドａ3を介してアナログ電源（ＡＶＤＤ）が供給さ
れている。また、基準電圧発生回路には、パッドａ4を
介して基準電圧（ＡＶref）が供給されており、該基準
電圧を抵抗分圧することによって所望の比較用基準電圧
を生成する。

【００６２】また、アナロググランド用保護回路ＡＧＮ
Ｄ、アナログ電源用保護回路ＡＶＤＤ及び基準電圧用保
護回路ＡＶｒｅｆは、ダイオード等から構成された周知
の保護回路であり、内部の回路素子を異常電圧から保護
するためのものである。各入力回路Ｃｈ０〜Ｃｈ１１
は、上記スイッチ回路及び保護回路から構成されるもの
であり、当該Ａ／Ｄコンバータの外部の制御回路から供
給される制御信号に基づいてパッドａ5〜ａ16にそれぞ
れ供給されるアナログ入力信号を択一的に選択してＡ／
Ｄコンバータ本体ａ1に出力するものである。

【００６３】上記各パッドａ2〜ａ16のうち、パッドａ2
〜ａ5（特定パッド）は、半導体チップのコーナー部に
おいて予め位置固定されたものである。本実施形態で
は、このように位置固定されたパッドａ2〜ａ5のうち、
パッドａ2をアナロググランド用に、パッドａ3をアナロ
グ電源用に、パッドａ4を基準電圧用に、またパッドａ5
を０チャネルのアナログ入力信号用にそれぞれ割り当て
ている。

【００６４】これら各パッドａ2〜ａ5、Ａ／Ｄコンバー
タ本体ａ1、アナロググランド用保護回路ＡＧＮＤ、ア
ナログ電源用保護回路ＡＶＤＤ及び基準電圧用保護回路
ＡＶｒｅｆは、これら回路を構成する各回路素子の配置
が、Ａ／Ｄコンバータ用ハードマクロとして一体として
規定されている。なお、以下の説明では、Ａ／Ｄコンバ
ータ用ハードマクロに係わる上記各回路構成をＡ／Ｄコ
ア部と称する。

【００６５】また、上記各入力回路Ｃｈ０〜Ｃｈ１１
は、各々に全く同様に構成されるものである。したがっ
て、上述した入力用ソフトマクロは、単一チャネルの入
力回路のハードマクロの接続情報として設計されてい
る。すなわち、各入力回路の配置配線は、上述したよう
に予めハードマクロとしてマクロ内配置情報記憶部５に
登録されている。入力用ソフトマクロは、必要なチャネ
ル数分の入力回路をパッド位置に応じて配置できるよう
にしている。

【００６６】次に、このように予め設計されたＡ／Ｄコ
ンバータ用ハードマクロ及び入力用ソフトマクロを用い
たワンチップマイコン（半導体装置）の設計手順を、図
５に示すフローチャートに沿って説明する。

【００６７】始めに、ワンチップマイコンの仕様を満足
する全回路が設計されて回路接続情報記憶部３に登録さ
れる（ステップＳb1）。この回路設計において、設計作
業者は、操作表示部１を操作することによってデバイス
ファイル記憶部２に記憶された各種仕様を参照して回路
設計作業を遂行する。例えば、回路接続情報記憶部３か
らこれら仕様を満足するような要素回路を選択し、これ
ら個々の要素回路を接続することによって最終的にワン
チップマイコンの全回路を設計する。

【００６８】このようにしてワンチップマイコンの全回
路設計が終了すると、設計作業者は、操作表示部１を操
作することにより、ワンチップマイコンを構成する個々
の要素回路に対応するマクロ（ソフトマクロあるいはハ
ードマクロ）をマクロ内接続情報記憶部４あるいはマク
ロ内配置情報記憶部５から選択抽出し（ステップＳb
2）、半導体チップのフロアプランを検討する（ステッ
プＳb3）。このフロアプランの決定作業では、回路素子
のレイアウトが決まっているハードマクロの概略配置を
決定し、かつソフトマクロについては回路規模からおお
よその専有面積を見積もることによって概略配置を決定
する。

【００６９】そして、設計作業者は、このようにフロア
プランを検討に基づいて半導体チップのチップサイズを
見積もり（ステップＳb4）、さらに当該チップサイズに
適合するパッケージ及び半導体チップ上のパッドの間隔
を決定する（ステップＳb5）。このパッドの間隔が決定
されると、設計作業者は、上記フロアプランをによって
概略配置が決定された各マクロの回路を接続ツールを用
いて相互接続し（ステップＳb6）、さらにその接続の良
否を接続検証部８を用いて検証する。

【００７０】この接続検証では、接続ツールによって構
成されたワンチップマイコンの全体回路が上記ステップ
Ｓb1によって設計された全体回路図（回路接続情報記憶
部３に記憶されている）と比較され、その接続状態の不
備が検証される（ステップＳb7）。この検証によって回
路接続に不備のないことが確認されると、ステップＳb8
の判断は「Ｙｅｓ」となるので、引き続きレイアウト設
計部７を用いた半導体チップのレイアウト設計が行われ
る。なお、回路接続の不備が検出されてステップＳb8の
判断が「Ｎｏ」の場合には、ステップＳb8の判断が「Ｙ
ｅｓ」となるまでステップＳb6の処理が繰り返され、回
路接続の不備が修正される。

【００７１】ステップＳb9のレイアウト設計において、
設計作業者は、フロアプランをによって概略配置が決定
されたハードマクロの位置を最終決定すると共に、各ソ
フトマクロに係わる回路の各回路素子の詳細配置を決定
する。

【００７２】ここで、本実施形態においてマイクロプロ
セッサのＡ／Ｄコンバータは、図６に示す手順に従って
半導体チップ上にレイアウト設計される。すなわち、レ
イアウト設計部７において、まずアナログ入力信号のチ
ャネル数を示す変数ｉが「０」に初期化される（ステッ
プＳc1）。

【００７３】次に、操作表示部１を操作することにより
Ａ／Ｄコンバータ用ハードマクロが選択指定され、予め
規定された配置位置に適合するように各パッドａ2〜ａ5
を指定することにより、Ａ／Ｄコア部、つまり各パッド
ａ2〜ａ5、Ａ／Ｄコンバータ本体ａ1、アナロググラン
ド用保護回路ＡＧＮＤ、アナログ電源用保護回路ＡＶＤ
Ｄ及び基準電圧用保護回路ＡＶｒｅｆが、図３に示した
ように半導体チップのコーナー部に最終配置される（ス
テップＳc2）。

【００７４】このようにしてＡ／Ｄコア部のレイアウト
設計が終了すると、入力用ソフトマクロに基づいて各チ
ャネルの入力回路Ｃｈ０〜Ｃｈ１１が配置されることに
なるが、まずチャネル数ｎが操作表示部１から入力され
る（ステップＳc3）。ここで、図３に示すＡ／Ｄコンバ
ータは、合計１２の入力チャネルから構成されているの
で、設計作業者は、チャネル数ｎとして「１２」を操作
表示部１から入力する。なお、このチャネル数ｎをデバ
イスファイル記憶部２から読み出すようにしても良い。

【００７５】このチャネル数ｎに対して、レイアウト設
計部７は、ステップＳc2において既に配置されているパ
ッドａ5の近傍に入力回路Ｃｈ０を配置し（ステップＳc
4）、変数ｉをインクリメントする（ステップＳc5）。
そして以下、ステップＳc6において変数ｉがチャネル数
ｎ以上になったか否かを判断することによりステップＳ
c4，Ｓc5の処理が繰り返され、残りの各入力回路Ｃｈ１
〜Ｃｈ１１が配置される（ステップＳc4）。本実施形態
では、パッドと入力用ハードマクロの入力端とが最短と
なるような位置に配置することで、配線が折れ曲がるこ
となく、チップ面積を低減することができる。

【００７６】この入力回路Ｃｈ１〜Ｃｈ１１の配置処理
では、上述したステップＳb5において決定されたパッド
位置に対応して各パッドａ6〜ａ16が半導体チップの周
縁部に一列に配列され、これら各パッドａ6〜ａ16に対
して配置可能な最も近い位置に各入力回路Ｃｈ１〜Ｃｈ
１１が対応配置される。以上の処理によって、Ａ／Ｄコ
ンバータを構成する全ての要素回路が半導体チップ上に
配置されたことになる。図３では、パッドを一定間隔に
配置する場合を示したが、パッド間隔は不等間隔であっ
ても良い。

【００７７】ここで、ワンチップマイコンでは、ＡＳＩ
Ｃ等に比較してパッケージサイズの小型化要求が強いの
で、半導体チップの集積度を向上させる必要がある。し
たがって、半導体チップの周縁部に配置される各パッド
ａ6〜ａ16に対して、極力近い位置に各入力回路Ｃｈ１
〜Ｃｈ１１を配置することにより、各パッドａ6〜ａ16
と各入力回路Ｃｈ１〜Ｃｈ１１との間の領域を有効活用
し、集積度を向上させることができる。

【００７８】このようにして全ての要素回路が配置され
ると、全入力回路Ｃｈ０〜Ｃｈ１１の出力が相互接続さ
れ、さらにＡ／Ｄコア部の入力端と相互接続される（ス
テップＳc7）。そして、各入力回路Ｃｈ０〜Ｃｈ１１に
含まれるスイッチ回路を制御するためのデジタル信号線
が配線され（ステップＳc8）、これらデジタル配線とア
ナログ入力信号の配線（アナログ配線）との交差部位に
隔離部材（シールド手段）が配置され（ステップＳc
9）、Ａ／Ｄコンバータのレイアウト設計が終了する。

【００７９】図７は、上記図４の隔離部材Ｘ4を拡大図
示した図である。この図において、（ａ）は正面図、
（ｂ）はＡ−Ａ線における断面図である。これらの示す
ようにアナログ配線Ｘ1とデジタル配線Ｘ2の交差部位で
は、デジタル配線Ｘ2は接続配線Ｘ3を介することにより
アナログ配線Ｘ1と立体交差するように構成されてい
る。そして、このアナログ配線Ｘ1と接続配線Ｘ3との間
には、アナログ配線Ｘ1のアナログ入力信号と接続配線
Ｘ3のデジタル信号との電磁的な結合を隔離する隔離部
材Ｘ4が介挿されている。

【００８０】この隔離部材Ｘ4は、上記結合を効果的に
隔離するように接地されており、例えば通常の配線材料
と同様のアルミニウムからなるものである。このように
アナログ配線Ｘ1とデジタル配線Ｘ2の交差部位に隔離部
材Ｘ4を介挿することにより、アナログ配線Ｘ1とデジタ
ル配線Ｘ2の電磁的結合によって電圧レベル変化の大き
なデジタル信号が小振幅のアナログ入力信号に飛び込む
ことを抑制することができるので、アナログ入力信号の
Ｓ／Ｎ劣化を防止することができる。

【００８１】入力回路をソフトマクロとして登録する
と、上記隔離部材Ｘ4は、自動配置配線処理では形成す
ることができない。しかしながら、ハードマクロ化して
予め登録しておくことにより、電磁的結合によるノイズ
を低減するように、所定形状の隔離部材Ｘ4を所定位置
に配置することができる。

【００８２】また、入力用ハードマクロを横断するよう
にアナログ配線Ｘ1を予め配線しておくことができるの
で、複数の入力回路を配置しても、隣接する入力回路間
のアナログ配線Ｘ1を最短で配線することができる。こ
のため、ノイズの影響を受けにくく、配線抵抗を最小限
に抑えた特性の良い入力回路が構成できる。

【００８３】以上によってＡ／Ｄコンバータのレイアウ
ト設計が終了するが、ワンチップマイコンを構成する他
の回路についても、上記Ａ／Ｄコンバータと同様にレイ
アウト設計される。すなわち、マクロ内接続情報記憶部
４に記憶された各種ソフトマクロ及びマクロ内配置情報
記憶部５に記憶された各種ハードマクロを利用すること
によりレイアウト設計される。

【００８４】このようにしてワンチップマイコンを構成
する全ての要素回路のレイアウト設計が終了すると、図
４のステップＳb10に示すように遅延性能の検証が行わ
れる。ここでは遅延性能検証部９によって、例えば各要
素回路を相互接続する配線の遅延量がシミュレートさ
れ、要求される規格値を満足するか否かが判断される
（ステップＳb11）。そして、このステップＳb11の判断
が「Ｎｏ」の場合は、遅延性能が上記規格値を満足する
ようにマクロが修正され（ステップＳb12）、さらにレ
イアウト設計がマクロの修正に併せて設計変更される
（ステップＳb9）。

【００８５】一方、上記ステップＳb11の判断が「Ｙｅ
ｓ」の場合には、遅延性能が上記規格値を満足している
ので、これまでの処理によってレイアウト設計されたワ
ンチップマイコンのマスクがマスク設計製造部１０を用
いて設計され（ステップＳb13）、ワンチップマイコン
の全ての設計作業が終了する。そして、マスク設計製造
部１０によって設計されたマスクは、当該ワンチップマ
イコンの半導体チップの製造に供される。

【００８６】なお、上記実施形態では、ワンチップマイ
コンを設計する場合について説明したが、本発明はこれ
に限定されるものではなく、ＰＬＬ回路、定電流源、基
準電圧発生回路あるいはＡ／Ｄコンバータ等のアナログ
回路を実装する種々の半導体装置の設計に適用可能なも
のである。また、本発明において、半導体装置の配線情
報を記憶した記憶媒体とは、磁気テープや磁気ディス
ク、光ディスク等の携帯あるいは移動容易な各種記録媒
体、コンピュータシステムに固定的に組み込まれた半導
体メモリやハードディスク装置等、半導体装置の配線情
報を一時的あるいは恒久的に記憶可能な全ての記録媒体
を言う。

【００８７】

【発明の効果】以上説明したように、本発明に係わる半
導体装置及びその設計装置と設計方法並びに半導体装置
の配線情報を記憶した記憶媒体によれば、以下のような
効果を奏する。

【００８８】（１）請求項１または請求項８記載の発明
によれば、半導体チップ上の位置が固定されている特定
パッドと該特定パッドが割り当てられた特定回路とから
なるハードマクロに基づいて半導体装置が設計されるの
で、半導体チップのチップサイズやパッド間隔が異なっ
た場合においても、特定パッドと特定回路のレイアウト
が常に固定される。すなわち、製品化する半導体装置が
異なるためにチップサイズが変化した場合であっても、
特定パッドと特定回路との配置関係に起因する特定回路
の回路特性が変化することがないので、特定回路の回路
特性が常に均一化される。したがって、一通りの設計作
業が終了した状態において半導体装置の性能が仕様を満
足しない場合に、特定回路については設計の見直を行う
必要が無く、よって半導体装置の設計効率を向上させる
ことができる。

【００８９】（２）請求項２または請求項９記載の発明
によれば、半導体チップのチップサイズが異なった場合
においても、予めハードマクロ化されていることによっ
て第１及び第２の特定パッドと基準電圧発生回路との配
置関係が常に固定化されるので、第１及び第２の特定パ
ッドと基準電圧発生回路との配置関係に起因する寄生抵
抗が変化することがない。すなわち、製品化する半導体
装置が異なる場合であっても、基準電圧発生回路の回路
性能は常に一定となる。したがって、半導体装置の性能
が仕様を満足しない場合に、基準電圧発生回路について
は設計の見直を行う必要が無く、よって半導体装置の設
計効率を向上させることができる。

【００９０】（３）請求項３または請求項１０記載の発
明によれば、半導体チップのチップサイズが異なった場
合においても、予めハードマクロ化されていることによ
って第１及び第２の特定パッドと基準電圧発生回路との
配置関係が常に固定化され、また第３の特定パッドとＡ
／Ｄコンバータ本体との配置関係が常に固定化される。
すなわち、製品化する半導体装置が異なる場合であって
も、基準電圧発生回路及びＡ／Ｄコンバータ本体の回路
性能は常に一定となる。したがって、半導体装置の性能
が仕様を満足しない場合に、基準電圧発生回路及びＡ／
Ｄコンバータ本体については設計の見直を行う必要が無
く、よって半導体装置の設計効率を向上させることがで
きる。

【００９１】（４）請求項４または請求項１１記載の発
明によれば、ソフトマクロに基づいて入力信号の数に相
当する複数の入力回路を各々に対応するパッドに対して
最も近接配置することができる。したがって、半導体装
置の高集積化を容易に図ることが可能であり、結果とし
て半導体装置の小型化を図ることが可能である。

【００９２】（５）請求項５または請求項１２記載の発
明によれば、Ａ／Ｄコンバータ本体に複数のアナログ入
力信号の何れかを入力する複数のスイッチ回路を各々に
対応するパッドに対して最も近接配置するすることがで
きる。したがって、Ａ／Ｄコンバータを備えた半導体装
置の高集積化を容易に図ることが可能であり、結果とし
てこのような半導体装置の小型化を図ることが可能であ
る。

【００９３】（６）請求項６、請求項１３または請求項
１５記載の発明によれば、入力回路の下層あるいは上層
にアナログ信号伝送配線を設けるので、Ａ／Ｄコンバー
タ本体に入力されるアナログ入力信号のＳ／Ｎがデジタ
ル回路からのノイズの飛び込みによって劣化することを
抑えることができる。

【００９４】（７）請求項７、請求項１４あるいは請求
項１６記載の発明によれば、アナログ信号へのデジタル
信号の飛び込みがシールド手段によって抑制されるの
で、アナログ信号のＳ／Ｎ劣化を抑えることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態における半導体装置の設
計装置の機能構成を示すブロック図である。

【図２】本発明の一実施形態におけるＡ／Ｄコンバー
タ用ハードマクロ及び入力用ソフトマクロの設計手順を
示すフローチャートである。

【図３】本発明の一実施形態におけるＡ／Ｄコンバー
タ用ハードマクロの配置構成を示す平面図である。

【図４】本発明の一実施形態におけるＡ／Ｄコンバー
タ用ハードマクロ及び入力用ソフトマクロに対応する基
準電圧発生回路及び入力回路を示す回路図である。

【図５】本発明の一実施形態における半導体装置の全
体的な設計手順を示すフローチャートである。

【図６】本発明の一実施形態における入力回路のレイ
アウト設計手順を示すフローチャートである。

【図７】本発明の一実施形態における隔離部材の配線
状態を模式的に示す平面図である。

【図８】従来の半導体装置の設計手順を示すフローチ
ャートである。

【図９】従来の基準電圧発生回路の一例を示す回路図
である。

【符号の説明】

１……操作表示部２……デバイスファイル記憶部３……回路接続情報記憶部４……マクロ内接続情報記憶部５……マクロ内配置情報記憶部６……レイアウト情報記憶部７……レイアウト設計部８……接続検証部９……遅延性能検証部１０……マスク設計製造部１１……バスラインＡ……Ａ／Ｄコンバータ用ハードマクロ領域ａ1……Ａ／Ｄコンバータ本体（特定回路）ａ2〜ａ5……パッド（特定パッド）ａ6〜ａ16……パッドＡＧＮＤ……アナロググランド用保護回路ＡＶＤＤ……アナログ電源用保護回路ＡＶｒｅｆ……基準電圧用保護回路Ｂ……入力用ソフトマクロ領域ｂ1……スイッチ回路ｂ2……ラダー抵抗ｂ3……基準電圧発生回路ｂ4……比較変換回路Ｃｈ１〜Ｃｈ１１……入力回路Ｘ1……アナログ配線Ｘ2……デジタル配線Ｘ3……接続配線Ｘ4……隔離部材

Claims

【特許請求の範囲】

【請求項１】予め保存された各回路のマクロを選択す
ることにより複数の回路を半導体チップ上に配置し、か
つ、各回路及び外部接続用のパッドを相互接続すること
によって所定機能の半導体装置を設計する方法におい
て、半導体チップ上の位置が固定されている特定パッドを特
定回路用に割り当て、該特定回路を特定パッドと共に予
めハードマクロとして保存し、このハードマクロを用い
て半導体チップ上に前記特定回路を配置することを特徴
とする半導体装置の設計方法。
【請求項２】特定回路は、第１の特定パッドを介して
外部から供給される基準電圧を第２の特定パッドに接続
されたアナロググランドに対して抵抗分圧する基準電圧
発生回路であることを特徴とする請求項１記載の半導体
装置の設計方法。
【請求項３】特定回路は、第１の特定パッドを介して
外部から供給される基準電圧を第２の特定パッドに接続
されたアナロググランドに対して抵抗分圧する基準電圧
発生回路と、該基準電圧発生回路の出力電圧に基づいて
アナログ信号をデジタル信号に変換すると共に、第３の
特定パッドを介してアナログ電源が供給されるＡ／Ｄコ
ンバータ本体とであることを特徴とする請求項１記載の
半導体装置の設計方法。
【請求項４】各々のパッドを介して外部から入力され
る複数の入力信号を所定の入力回路を介してそれぞれ取
り込む特定回路を備えた半導体装置の設計方法であっ
て、前記入力回路を対応するパッドと共に予めマクロ化して
ソフトマクロとして保存し、半導体チップ上における各入力信号のパッドの位置が決
定され、かつ、入力信号の数が指定されると、前記ソフ
トマクロを用いて各入力回路をパッドに対して配置可能
な最も近い位置に配置することを特徴とする半導体装置
の設計方法。
【請求項５】特定回路は、アナログ入力信号を量子化
するＡ／Ｄコンバータ本体であり、入力回路はアナログ
入力信号を択一的にＡ／Ｄコンバータ本体に出力するス
イッチ回路であることを特徴とする請求項４記載の半導
体装置の設計方法。
【請求項６】入力回路の下層あるいは上層にアナログ
入力信号伝送用のアナログ信号伝送配線を形成し、該ア
ナログ信号伝送配線を介して各入力回路の出力をＡ／Ｄ
コンバータ本体まで伝送することを特徴とする請求項５
記載の半導体装置の設計方法。
【請求項７】入力回路の出力と他のデジタル信号との
交差部位にシールド手段を配置することを特徴とする請
求項５または６記載の半導体装置の設計方法。
【請求項８】操作手段から入力された指示に基づいて
マクロ記憶手段に記憶された各回路のマクロを選択して
半導体チップ上に配置し、かつ、各回路及び外部接続用
のパッドを相互接続することによって所定機能の半導体
装置を設計する装置において、前記マクロ記憶手段は、半導体チップ上の位置が固定さ
れている特定パッドと該特定パッドが割り当てられた特
定回路とを予めマクロ化したハードマクロを記憶するこ
とを特徴とする半導体装置の設計装置。
【請求項９】特定回路は、第１の特定パッドを介して
外部から供給される基準電圧を第２の特定パッドに接続
されたアナロググランドに対して抵抗分圧する基準電圧
発生回路であることを特徴とする請求項８記載の半導体
装置の設計方法。
【請求項１０】特定回路は、第１の特定パッドを介し
て外部から供給される基準電圧を第２の特定パッドに接
続されたアナロググランドに対して抵抗分圧する基準電
圧発生回路と、該基準電圧発生回路の出力電圧に基づい
てアナログ信号をデジタル信号に変換すると共に、第３
の特定パッドを介してアナログ電源が供給されるＡ／Ｄ
コンバータ本体とであることを特徴とする請求項８記載
の半導体装置の設計装置。
【請求項１１】各々のパッドを介して外部から入力さ
れる複数の入力信号を所定の入力回路を介してそれぞれ
取り込む特定回路を備えた半導体装置の設計する装置で
あって、入力信号毎に設けられる入力回路をパッドと共にソフト
マクロとして記憶するマクロ記憶手段と、操作者の指示を入力するための操作手段とを備え、前記操作手段から入力信号の数が入力されると、マクロ
記憶手段から前記ソフトマクロを読み出し、入力信号の
数に応じた数の互いに隣り合う各パッドに対して配置可
能な最も近い位置に入力回路をそれぞれ配置することを
特徴とする半導体装置の設計装置。
【請求項１２】特定回路は、アナログ入力信号を量子
化するＡ／Ｄコンバータ本体であり、入力回路はアナロ
グ入力信号を択一的にＡ／Ｄコンバータ本体に出力する
スイッチ回路であることを特徴とする請求項１１記載の
半導体装置の設計装置。
【請求項１３】入力回路の下層あるいは上層にアナロ
グ入力信号伝送用のアナログ信号伝送配線を形成し、該
アナログ信号伝送配線を介して各入力回路の出力をＡ／
Ｄコンバータ本体まで伝送することを特徴とする請求項
１２記載の半導体装置の設計装置。
【請求項１４】入力回路の出力と他のデジタル信号と
の交差部位にシールド手段を配置することを特徴とする
請求項１２または１３記載の半導体装置の設計方法。
【請求項１５】複数のアナログ入力信号をデジタル信
号に基づいて選択するスイッチ回路を備えた半導体装置
であって、スイッチ回路の下層あるいは上層にスイッチ回路の出力
を後段の回路まで伝送するアナログ信号伝送配線を備え
ることを特徴とする半導体装置。
【請求項１６】アナログ信号の配線とデジタル信号の
配線との交差部位にシールド手段を備えることを特徴と
する半導体装置。
【請求項１７】アナログ信号の配線とデジタル信号の
配線との交差部位にシールド手段を備えることを特徴と
する半導体装置の配線情報を記憶した記憶媒体。
【請求項１８】パッドの位置情報と該パッドに関係す
る抵抗の配置情報とこれらの接続情報とからなることを
特徴とする半導体装置の配線情報を記憶した記憶媒体。