JP3488140B2 - 半導体装置の設計方法及びその回路素子の配置・配線情報を記憶した記憶媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の設計
方法及びその回路素子の配置・配線情報を記憶した記憶
媒体に係わり、特に複数のマクロセルを組み合わせるこ
とにより半導体チップ上に各種の要素回路を配置して半
導体装置を設計する技術に関する。

【０００２】

【従来の技術】上記のような半導体装置の設計技術につ
いては、例えば以下のような従来技術がある。 （１）特開平１−２８３９５０号公報あるいは特開平９
−８１４１号公報には、スキャンパス付きＬＳＩにおけ
る出力バッファセル及び入力バッファセルのレイアウト
技術が記載されている。このうち、特開平１−２８３９
５０号公報の技術では、図１２に示すように、方形状に
形成されて隣接配置される出力バッファセル３０及び入
力バッファセル３１について出力バッファセル３０には
一方の隣接辺にシフトアウト端子ＳＯを設けると共にも
う一方の隣接辺にシフトイン端子ＳＩを設け、また入力
バッファセル３１については一方の隣接辺からもう一方
の隣接辺に亘るフィールドスルー用配線３２を設けるこ
とにより、出力バッファセル３０及び入力バッファセル
３１を隣接配置した場合にシフトアウト端子ＳＯ、シフ
トイン端子ＳＩあるいはフィールドスルー用配線３が相
互接続されるようにしたものである。

【０００３】このような技術によれば、シフトアウト端
子ＳＯとシフトイン端子ＳＩとを接続するために別途配
線を設けることなく、出力バッファセル３０及び入力バ
ッファセル３１を隣接配置することのみによって、各々
の出力バッファセル３０を接続するスキャンパスが形成
され、配線及び半導体チップ上の配線スペースを削減す
ることができる。

【０００４】また、この技術では、図示するように、出
力バッファセル３０については、上記隣接辺に直交する
辺（内側辺）に第１クロック入力端子Ｔ１、第２クロッ
ク入力端子Ｔ２、データクロック入力端子ＴＤ、テスト
クロック入力端子ＴＳ、データ入力端子ＤＩをそれぞれ
設け、入力バッファセル３１については、内側辺にデー
タ出力端子ＤＯを設けている。そして、このように内側
辺に各々設けられた各端子のうち、端子Ｔ１，Ｔ２，Ｔ
Ｄ，ＴＳは、当該内側辺に沿って設けられた配線によっ
て共通機能のもの同士が共通接続される。

【０００５】（２）一方、特開平４−１５９７５１号公
報には、標準セル１内に共通信号線を配置し、標準セル
１内の各回路素子を当該共通信号線と接続することによ
って、配線スペースを削減する技術が記載されている。

【０００６】

【発明が解決しようとする課題】しかし、特開平１−２
８３９５０号公報に記載の技術は、シフトアウト端子Ｓ
Ｏ、シフトイン端子ＳＩあるいはフィールドスルー用配
線３２、つまり互いに機能が異なる端子あるいは配線を
対向状態として隣接配置するものであり、その相互接続
は隣接配置することで配線処理が行われるものである。
これに対して、上記各端子Ｔ１，Ｔ２，ＴＤ，ＴＳは、
後工程の自動配置・配線処理によって最終的に相互接続
されるものである。したがって、出力バッファセル３０
や入力バッファセル３１のセル数が多くなった場合に、
上記自動配線処理に時間を要するという問題点がある。
特にワンチップマイコン等、回路集積規模が大きいＬＳ
Ｉでは、出力バッファセル３０や入力バッファセル３１
のセル数が膨大となるため、自動配線処理に多大の時間
を要する。

【０００７】また、特開平４−１５９７５１号公報に記
載の技術も、上記特開平１−２８３９５０号公報の技術
と同様に自動配線処理によって最終的に各標準セル１間
を接続するものであり、標準セル１のセル数が増えた場
合に、接続処理に時間を要する。したがって、高集積度
のＬＳＩを設計する上で、効率の良い設計（配線）作業
を実現することができない。

【０００８】さらに、上記ワンチップマイコンのように
アナログ信号とデジタル信号を同時に取り扱うようなＬ
ＳＩでは、自動配置・配線処理をした場合に最終的な配
線がどのように配置されるか予想できない。したがっ
て、デジタル信号配線がアナログ信号配線に近接して平
行に配線された場合に干渉するために、アナログ信号の
Ｓ／Ｎ比が劣化するという問題点がある。特に、デジタ
ル信号配線とアナログ信号配線とを半導体チップ上で交
差させた場合に干渉が大きくなる。このようなＳ／Ｎ比
の劣化は、アナログ信号を量子化するＡ／Ｄコンバータ
では、量子化精度が低下するので極めて重要な問題点で
ある。

【０００９】本発明は、上述する問題点に鑑みてなされ
たもので、以下の点を目的とするものである。 （１）半導体装置の設計における配線処理の効率を向上
させる。 （２）自動配置・配線装置を使ってレイアウト設計して
も半導体チップのレイアウト面積の増大を抑える。 （３）自動配置・配線装置を使ってレイアウト設計して
も配線間の干渉を低減する。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体装置の設計方法に係わる第１の
手段として、矩形状のマクロセルを半導体チップ上に複
数配置し、これらマクロセルを相互接続することにより
半導体装置を設計する方法において、マクロセルの複数
辺に同一機能を有する連結端子を予め設け、複数のマク
ロセルを隣接配置する場合に、互いに隣接する各マクロ
セルの連結端子が接触状態となるように各マクロセルを
位置設定することにより接触状態にある各連結端子を相
互接続するという手段を採用する。

【００１１】また、半導体装置の設計方法に係わる第２
の手段として、矩形状のマクロセルを半導体チップ上に
複数配置し、これらマクロセルを相互接続することによ
り半導体装置を設計する方法において、マクロセルの複
数辺に同一機能を有する連結端子を予め設け、複数のマ
クロセルを離間配置する場合に、各マクロセルの間に配
線専用のマクロセルを挿入し、互いに隣り合う各マクロ
セルの連結端子が接触状態となるように各マクロセルを
位置設定することにより接触状態にある各連結端子を相
互接続するという手段を採用する。

【００１２】半導体装置の設計方法に係わる第３の手段
として、上記第２の手段において、複数のマクロセルを
離間配置する場合に、その離間距離に応じて配線専用の
マクロセルを複数挿入するという手段を採用する。

【００１３】半導体装置の設計方法に係わる第４の手段
として、上記第２の手段において、複数のマクロセルを
半導体チップのコーナ部に離間配置する場合に、前記コ
ーナ部に交差する２辺に連結端子が各々設けられたコー
ナ部配線専用のマクロセルを挿入するという手段を採用
する。

【００１４】半導体装置の設計方法に係わる第５の手段
として、上記第２または第３の手段において、連結端子
の位置が各々に異なる複数のマクロセルを離間配置する
場合に、連結端子の位置の相違を補完する位置補完専用
のマクロセルを挿入するという手段を採用する。

【００１５】半導体装置の設計方法に係わる第６の手段
として、上記第１〜第５いずれかの手段において、隣接
あるいは離間配置する複数のマクロセルは、信号の入出
力機能と当該入出力機能のテスト機能を有し、半導体チ
ップの外周辺に沿って配置される入出力バッファセルで
あり、各連結端子を相互接続することによりテスト用の
制御配線を半導体チップの外周辺に沿って周回接続する
という手段を採用する。

【００１６】半導体装置の設計方法に係わる第７の手段
として、上記第１〜第５いずれかの手段において、隣接
あるいは離間配置する複数のマクロセルは、半導体チッ
プの外周辺に沿って配置され、各チャネルのアナログ入
力信号を択一的に選択し選択信号としてＡ／Ｄコンバー
タに供給する入力バッファセルであり、各連結端子を相
互接続することにより入力バッファセル内のアナログ信
号配線を半導体チップの外周辺に沿って相互接続してＡ
／Ｄコンバータに接続するという手段を採用する。

【００１７】半導体装置の回路素子の配置・配線情報を
記憶した記憶媒体に係わる第１の手段として、方形状の
マクロセル内の回路素子の配置・配線情報を記憶した記
憶媒体において、マクロセルの対向する２辺に配置され
た同一機能を有する連結端子の配置情報と、前記２辺以
外の辺に配置された信号端子の配置情報と、前記連結端
子と信号端子と回路素子との配線情報とを含むという手
段を採用する。

【００１８】半導体装置の回路素子の配置・配線情報を
記憶した記憶媒体に係わる第２の手段として、上記第２
の手段において、マクロセルは、マクロセルは、各チャ
ネルのアナログ入力信号を択一的に選択し、選択信号と
してＡ／Ｄコンバータに供給する入力バッファセルであ
り、半導体チップの外周に沿って複数隣接配置されるこ
とにより各連結端子を相互接続して選択信号をＡ／Ｄコ
ンバータに迂回供給するという手段を採用する。

【００１９】

【発明の実施の形態】以下、図面を参照して、本発明に
係わる半導体装置の設計方法及びその回路素子の配置・
配線情報を記憶した記憶媒体の一実施形態について説明
する。なお、本実施形態は、半導体装置の一種であるワ
ンチップマイコンの設計に本発明を適用したものであ
る。

【００２０】まず始めに、図１を参照して本ワンチップ
マイコンに係わる半導体チップのレイアウト構成の概要
を説明する。この図において、符号１は半導体チップ、
２はパッド、３，３Ａ，３Ｂは入出力バッファセル（マ
クロセル）、４は内部回路セル、５，５Ａはフィルセル
（配線専用のマクロセル）、また６，６Ｂはコーナセル
（コーナ部配線専用のマクロセル）である。なお、上記
各フィルセル５，５Ａのうち、フィルセル５Ａは特に高
さ変換用フィルセル（位置補完専用のマクロセル）とい
う。

【００２１】半導体チップ１は、図示するように４つの
コーナ部Ｒ1〜Ｒ4を有する方形状に形成されており、そ
の外周辺１ａ〜１ｄに沿って複数のパッド２が所定間隔
で配置されている。各パッド２は、周知のようにボンデ
ィングワイヤまたはバンプ等を介してリードフレーム
（図示略）またはＴＡＢテープ等に接続されるものであ
り、当該半導体チップ１上の回路を外部と接続するため
のものである。このようなパッド２には、図示するよう
に半導体チップ１に電源VDD1，VDD2を供給するためのも
の、半導体チップ１を接地GND1，GND2するためのもの、
内部回路セル４と信号を入出力するためのもにあるいは
半導体チップ１にテスト用の各種信号を供給するための
ものがある。

【００２２】入出力バッファセル３，３Ａ，３Ｂは、上
記パッド２を介して信号を外部に出力すると共にパッド
２を介して外部から入力された信号を内部回路セル４に
供給する入出力機能を有するものであり、信号入出力用
のパッド２に対してそれぞれ配置される。これら入出力
バッファセル３，３Ａ，３Ｂは、図示するように方形状
に形成されると共に各パッド２に近接して配置される。

【００２３】これら入出力バッファセル３，３Ａ，３Ｂ
のうち、入出力バッファセル３は電源電圧５Ｖで駆動さ
れるものであり、入出力バッファセル３Ａ電源電圧３Ｖ
で駆動されるものである。また、入出力バッファセル３
Ｂは、Ａ／Ｄコンバータのアナログ入力信号用に設けら
れたアナログ入力バッファセルである。なお、入出力バ
ッファセル３，３Ａは、信号の入力機能に特化した入力
バッファセルあるいは信号出力機能に特化した出力バッ
ファセルとしても良く、また入出力バッファセル３Ｂ
は、信号入力機能に特化した入力バッファセルとしても
良い。

【００２４】内部回路セル４は、図示するようにＣＰＵ
（中央演算装置）、ＲＯＭ（読み出し専用メモリ）、Ｒ
ＡＭ（ランダムアクセスメモリ）及びＡ／Ｄコンバータ
等の各種マクロセルを組み合わせることにより構成され
るものであり、当該ワンチップマイコンの中枢回路部分
である。上記各入出力バッファセル３，３Ａ，３Ｂ及び
内部回路セル４は、配線によって相互接続されている。

【００２５】このようなワンチップマイコン用の半導体
チップ１では、各入出力バッファセル３に一般用電源VD
D1及び出力用電源VDD2を供給するための電源配線Ｖ1，
Ｖ2（Ｖ1：一般用電源配線，Ｖ2：出力用電源配線）、
各入出力バッファセル３，３Ａ，３Ｂを一般用接地GND1
及び出力用接地GND2に接続するための接地配線Ｇ1，Ｇ2
（Ｇ1：一般用接地配線，Ｇ2：出力用接地配線）が設け
られると共に、各入出力バッファセル３，３Ａ，３Ｂに
テスト用制御信号CTL1〜CTL3を供給するための制御配線
Ｃ1〜Ｃ3が、図示するように各入出力バッファセル３，
３Ａ，３Ｂを共通接続するように周回状に設けられてい
る。

【００２６】なお、上記電源配線Ｖ1及び接地配線Ｇ1
は、各入出力バッファセル３，３Ａ，３Ｂの一般回路に
電源を供給するためのもの、また電源配線Ｖ2及び接地
配線Ｇ2は、一般回路に比較して消費電力の大きな出力
回路に電力を供給するためのものであり、各々独立に設
けられている。なお、電源配線Ｖ1及び接地配線Ｇ1は、
内部回路セル４にも供給されている。

【００２７】図２は、各入出力バッファセル３，３Ａ，
３Ｂのうち、最も一般的な入出力バッファセル３の詳細
構成を示す平面図である。この図において、符号３ａ〜
３ｃはスイッチ回路、３ｄは駆動回路、３ｅは３ステー
ト出力回路、３ｆはプルアップ回路、３ｇは入力回路、
３ｈはイクスクルーシブノアゲート、３ｉ，３ｊはイン
バータ、３ｋ，３ｍはノアゲート、３ｎはバッファであ
る。これらの各種回路は、周知の回路素子（トランジス
タ、抵抗、コンデンサ等）によって半導体チップ１上に
形成されたものである。

【００２８】符号ＴM，ＴE，Ｔo，ＴI，ＴPは、上記内
部回路セル４から入出力バッファセル３に供給される信
号の入出力端子（信号端子）であり、方形状の入出力バ
ッファセル３の内部回路セル４側の内側辺Ｈ1に沿って
一列に配列されている。これらのうち、信号端子ＴM
は、当該入出力バッファセル３のテスト結果を示すモニ
タ信号ISMを内部回路セル４に出力するためのモニタ用
端子である。信号端子ＴEは、３ステート出力回路３ｅ
をイネーブル（enable）状態にするためイネーブル信号
ENOを入力するためのイネーブル用端子である。信号端
子Ｔoは、内部回路セル４から当該入出力バッファセル
３に対して外部への出力信号DOUTを入力するための出力
信号用端子である。信号端子ＴIは、外部からの入力信
号DINを内部回路セル４に出力するための入力信号用端
子である。また信号端子ＴPは、プルアップ回路３ｆを
作動させるためのプルアップ信号PUONを入力するための
プルアップ用端子である。

【００２９】一方、符号ＴSはパッド２に接続されるパ
ッド用入出力端子であり、入出力バッファセル３のパッ
ド２側の外側辺Ｈ2に沿って設けられている。符号ＴV1
1，Ｔ31，Ｔ21，Ｔ11，ＴG11，ＴV21，ＴG21は、上記一
般用電源VDD1、出力用電源VDD2、一般用接地GND1、出力
用接地GND2及びテスト用制御信号CTL1〜CTL3と接続する
ための連結端子であり、互いに並行に対向する上記内側
辺Ｈ1と外側辺Ｈ2に直交する上側辺Ｈ3に沿って一列に
配列されている。

【００３０】符号ＴV12，Ｔ32，Ｔ22，Ｔ12，ＴG12，Ｔ
V22，ＴG22は、上記連結端子ＴV11，Ｔ31，Ｔ21，Ｔ1
1，ＴG11，ＴV21，ＴG21に対して各々対を成すように下
側辺Ｈ4つまり上記上側辺Ｈ3に平行する辺に沿って一列
に配列された連結端子である。これら連結端子ＴV12，
Ｔ32，Ｔ22，Ｔ12，ＴG12，ＴV22，ＴG22は、内部配線
Ｖ1a，Ｃ3a，Ｃ2a，Ｃ1a，Ｇ1a，Ｖ2a，Ｇ2aによって互
いに対を成す上記連結端子ＴV11，Ｔ31，Ｔ21，Ｔ11，
ＴG11，ＴV21，ＴG21に各々共通接続されている。

【００３１】これら各連結端子のうち、互いに対を成す
連結端子ＴV11，ＴV12は。上記一般用電源VDD1用に設け
られた一般電源用連結端子であり、図１に示す電源配線
Ｖ1に接続される。連結端子Ｔ31，Ｔ32は、テスト用制
御信号CTL3用に設けられた第３テスト用連結端子であ
り、図１に示す制御配線Ｃ3に接続される。連結端子Ｔ2
1，Ｔ22は、テスト用制御信号CTL2用に設けられた第２
テスト用連結端子であり、図１に示す制御配線Ｃ2に接
続される。連結端子Ｔ11，Ｔ12は、テスト用制御信号CT
L1用に設けられた第１テスト用連結端子であり、図１に
示す制御配線Ｃ1に接続される。連結端子ＴG11，ＴG12
は、一般用接地GND1用に設けられた一般接地用連結端子
であり、図１に示す接地配線Ｇ1に接続される。連結端
子ＴV21，ＴV22は、出力用電源VDD2用に設けられた出力
電源用連結端子であり、図１に示す電源配線Ｖ2に接続
される。連結端子ＴG21，ＴG22は、出力用接地GND2用に
設けられた出力接地用連結端子であり、図１に示す接地
配線Ｇ2に接続される。

【００３２】ノアゲート３ｋは、テスト用制御信号CTL1
とテスト用制御信号CTL2の論理和の否定を取ってスイッ
チ回路３ａに切替制御信号として出力するものである。
スイッチ回路３ａは、この切替制御信号に基づいて上記
イネーブル信号ENOあるいはテスト用制御信号CTL2の何
れか一方を択一的に選択してインバータ３ｊに出力する
ものである。インバータ３ｊは、スイッチ回路３ａの出
力信号を反転し、出力制御信号として駆動回路３ｄ及び
イクスクルーシブノアゲート３ｈに出力するものであ
る。

【００３３】一方、スイッチ回路３ｂは、上記出力信号
DOUTあるいはインバータ３ｉによって反転されたテスト
用制御信号CTL1の何れか一方を上記切替制御信号に基づ
いて択一的に選択して駆動回路３ｄに出力するものであ
る。駆動回路３ｄは、このようにスイッチ回路３ｂから
入力された信号を上記出力制御信号に基づいて３ステー
ト出力回路３ｅに出力するものである。３ステート出力
回路３ｅは、駆動回路３ｄから入力された信号を電力増
幅して入出力端子ＴSに出力するものである。

【００３４】入力回路３ｇは、パッド用入出力端子ＴS
を介してパッド２から入力された入力信号をバッファリ
ングし、信号端子ＴIに出力するものである。ノアゲー
ト３ｍは、テスト用制御信号CTL1、テスト用制御信号CT
L2及びテスト用制御信号CTL3の論理和の否定を取り、切
替制御信号としてスイッチ回路３ｃに出力するものであ
る。スイッチ回路３ｃは、上記プルアップ信号PUONある
いはバッファ３ｎによってバッファリングされたテスト
用制御信号CTL3の何れか一方をノアゲート３ｍから入力
された切替制御信号に基づいて択一的に選択し、プルア
ップ駆動信号としてプルアップ回路３ｆ及びイクスクル
ーシブノアゲート３ｈに出力するものである。

【００３５】プルアップ回路３ｆは、上記プルアップ駆
動信号に基づいて３ステート出力回路３ｅの出力端つま
りパッド用入出力端子ＴSを所定の抵抗値でプルアップ
したり、またはプルアップしないようにするものであ
る。イクスクルーシブノアゲート３ｈは、プルアップ駆
動信号と上記ノアゲート３ｋから入力された出力制御信
号との排他的論理和の否定を取り、モニタ信号ISMとし
て信号端子ＴMに出力するものである。

【００３６】以上のように、本実施形態の入出力バッフ
ァセル３は、信号の入出力機能に当該入出力機能の動作
を確認するためのテスト機能を追加したものであり、テ
スト用制御信号CTL1〜CTL3に基づいて上記各回路が動作
することによって、入出力機能の動作をテストするよう
になっている。

【００３７】なお、入出力バッファセル３Ａは、このよ
うな入出力バッファセル３に対して駆動電圧が異なるば
かりではなく、入出力バッファセル３の上側辺Ｈ3と下
側辺Ｈ4の内側辺Ｈ1側を変位量Ｓだけ短くした形状つま
りセル高さが低い形状に構成さると共に（図１参照）、
入出力バッファセル３の連結端子ＴV11，Ｔ31，Ｔ21，
Ｔ11，ＴG11の上側辺Ｈ3上の位置を上記変位量Ｓに対応
させて外側辺Ｈ2側に移動させた（つまり配線高さが異
なる）形状に構成されている。

【００３８】入出力バッファセル３Ｂは、入出力バッフ
ァセル３と同様な外形形状に形成されているが、Ａ／Ｄ
コンバータの各チャネル（３チャネル）用に設けられて
いるので、パッド用入出力端子ＴSに入力されたアナロ
グ入力信号を別途設けられたスイッチ回路を介してＡ／
Ｄコンバータ（本体回路）に取り込むように構成されて
いる。

【００３９】このように構成された入出力バッファセル
３，３Ａ，３Ｂは、上述した各回路の回路素子や端子の
配置及び配線が規定されたハードマクロとして予め設計
され、後述する設計装置内にマクロライブラリの１つと
して記憶される。半導体装置の設計に供されるマクロセ
ルには、ハードマクロとして保存されるものとソフトマ
クロとして保存されるものとがある。なお、ソフトマク
ロは、ハードマクロのように各回路素子の配置や配線を
規定することなく、例えばネットリスト等のように個々
の回路素子の機能的な接続関係を規定するものである。

【００４０】これら入出力バッファセル３，３Ａ，３Ｂ
の構成上の特徴は、上述したように連結端子ＴV11，Ｔ3
1，Ｔ21，Ｔ11，ＴG11，ＴV21，ＴG21を上側辺Ｈ3に沿
って一列に配列し、かつこの上側辺Ｈ3に対して並列対
向する下側辺Ｈ4に、つまり内側辺Ｈ1と外側辺Ｈ2の各
下端部を接続する辺であって上記上側辺Ｈ3に連結端子
ＴV11，Ｔ31，Ｔ21，Ｔ11，ＴG11，ＴV21，ＴG21と同一
機能を有する連結端子ＴV12，Ｔ32，Ｔ22，Ｔ12，ＴG1
2，ＴV22，ＴG22を対を成して設け、これらの間を内部
配線Ｖ1a，Ｃ3a，Ｃ2a，Ｃ1a，Ｇ1a，Ｖ2a，Ｇ2aによっ
て各々共通接続する点にある。なお、内部配線は、直線
状でも屈曲していても良く、また複数の配線層に跨って
いても良い。

【００４１】すなわち、互いに対を成す各連結端子ＴV1
1，Ｔ31，Ｔ21，Ｔ11，ＴG11，ＴV21，ＴG21と連結端子
ＴV12，Ｔ32，Ｔ22，Ｔ12，ＴG12，ＴV22，ＴG22とは、
例えば外側辺Ｈ2を基準位置（高さ）とした場合に、上
側辺Ｈ3上あるいは下側辺Ｈ4上に沿って同一位置に設け
られており、したがって各内部配線Ｖ1a，Ｃ3a，Ｃ2a，
Ｃ1a，Ｇ1a，Ｖ2a，Ｇ2aは、外側辺Ｈ2（つまり内側辺
Ｈ1）に対して互いに平行に配線されている。なお、こ
れら各内部配線Ｖ1a，Ｃ3a，Ｃ2a，Ｃ1a，Ｇ1a，Ｖ2a，
Ｇ2aは、必ずしも平行配線される必要はない。

【００４２】続いて、図３及び図４を参照して、フィル
セル５，５Ａ及びコーナセル６，６Ａの詳細構成につい
て説明する。このフィルセル５，５Ａ及びコーナセル
６，６Ａは、内部に回路素子を備えない配線専用のマク
ロセルである。中でも、コーナセル６，６Ａは、半導体
チップ１のコーナ部に配置されるコーナ部配線専用のマ
クロセルである。これらフィルセル５，５Ａとコーナセ
ル６，６Ａとは、図１にも示すように、複数設けられた
入出力バッファセル３，３Ａ，３Ｂを一般用電源VDD1、
出力用電源VDD2、一般用接地GND1、出力用接地GND2及び
テスト用制御信号CTL1〜CTL3に共通接続するために、離
間配置された各入出力バッファセル３，３Ａ，３Ｂの間
に挿入状態で配置される。

【００４３】フィルセル５は、図３（ａ）に示すよう
に、上記入出力バッファセル３の連結端子ＴV11，Ｔ3
1，Ｔ21，Ｔ11，ＴG11，ＴV21，ＴG21と連結端子ＴV1
2，Ｔ32，Ｔ22，Ｔ12，ＴG12，ＴV22，ＴG22に対して上
側辺Ｈ3b上あるいは下側辺Ｈ4b上の同一位置に設けられ
た各々一対の連結端子ＴV11b，Ｔ31b，Ｔ21b，Ｔ11b，
ＴG11b，ＴV21b，ＴG21bと連結端子ＴV12b，Ｔ32b，Ｔ2
2b，Ｔ12b，ＴG12b，ＴV22b，ＴG22b、またこれら各対
の連結端子ＴV11b，Ｔ31b，Ｔ21b，Ｔ11b，ＴG11b，ＴV
21b，ＴG21bと連結端子ＴV12b，Ｔ32b，Ｔ22b，Ｔ12b，
ＴG12b，ＴV22b，ＴG22bを互いに直線接続する内部配線
Ｖ1b，Ｃ3b，Ｃ2b，Ｃ1b，Ｇ1b，Ｖ2b，Ｇ2bとから構成
されている。

【００４４】このようなフィルセル５は、内側辺Ｈ1b
（外側辺Ｈ2b）の長さ（セル幅）が所定の幅Ｄ1に規定
されており、上記入出力バッファセル３と同様にハード
マクロとして予めライブラリ化されている。なお、本実
施形態では、このフィルセル５の他に、図示するように
フィルセル５のセル幅Ｄ1に対して２倍の幅２Ｄ1を有す
るフィルセル５’も、ハードマクロセル・ライブラリの
１つとして後述する設計装置内に記憶されている。

【００４５】フィルセル５Ａ（高さ変換用フィルセル）
は、上記入出力バッファセル３の下側辺Ｈ4の連結端子
ＴV12，Ｔ32，Ｔ22，Ｔ12，ＴG12と入出力バッファセル
３Ａの上側辺Ｈ3の連結端子ＴV11，Ｔ31，Ｔ21，Ｔ11，
ＴG11との位置の相違を補完する位置補完専用のマクロ
セルである。この高さ変換用フィルセル５Ａは、図３
（ｂ）に示すように上側辺Ｈ3d上の各連結端子ＴV11d，
Ｔ31d，Ｔ21d，Ｔ11d，ＴG11dの位置と下側辺Ｈ4d上の
各連結端子ＴV12d，Ｔ32d，Ｔ22d，Ｔ12d，ＴG12dの位
置とが上述した変位量Ｓだけ外側辺Ｈ2d側に変位させる
べくクランク状に屈曲した内部配線Ｖ1d，Ｃ3d，Ｃ2d，
Ｃ1d，Ｇ1dによって連結したものである。

【００４６】なお、上側辺Ｈ3d上の連結端子ＴV21d，Ｔ
G21d及び下側辺Ｈ4d上の連結端子ＴV22d，ＴG22dについ
ては、上記フィルセル５と同様に同一位置に配置されて
おり、内部配線Ｖ2d，Ｇ2dによって電気的に接続されて
いる。高さ変換用フィルセル５Ａも、幅（内側辺Ｈ1dつ
まり外側辺Ｈ2dの長さ）が上記フィルセル５と同様にセ
ル幅Ｄ1に規定されており、ハードマクロの１つとして
予めライブラリ化されている。

【００４７】コーナセル６は、図４に示するように正方
形状、つまり互いに平行する内側辺Ｈ1eと外側辺Ｈ2e並
びに上側辺Ｈ3eと下側辺Ｈ4eとが同一長さに形成されて
いる。上側辺Ｈ3eには、入出力バッファセル３及びフィ
ルセル５，５’と同様位置に連結端子ＴV11e，Ｔ31e，
Ｔ21e，Ｔ11e，ＴG11e，ＴV21e，ＴG21eが設けられ、上
側辺Ｈ3eと直行する内側辺Ｈ1eには、これら連結端子Ｔ
V11e，Ｔ31e，Ｔ21e，Ｔ11e，ＴG11e，ＴV21e，ＴG21e
と対を成す連結端子ＴV12e，Ｔ32e，Ｔ22e，Ｔ12e，ＴG
12e，ＴV22e，ＴG22eがそれぞれ設けられている。

【００４８】これら互いに対を成す連結端子ＴV11e，Ｔ
31e，Ｔ21e，Ｔ11e，ＴG11e，ＴV21e，ＴG21eと連結端
子ＴV12e，Ｔ32e，Ｔ22e，Ｔ12e，ＴG12e，ＴV22e，ＴG
22eとの間は、中央部で直角に屈曲した内部配線Ｖ1e，
Ｃ3e，Ｃ2e，Ｃ1e，Ｇ1e，Ｖ2e，Ｇ2eによって共通接続
されている。これら各連結端子ＴV11e，Ｔ31e，Ｔ21e，
Ｔ11e，ＴG11e，ＴV21e，ＴG21e及び連結端子ＴV12e，
Ｔ32e，Ｔ22e，Ｔ12e，ＴG12e，ＴV22e，ＴG22eは、図
１に示した各入出力バッファセル３，３Ａ，３Ｂの連結
端子と接続される。

【００４９】なお、コーナセル６Ａについては図示しな
いが、コーナセル６における連結端子ＴV12e，Ｔ32e，
Ｔ22e，Ｔ12e，ＴG12eの上側辺Ｈ3e上の位置を上述した
フィルセル５Ａの下側辺Ｈ4d上の各連結端子ＴV12d，Ｔ
32d，Ｔ22d，Ｔ12d，ＴG12dの位置つまり上記変位量Ｓ
に対応させて外側辺Ｈ2e側に変位させた形状に構成され
ている。本実施形態では、図１に示すように、コーナセ
ル６Ａが半導体チップ１のコーナ部Ｒ1に、またコーナ
セル６が半導体チップ１のコーナ部Ｒ2に配置されてい
る。

【００５０】次に、本実施形態で用いる設計装置につい
て、図５に示すブロック図を参照して説明する。

【００５１】この図において、符号１０は設計装置、１
１は操作表示部、１２はデバイスファイル記憶部、１３
は回路接続情報記憶部、１４はマクロ内接続情報記憶
部、１５はマクロ内配置情報記憶部、１６はレイアウト
情報記憶部、１７はレイアウト設計部、１８は接続検証
部、１９は遅延性能検証部、２０はマスク設計製造部、
また２１はバスラインである。本設計装置１０は、機能
的には上記各部から構成されているが、実体的にはこれ
ら各部の機能を実現させるための各種プログラムを搭載
したコンピュータシステムによって構築されている。

【００５２】操作表示部１１は、設計作業者の操作指示
情報の入力及び当該ワンチップマイコンの設計に係わる
各種設計情報の画面表示を行うものであり、例えばキー
ボード、ポインティングデバイス（タブレットあるいは
マウス）及びディスプレイ等から構成されるものであ
る。デバイスファイル記憶部１２は、当該ワンチップマ
イコンの仕様、入出力バッファセル３及び内部回路セル
４を構成する各種要素回路の仕様等を記憶するものであ
り、例えばハードディスク装置等の磁気ディスク装置で
ある。

【００５３】回路接続情報記憶部１３は、上記各要素回
路の回路図及び以下に説明する回路設計作業を経て得ら
れたワンチップマイコンの全回路図を階層的に記憶する
と共に、入出力バッファセル３や内部回路セル４を構成
する各種要素回路間の接続関係や入出力バッファセル３
とパッド２との接続関係を記憶している。このような回
路接続情報記憶部３は、ハードディスク装置等の磁気デ
ィスク装置である。

【００５４】マクロ内接続情報記憶部１４は、上記要素
回路の幾つかをソフトマクロとして記憶するものであ
り、各ソフトマクロ毎に回路素子の接続情報を記憶する
ものである。このマクロ内接続情報記憶部１４も、例え
ばハードディスク装置等の磁気ディスク装置である。マ
クロ内配置情報記憶部１５は、上記内部回路セル４を構
成する要素回路の幾つか、また上記入出力バッファセル
３，３Ａ，３Ｂ、フィルセル５，５’，５Ａ及びコーナ
セル６，６Ａをハードマクロとして記憶するものであ
り、ハードディスク装置あるいは磁気ディスク装置等の
記録媒体である。

【００５５】このマクロ内配置情報記憶部１５は、例え
ば入出力バッファセル３，３Ａ，３Ｂのハードマクロ
（入出力バッファ用ハードマクロ）、フィルセル５，
５’，５Ａの各ハードマクロ（フィルセル用ハードマク
ロ）及びコーナセル６，６Ａの各ハードマクロ（コーナ
セル用ハードマクロ）について、各ハードマクロの形状
や回路素子の物理的な配置状態及び配線状態を配置・配
線情報として記憶する。

【００５６】なお、フィルセル５，５’，５Ａ及びコー
ナセル６，６Ａは、上述したように回路素子を含まず、
内部配線Ｖ1b，Ｃ3b，Ｃ2b，Ｃ1b，Ｇ1b，Ｖ2b，Ｇ2b、
内部配線Ｖ1c，Ｃ3c，Ｃ2c，Ｃ1c，Ｇ1c，Ｖ2c，Ｇ2c、
内部配線Ｖ1d，Ｃ3d，Ｃ2d，Ｃ1d，Ｇ1d，Ｖ2d，Ｇ2dあ
るいは内部配線Ｖ1e，Ｃ3e，Ｃ2e，Ｃ1e，Ｇ1e，Ｖ2e，
Ｇ2eのみによって構成されているので、フィルセル用ハ
ードマクロ及びコーナセル用ハードマクロについては、
配置・配線情報として形状と配線状態のみがマクロ内配
置情報記憶部１５に登録されている。

【００５７】ここで、どのマクロセルをソフトマクロと
してあるいはハードマクロとして記憶するかは、種々の
事情にも依るが、例えばマクロセルを構成する各回路素
子の相対的な配置場所が異なると遅延時間や伝搬時間、
基準電圧等に特性が変わってしまうようなものがハード
マクロとされ、相対的な配置が変わっても特性にあまり
影響がないものはソフトマクロとされる。

【００５８】ハードマクロだけで矩形状の半導体チップ
１にレイアウトしようとすると、ハードマクロが収まら
ない領域ができてしまう等配置の自由度が低下し、チッ
プサイズが大きくなってしまう。しかし、ソフトマクロ
であれば、所定の領域に所定の回路素子を詰め込んでレ
イアウトすることができるので、半導体チップ１のチッ
プサイズを小さくすることができる。したがって、ハー
ドマクロは必要最小限の回路要素にとどめることが望ま
しい。

【００５９】レイアウト情報記憶部１６は、当該ワンチ
ップマイコンの設計作業によって得られた各回路素子の
配置情報を記憶するものであり、例えばハードディスク
装置等の磁気ディスク装置である。このレイアウト情報
記憶部１６には、ワンチップマイコンの設計作業の進行
に従って順次更新される半導体チップ１の各回路素子の
配置情報が適宜登録されることになる。

【００６０】レイアウト設計部１７は、上述した各部か
ら取得される情報に基づいて半導体チップ１上の各回路
素子の配置を設計する機能部分である。このレイアウト
設計部１７の機能は、半導体チップ１上への各回路素子
の配置決定を支援するレイアウト設計支援プログラムに
よってソフトウエア的に実現されるものである。レイア
ウト設計部１７によって設計された各回路素子の配置情
報は、上記レイアウト情報記憶部１６に記憶されること
になる。

【００６１】接続検証部１８は、上記レイアウト設計部
１７によってレイアウト設計された各回路素子の接続状
態を回路接続情報記憶部１３に記憶された全体回路図を
参照することによって検証するものである。この接続検
証部１８の機能は、専用の接続検証プログラムによって
ソフトウエア的に実現される。遅延性能検証部１９は、
上記レイアウト設計部７によってレイアウト設計された
配線の寄生抵抗や寄生容量を算出し、半導体チップ１の
遅延性能をデバイスファイル記憶部１２に記憶された各
種仕様に基づいて検証するものである。

【００６２】マスク設計製造部２０は、レイアウト設計
が完了した半導体チップ１の各回路素子の配置情報に基
づいて、当該半導体チップ１の製造に必要なマスクを設
計するための機能要素である。マスク設計製造部２０の
機能は、配置情報から各層のマスク設計を支援するマス
ク設計支援プログラムによってソフトウエア的に実現さ
れる。最後に、バスライン２１は、上述した各部を機能
的に接続するものである。

【００６３】本実施形態に係わるワンチップマイコンの
設計方法は、このように構成された設計装置１０を用い
ることにより実現されるが、当該設計装置１０は、上述
したようにマクロ内配置情報記憶部１５に入出力バッフ
ァセル３，３Ａ，３Ｂのハードマクロ（入出力バッファ
用ハードマクロ）、フィルセル５，５’，５Ａの各ハー
ドマクロ（フィルセル用ハードマクロ）及びコーナセル
６，６Ａの各ハードマクロ（コーナセル用ハードマク
ロ）を記録する点を特徴としている。そこで、設計装置
１０を用いた設計方法を説明する前に、これら入出力バ
ッファ用ハードマクロ、フィルセル用ハードマクロ及び
コーナセル用ハードマクロの各設計方法について以下に
説明する。

【００６４】図６は、入出力バッファ用ハードマクロの
設計手順を示すフローチャートである。入出力バッファ
用ハードマクロを設計する場合、まず最初に入出力バッ
ファセル３，３Ａ，３Ｂの回路構成が設計される（ステ
ップＳa1）。設計作業者は、例えば回路設計ツール等を
用いることにより、図２に示した入出力バッファセル
３，３Ａ，３Ｂの各回路を設計する。そして、この回路
設計の結果として、入出力バッファセル３，３Ａ，３Ｂ
を構成する各回路素子の機能的な接続情報が上記マクロ
内接続情報記憶部１４に登録される（ステップＳa2）。

【００６５】ステップＳa3では、設計しようとするマク
ロセルがハードマクロであるか否かが判断されるが、本
実施形態では入出力バッファセル３，３Ａをハードマク
ロとして構成するので、当該ステップＳa3の判断は「Ｙ
ｅｓ」となりステップＳa4の処理が引き続いて行われ
る。すなわち、入出力バッファセル３，３Ａを構成する
各回路素子（図２参照）の配置及び配線がレイアウト設
計され、その配置・配線情報が入出力バッファ用ハード
マクロの属性情報としてマクロ内配置情報記憶部１５に
登録される（ステップＳa5）。

【００６６】ここで、本実施形態では、上述したように
内部配線の配線高さが異なる入出力バッファセル３及び
入出力バッファセル３Ａを用いてワンチップマイコンを
構成している（図１参照）。したがって、このような入
出力バッファセル３，３Ａを識別するために、マクロ内
配置情報記憶部１５には、入出力バッファ用ハードマク
ロの属性情報として入出力バッファセル３，３Ａの配線
高さ情報や連結端子の配列情報等が上記配置・配線情報
と共に登録されるようになっている。

【００６７】さらに、上記パッド２も併せて入出力バッ
ファセル３，３Ａ，３Ｂをハードマクロ化する場合に
は、ステップＳa6の判断が「Ｙｅｓ」となり、入出力バ
ッファセル３の配置に対してパッド２の配置がレイアウ
ト設計され（ステップＳa7）、当該パッド２とこれに付
属する保護回路の配置・配線情報が入出力バッファ用ハ
ードマクロの属性情報としてマクロ内配置情報記憶部１
５に登録される（ステップＳa8）。なお、本実施形態の
入出力バッファセル３，３Ａ，３Ｂは、図２に示すよう
にパッド２を含むものではないので、上記ステップＳa
7，Ｓa8の処理は省略される。

【００６８】このようにして、入出力バッファセル３，
３Ａ，３Ｂを構成する各回路素子の配置・配線情報及び
パッド２と保護回路の配置・配線情報が入出力バッファ
用ハードマクロの属性情報としてマクロ内配置情報記憶
部１５に登録されると、また上記ステップＳa3，Ｓa6に
おける判断が「Ｎｏ」となった場合には、以上の処理に
よって設計された各入出力バッファセル３，３Ａ，３Ｂ
の動作が、例えばシミュレーションツールを用いること
により検証され（ステップＳa9）、入出力バッファセル
３，３Ａ，３Ｂに係わる各々の入出力バッファ用ハード
マクロの設計が終了する。ここで行う検証は、入出力バ
ッファセル３，３Ａ，３Ｂにおける信号の遅延特性が、
所定に規格を満足するか否かを検証したり、テスト用制
御信号CTL１〜CTL3に対するテスト機能が正常に動作す
るかを検証するものである。

【００６９】なお、入出力バッファセル３，３Ａ，３Ｂ
をパッド２も併せてハードマクロ化する場合とは、パッ
ド２から入出力バッファセル３，３Ａ，３Ｂあるいは所
定の回路に至る配線長や配線経路を一定にしたい場合で
ある。例えば、Ａ／Ｄコンバータの基準電圧入力バッフ
ァのように、パッド２から当該基準電圧入力バッファあ
るいは基準電圧発生回路に至る配線長が自動配線処理に
よって配線した場合には配線処理の度に異なった長さに
なるので、基準電圧発生回路で発生する基準電圧の絶対
値が配線処理の度に変わってしまうことになる。

【００７０】このような場合、パッド２を含めて入力バ
ッファあるいは基準電圧発生回路をハードマクロ化して
おくことが望ましい。また、パッド２の最小間隔と入出
力バッファの幅とが等しい場合には、パッド２の位置に
対応させて入出力バッファセル３，３Ａ，３Ｂを配置す
ることができるので、パッド２を含めて入出力バッファ
をハードマクロ化しておくことで、レイアウト設計に要
する時間を短縮することができる。

【００７１】一方、フィルセル用ハードマクロを設計す
る場合には、フィルセル５，５’，５Ａは、回路素子を
含まず、内部配線Ｖ1b，Ｃ3b，Ｃ2b，Ｃ1b，Ｇ1b，Ｖ2
b，Ｇ2b、内部配線Ｖ1c，Ｃ3c，Ｃ2c，Ｃ1c，Ｇ1c，Ｖ2
c，Ｇ2cあるいは内部配線Ｖ1d，Ｃ3d，Ｃ2d，Ｃ1d，Ｇ1
d，Ｖ2d，Ｇ2dのみによって構成されているので、上記
ステップＳa1，Ｓa2にの処理が省略される。そして、本
実施形態では、フィルセル５，５’，５Ａも上記入出力
バッファセル３と同様にハードマクロ化されるので、ス
テップＳa3の判断は「Ｙｅｓ」となり、ステップＳa4に
おいて上記各内部配線配置・配線情報がフィルセル用ハ
ードマクロの属性情報としてマクロ内配置情報記憶部１
５に登録される。

【００７２】また、図３に示したように、フィルセル
５，５’，５Ａは、パッド２を含まないのでステップＳ
a6の判断は「Ｎｏ」となるが、回路素子を含まないので
ステップＳa9におけるシミュレーションを行うことな
く、フィルセル５，５’，５Ａに対応した各々のフィル
セル用ハードマクロの設計が終了する。

【００７３】次に、上記設計装置１０を用いたワンチッ
プマイコンの設計方法について、図７に示すフローチャ
ートに沿って詳しく説明する。

【００７４】ワンチップマイコンの設計では、まず始め
に予め決定された仕様を満足するワンチップマイコンの
全回路が設計され、上記設計装置１０の回路接続情報記
憶部１３に登録される（ステップＳb1）。この全回路設
計において、設計作業者は、操作表示部１１を操作する
ことによってデバイスファイル記憶部１２に記憶された
ワンチップマイコンの各種仕様を参照して回路設計作業
を遂行する。設計作業者は、例えば回路接続情報記憶部
１３からワンチップマイコンの仕様を満足するような要
素回路を選択し、これら個々の要素回路を相互接続する
ことによって最終的にワンチップマイコンの全回路を設
計する。

【００７５】このようにして全回路の設計が終了する
と、設計装置１０は、この全回路をネットリストに展開
（変換）し（ステップＳb2）、回路接続情報記憶部１３
に別途記憶させる。そして、全回路の回路規模に基づい
て半導体チップ１のチップサイズを見積もり（ステップ
Ｓb3）、このチップサイズから各パッド２の間隔と半導
体チップ１を収納するパッケージを決定する（ステップ
Ｓb4）。

【００７６】さらに、設計作業者は、操作表示部１１を
操作することにより上記内部回路セル４の各要素回路に
対応するマクロセル（ソフトマクロあるいはハードマク
ロ）をマクロ内接続情報記憶部１４あるいはマクロ内配
置情報記憶部１５から選択抽出し、半導体チップ１のフ
ロアプランを検討する（ステップＳb5）。このフロアプ
ランの決定作業では、回路素子のレイアウトが予め決ま
っているハードマクロの概略配置を決定し、かつソフト
マクロについては回路規模からおおよその専有面積を見
積もることによって半導体チップ１上の概略配置を決定
する。この概略配置は、各マクロセル間の信号配線を考
慮し、信号配線長が短くかつ信号の伝搬遅延が小さくな
るように配置を決定する。

【００７７】このようにして内部回路セル４の各要素回
路に対応する各マクロセルのフロアプランを決定する
と、設計装置１０は、マクロ内配置情報記憶部１５から
回路設計で指定された入出力バッファ用ハードマクロを
選択することにより入出力バッファセル３，３Ａ，３Ｂ
をパッド２の近傍に仮配置し（ステップＳb6）、さらに
コーナセル用ハードマクロをマクロ内配置情報記憶部１
５から選択することによりコーナセル６，６Ａを半導体
チップ１のコーナ部に配置する（ステップＳb7）。例え
ば、図１に示すように、多数の入出力バッファセル３，
３Ａがパッド２の内側に半導体チップ１の各外周辺１ａ
〜１ｄに沿うように配置され、またコーナセル６が半導
体チップ１の右下のコーナ部１ｂに配置され、左下のコ
ーナ部１ａにはコーナセル６Ａが配置される。

【００７８】ここで、各入出力バッファセル３，３Ａ，
３Ｂは、外側辺Ｈ2がパッド２側（内側辺Ｈ1が内部回路
セル４側）に方向設定され、かつ各々の外側辺Ｈ2が半
導体チップ１の各外周辺１ａ〜１ｄに対して概略同一距
離に位置するように、つまり各々の外周辺１ａ〜１ｄに
ついて配置された入出力バッファセル３，３Ａ，３Ｂ内
の各内部配線Ｖ1，Ｃ3，Ｃ2，Ｃ1，Ｇ1，Ｖ2，Ｇ2の外
周辺１ａ〜１ｄに対する位置がほぼ同一となるように配
置される。ここでは、各入出力バッファセル３，３Ａ，
３Ｂは概略の位置に仮配置され、後述するステップＳb8
の処理によって最終的に詳細に位置設定される。

【００７９】コーナセル６は、外側辺Ｈ2e及び下側面Ｈ
4eを半導体チップ１の外周側とし、外側辺Ｈ2e及び下側
面Ｈ4eが入出力バッファセル３，３Ａ，３Ｂの外側辺Ｈ
2と一直線上に並ぶように配置される。コーナセル６Ａ
は、コーナセル６を時計回りに９０度回転させた姿勢で
外側辺Ｈ2e及び下側面Ｈ4eが入出力バッファセル３，３
Ａ，３Ｂの外側辺Ｈ2と一直線上に並ぶように配置され
る。

【００８０】このようなコーナセル６，６Ａの配置が完
了すると、ステップＳb8において半導体チップ１上に多
数配置された入出力バッファセル３，３Ａ，３Ｂの配
線、つまり各内部配線Ｖ1，Ｃ3，Ｃ2，Ｃ1，Ｇ1，Ｖ2，
Ｇ2の相互接続が行われる。ステップＳb8では、図１に
示すようにフィルセル５，５’，５Ａあるいはコーナセ
ル６，６Ａを入出力バッファセル３，３Ａ，３Ｂの間に
適切配置することによって各内部配線Ｖ1，Ｃ3，Ｃ2，
Ｃ1，Ｇ1，Ｖ2，Ｇ2を相互接続するが、当該ステップＳ
b8の詳細処理については、図８に示すフローチャートに
沿って説明する。

【００８１】なお、以下の説明では、半導体チップ１の
外周辺１ｃに沿って配置された入出力バッファセル３，
３Ａ，３Ｂのうち、最も左に位置する入出力バッファセ
ル３Ａから終端セル（５Ｖ用マクロと表記された入出力
バッファセル３）までの間の各入出力バッファセル３，
３Ａの相互配線を例に取って説明する。ここで、終端セ
ルとは、上記５Ｖ用マクロと表記された入出力バッファ
セル３のように互いに隣り合うマクロセル間を接続しな
い部位Ｋの手前に位置するマクロセル、あるいは右側に
隣り合うマクロセルが存在しないコーナセル６を指す。

【００８２】例えば、５Ｖ用の入出力バッファセル３
と、これに隣接するアナログ用入力バッファセル３Ｂと
は、使用する電源を別系統とすることにより、Ａ／Ｄコ
ンバータのようなアナログ回路にデジタルノイズが重畳
することを防止している。このような場合に、マクロセ
ル間の配線は行わない。

【００８３】当該ステップＳb8の処理の開始が指示され
ると、レイアウト設計部１７は、外周辺１ｃに沿って配
置された入出力バッファセル３，３Ａあるいはコーナセ
ル６，６Ａの何れかのマクロセルを指し示す制御変数ｉ
を「０」に初期設定する（ステップＳc1）。そして、デ
バイスファイル記憶部１２または操作表示部１１から入
出力バッファセル３，３Ａの個数（バッファ数）Ｎが入
力されると（ステップＳc2）、上記制御変数ｉがバッフ
ァ数Ｎよりも大きいか否かを判断する（ステップＳc
3）。

【００８４】ここで、図１に示す例では、上記終端セル
までの間の入出力バッファセル３，３Ａは合計５個配置
されているので、バッファ数Ｎ＝８が操作表示部１１ま
たはデバイスファイル記憶部１２から入力されることに
なる。また、本実施形態では、外周辺１ｃの左端のコー
ナセル６Ａに制御変数ｉ＝０を割り当て、右に移動する
程順次制御変数ｉの値が増えるように設定している。し
たがって、終端セルであるコーナセル６の制御変数ｉは
「９」となる。

【００８５】いま、ｉ＝０かつＮ＝８なので、上記ステ
ップＳc3における判断は「Ｎｏ」となり、レイアウト設
計部１７は、制御変数ｉ（＝０）と制御変数ｉ＋１（＝
１）に該当すマクロセルの属性情報をマクロ内配置情報
記憶部１５から取得し（ステップＳc4）、両者の属性情
報が一致するか否かを判断する（ステップＳc5）。ここ
で、マクロセルの属性情報とは、入出力バッファセル
３，３Ａ，３Ｂの名称、バッファのサイズ（電流駆動能
力）及び連結端子の数、機能、配線位置、セル高さ等の
情報を含む。本ステップＳc5では、これら属性情報のう
ち、セル高さと連結端子の配置位置の情報を利用する。

【００８６】ここで、制御変数ｉ＝０及び制御変数ｉ＋
１＝１に該当するマクロセルは、左端のコーナセル６Ａ
と該コーナセル６Ａの右隣に位置する入出力バッファセ
ル３Ａであり、マクロセルの種類は異なるが、セル高さ
と連結端子の配置位置とその機能の属性は同一なので、
ステップＳc5における判断は「Ｙｅｓ」となる。

【００８７】この結果、レイアウト設計部１７は、ステ
ップＳc11の処理を進め、制御変数ｉ＝０に該当するコ
ーナセル６Ａの右辺と制御変数ｉ＋１＝１に該当する入
出力バッファセル３Ａの左辺とが接触しているか否かを
概略配置情報に基づいて判断する。ここでは、これら各
マクロセルは接触しているので、ステップＳc11におけ
る判断は「Ｙｅｓ」となり、引き続いてステップＳc12
の処理が実行される。

【００８８】すなわち、このステップＳc11の判断が
「Ｙｅｓ」の場合、つまりコーナセル６Ａの上側辺Ｈ3e
の各連結端子ＴV11e，Ｔ31e，Ｔ21e，Ｔ11e，ＴG11e，
ＴV21e，ＴG21eと入出力バッファセル３Ａの下側辺Ｈ4
の各連結端子ＴV12，Ｔ32，Ｔ22，Ｔ12，ＴG12，ＴV2
2，ＴG22が接触するように上記ステップＳc7において入
出力バッファセル３Ａがコーナセル６Ａに対して配置さ
れていた場合には、ステップＳc12において当該接触状
態にある各連結端子ＴV11e，Ｔ31e，Ｔ21e，Ｔ11e，ＴG
11e，ＴV21e，ＴG21eと各連結端子ＴV12，Ｔ32，Ｔ22，
Ｔ12，ＴG12，ＴV22，ＴG22が相互接続される。

【００８９】このように本実施形態では、コーナセル６
Ａの連結端子ＴV11e，Ｔ31e，Ｔ21e，Ｔ11e，ＴG11e，
ＴV21e，ＴG21eと入出力バッファセル３Ａの連結端子Ｔ
V12，Ｔ32，Ｔ22，Ｔ12，ＴG12，ＴV22，ＴG22とが互い
に接触するようにコーナセル６Ａに対して入出力バッフ
ァセル３Ａを配置することのみによって、コーナセル６
Ａ及び入出力バッファセル３Ａの共通機能を有する各連
結端子が入出力バッファセル３Ａのレイアウト時に自動
的に相互接続（連結）される。

【００９０】以上の一連の処理によって、ステップＳb6
において仮配置されていた制御変数ｉ＋１（＝１）に該
当する入出力バッファセル３Ａの正式配置及びコーナセ
ル６Ａの各連結端子ＴV11e，Ｔ31e，Ｔ21e，Ｔ11e，ＴG
11e，ＴV21e，ＴG21eに対する各連結端子ＴV12，Ｔ32，
Ｔ22，Ｔ12，ＴG12，ＴV22，ＴG22の相互接続が完了す
る。このようにして各連結端子が相互接続されて入出力
バッファセル３Ａを配置が完了すると、レイアウト設計
部１７は、制御変数ｉをインクリメントし（ステップＳ
c13）、ステップＳc3〜Ｓc12までの処理を制御変数ｉ＝
１に対して実行する。

【００９１】そして、ステップＳc13において制御変数
ｉが「１」にインクリメントされたことにより、引き続
いてステップＳc3の判断が「Ｎｏ」となるので、ステッ
プＳc4においてｉ＝１及びｉ＝２に該当する２つの入出
力バッファセル３Ａの属性情報がマクロ内配置情報記憶
部１５から取得される。すなわち、上記処理によって正
式配置された制御変数ｉ＝１に該当する入出力バッファ
セル３Ａに対して制御変数ｉ＝２に該当する入出力バッ
ファセル３Ａの配置及び各連結端子の相互接続が行われ
る。なお、以下の説明では、既に説明した処理について
は再度説明することなく、異なる点及び未説明の点につ
いてのみ追加説明する。

【００９２】この場合、制御変数ｉ＝１及び制御変数ｉ
＝２に該当するマクロセルはともに入出力バッファセル
３Ａとなるので、ステップＳc5の判断は「Ｙｅｓ」とな
り、引き続きステップＳc11の処理が行われる。ここ
で、例えば２つの入出力バッファセル３Ａを離間して配
置されている場合、各々の連結端子ＴV12，Ｔ32，Ｔ2
2，Ｔ12，ＴG12，ＴV22，ＴG22は接触状態にないので
「Ｎｏ」に進み、ステップＳc12において連結端子の接
続が行われる。

【００９３】すなわち、上述したフィルセル５，５’を
２つの入出力バッファセル３Ａ，３Ａの離間距離に応じ
て当該入出力バッファセル３Ａ，３Ａの間に挿入するこ
とにより、上記各々の連結端子ＴV12，Ｔ32，Ｔ22，Ｔ1
2，ＴG12，ＴV22，ＴG22を接触状態として、これら各連
結端子を接続する。本実施形態では、この接触状態を実
現する具体的な方法として、フィルセル５，５’を１
あるいは複数隣接配置する方法、フィルセル５とフィ
ルセル５’を組み合わせて隣接配置する方法、配線パ
ターンを付加する、等を採用する。

【００９４】図９は、上記連結端子の接続（接触）を実
現する具体的な方法を示す説明図である。この図におい
て、（ａ）は、各入出力バッファセル３Ａ，３Ａ間にセ
ル幅Ｄ1のフィルセル５を隣接配置した状態を示してい
る。（ｂ）は、各入出力バッファセル３Ａ，３Ａ間にセ
ル幅２Ｄ1のフィルセル５’あるいは２つのフィルセル
５を隣接配置した状態を示している。（ｃ）は、各入出
力バッファセル３Ａ，３Ａ間にセル幅ｋＤ1のフィルセ
ル５”とフィルセル５を隣接配置した状態を示してい
る。（ｄ）は、各入出力バッファセル３Ａ，３Ａ間にパ
ターン配線７を追加配置した状態を示している。（ｅ）
は、各入出力バッファセル３Ａ，３Ａ間にフィルセル５
及びパターン配線７を配置した状態を示している。これ
らのうち、各入出力バッファセル３Ａ，３Ａの離間距離
に対して最も簡単な手順で上記接触状態を実現できるも
のが適宜採用される。

【００９５】ここで、パターン配線７を付加する場合の
処理について、図１０を参照して説明する。なお、この
図は、説明の都合上、上記入出力バッファセル３Ａに対
して連結端子及び内部配線の本数を３本に削減してい
る。この図に示すように、各入出力バッファセル３
Ａ’，３Ａ’の左側の入出力バッファセル３Ａの原点ｐ
0及び該原点ｐ0に対する各連結端子Ｔa1，Ｔb1，Ｔc1の
相対位置ｐ1〜ｐ3と幅ｄ1〜ｄ3並びに離間距離Ｄが各入
出力バッファセル３Ａ’，３Ａ’の位置情報と属性情報
とに基づいて算出され、この幅ｄ1〜ｄ3と離間距離Ｄに
対応する配線パターン７ａ〜７ｃが生成される。このよ
うに生成された配線パターン７ａ〜７ｃは、上記位置ｐ
1〜ｐ3に対応させて各入出力バッファセル３Ａ’，３
Ａ’の間に配置される。

【００９６】このようにしてステップＳc12における連
結端子の接続処理が終了するが、本実施形態では、図１
に示すように制御変数ｉ＝１に該当する入出力バッファ
セル３Ａと制御変数ｉ＝２に該当する入出力バッファセ
ル３Ａとの間には、上記図９（ａ）の場合と同様に１つ
のフィルセル５が配置されている。

【００９７】このようにしてステップＳc12では、互い
に接触状態とされた当該フィルセル５の下側辺Ｈ4bの各
連結端子ＴV12b，Ｔ32b，Ｔ22b，Ｔ12b，ＴG12b，ＴV22
b，ＴG22bと制御変数ｉ＝１に該当する入出力バッファ
セル３Ａ（左側）の上側辺Ｈ3の各連結端子ＴV11，Ｔ3
1，Ｔ21，Ｔ11，ＴG11，ＴV21，ＴG21とが各々に相互接
続され、またフィルセル５の上側辺Ｈ3bの各連結端子Ｔ
V11b，Ｔ31b，Ｔ21b，Ｔ11b，ＴG11b，ＴV21b，ＴG21b
と制御変数ｉ＝２に該当する入出力バッファセル３Ａ
（右側）の下側辺Ｈ4の各連結端子ＴV12，Ｔ32，Ｔ22，
Ｔ12，ＴG12，ＴV22，ＴG22とが各々に相互接続され
る。

【００９８】同様にして、制御変数ｉ＝２，３に該当す
る入出力バッファセル３Ａも配置されるが、制御変数ｉ
＝４に該当する入出力バッファセル３Ａのセル高さと制
御変数ｉ＝５に該当する入出力バッファセル３のセル高
さとは相違しているので、ステップＳc5における判断は
「Ｎｏ」となる。

【００９９】この結果、ステップＳb6において仮配置さ
れた上記入出力バッファセル３Ａ（ｉ＝４）と入出力バ
ッファセル３（ｉ＝５）との間に連結端子間に配線を挿
入するだけの隙間が存在するか否かが判断され（ステッ
プＳc6）、この判断が「Ｎｏ」の場合は、フィルセル５
が挿入できる領域を確保するために入出力バッファセル
３Ａ（ｉ＝１）を横方向の位置を調整し（ステップＳc
7）、この判断が「Ｙｅｓ」の場合には、当該ステップ
Ｓc7の処理を省略して、次のステップＳc8の処理を実行
する。

【０１００】ステップＳc8では、制御変数ｉ＋１＝５に
該当する入出力バッファセル３Ａが終端セルか否かが判
断される。いま、この判断は「Ｎｏ」となるので、さら
に制御変数ｉ＝４に該当する入出力バッファセル３Ａと
制御変数ｉ＋１＝５に該当す入出力バッファセル３の内
部配線の「配線高さ」が相違するか否かが判断される
（ステップＳc9）。いま、当該入出力バッファセル３Ａ
と入出力バッファセル３の各セル高さは異なっているの
で、ステップＳc9における判断は「Ｙｅｓ」となり、引
き続きステップＳc10において高さ変換用フィルセル５
Ａが挿入される。

【０１０１】なお、このステップＳc9における判断が
「Ｎｏ」の場合は、ステップＳc14において配線処理が
行われる。この場合は、マクロセルのセル高さが同一で
あるが、連結端子の配置や種類が異なるような特殊な場
合であり、人手によって配線されたり、公知の自動配線
装置（ルータ）を用いることにより接続先の端子名称を
指定して配線処理される。

【０１０２】レイアウト設計部１７は、ステップＳc10
において高さ変換用フィルセル５Ａを配置すると、ステ
ップＳc11において当該高さ変換用フィルセル５Ａの右
辺の各連結端子と入出力バッファセル３（ｉ＝５）が接
触するか否かを判断する。ここで、接触していない場合
つまり隙間がある場合には、ステップＳc12において隙
間を配線処理する。このようにして制御変数ｉ＝４に係
わる処理が終了すると、当該制御変数ｉがインクリメン
トされ、上述したと同様にして制御変数ｉ＝５，……９
に係わる処理が行われる。

【０１０３】なお、制御変数ｉ＝５に係わる処理では、
入出力バッファセル３（ｉ＝５）は終端セルなので、ス
テップＳc8における判断は「Ｙｅｓ」となり、ステップ
Ｓc9〜Ｓc12の処理が行われることなく、次に制御変数
ｉ＝６に係わる処理が行われる。また、制御変数ｉ＝９
に係わる処理では、制御変数ｉがバッファ数（＝８）よ
りも大きくなるので、ステップＳc3における判断は、は
じめて「Ｙｅｓ」となり、処理が終了する。

【０１０４】図８に示す入出力バッファセル３，３Ａ，
３Ｂ間の接続処理が上述のようにして完了すると、図７
に示すように、ステップＳb9において内部回路セル４、
各入出力バッファセル３，３Ａ，３Ｂ及び各パッド２が
接続ツールを用いて相互接続され、その接続の良否が接
続検証部１８によって検証される（ステップＳb10）。
この接続検証では、接続ツールによって構成されたワン
チップマイコンのうち入出力バッファのテスト回路を除
く全体回路が上記ステップＳb1によって設計されて回路
接続情報記憶部１３に記憶された全体回路図と比較さ
れ、その接続状態の不備が検証される。

【０１０５】この接続検証が終了すると、入出力バッフ
ァのテスト回路を除くワンチップマイコンの全回路の動
作がシミュレーションされて性能の検証が行われる（ス
テップＳb11）。この全回路のシミュレーションでは、
例えば遅延性能検証部１９によって各要素回路を相互接
続する配線の遅延量が検証される。

【０１０６】ここで、各入出力バッファセル３，３Ａ内
のテスト回路は、隣接する入出力バッファセル３，３Ａ
内のテスト回路と図形情報で接触しているだけなので、
現行の遅延・性能部１９は、信号の伝達経路を特定する
ことができず、遅延時間をシミュレーションすることが
できない。このように、テスト回路は遅延検証を行うこ
とができないが、テスト回路は、半導体装置本来の機能
とは関係がなく、また内部回路ほど動作速度が厳密に要
求されることがないので、事前の遅延検証を行うだけで
問題なく動作させることができる。

【０１０７】このステップＳb11におけるシミュレーシ
ョン結果は、次のステップＳb12において当該ワンチッ
プマイコンの仕様に対して問題点があるか否かが判断さ
れ、この判断が「Ｙｅｓ」つまり何れかの性能が仕様を
満足しない場合は、問題箇所の修正（回路あるいはレイ
アウトの修正）を施すことにより（ステップＳb13）、
問題点の改善が図られる。

【０１０８】そして、このようにして問題点の改善が図
られると、あるいは上記ステップＳb12の判断が「Ｎ
ｏ」つまり性能上の問題点がない場合には、マスク設計
製造部２０を用いることにより、これまでの設計作業に
よってレイアウト設計されたワンチップマイコンのマス
クが設計・製造されて（ステップＳb14）、当該ワンチ
ップマイコンの全ての設計作業が終了する。このように
して製造されたマスクは、当該ワンチップマイコンの半
導体チップ１の製造工程に供される。

【０１０９】このように、本実施形態では、入出力バッ
ファセル３，３Ａ，３Ｂにおいて対向する上側辺Ｈ3と
下側辺Ｈ4とに内部配線Ｖ1，Ｃ3，Ｃ2，Ｃ1，Ｇ1，Ｖ
2，Ｇ2によって相互接続された（つまり共通の機能を有
する）連結端子ＴV11b，Ｔ31b，Ｔ21b，Ｔ11b，ＴG11
b，ＴV21b，ＴG21b，ＴV12b，Ｔ32b，Ｔ22b，Ｔ12b，Ｔ
G12b，ＴV22b，ＴG22bを設け、半導体チップ１の外周に
沿って規則的に隣接配置された各入出力バッファセル
３，３Ａ，３Ｂの上記各連結端子が接触するように位置
設定することによって、相互に隣接する入出力バッファ
セル３，３Ａの共通する各内部配線Ｖ1，Ｃ3，Ｃ2，Ｃ
1，Ｇ1，Ｖ2，Ｇ2を相互接続する。

【０１１０】また、対向する上側辺Ｈ3b，Ｈ3c，Ｈ3dと
下側辺Ｈ4b，Ｈ4c，Ｈ4dとに連結端子（相互接続されて
共通の機能を有する）が設けられたフィルセル５，５’
５Ａあるいは上側辺Ｈ3eと内側辺Ｈ1eとに共通の機能を
有する連結端子を設けたコーナセル６，６Ａを入出力バ
ッファセル３，３Ａ，３Ｂの間に挿入状に配置し、フィ
ルセル５，５’５Ａあるいはコーナセル６，６Ａの各連
結端子に対して各々に対向する入出力バッファセル３，
３Ａ，３Ｂの各連結端子を接触状態とすることにより、
各々の入出力バッファセル３，３Ａ，３Ｂの共通する各
内部配線Ｖ1，Ｃ3，Ｃ2，Ｃ1，Ｇ1，Ｖ2，Ｇ2を相互接
続する。

【０１１１】したがって、半導体チップ１の外周に沿っ
て規則的に配置された各入出力バッファセル３，３Ａ，
３Ｂの相互接続処理を簡単かつ高速に行うことができる
と共に、相互接続のための配線スペースを削減できるの
で半導体チップ１のチップサイズを小型化することがで
きる。

【０１１２】また、本実施形態では、電源配線Ｖ1，Ｖ2
及び接地配線Ｇ1，Ｇ2に加え、制御配線Ｃ1〜Ｃ3（つま
り信号配線）についても、入出力バッファセル３，３
Ａ，３Ｂ、フィルセル５，５’５Ａあるいはコーナセル
６，６Ａを用いて相互接続する。従来、電源配線や接地
配線では本実施形態に近い考えに基づく配線処理が行わ
れていたが、これは電源配線や接地配線については遅延
検証（上記ステップＳb11に該当する処理）が不要なた
めである。

【０１１３】しかし、信号配線の場合、レイアウト設計
が終了しないと真の配線長や配線に隣接する周囲状況が
確定しないので、論理設計が終了した時点で予め遅延検
証を行うことができない。したがって、従来はレイアウ
ト設計後に、所望の仕様を満足するか否かを確認するた
めに必ず遅延検証を行っていた。現行のシミュレータを
用いて当該遅延検証を行う場合、回路素子の端子と端子
（ノード）とを接続する信号配線としてシミュレータが
認識する必要がある。これに対して、本実施形態のよう
に隣接するマクロセル間の配線を単なるイメージ情報と
して扱ったのでは、信号が伝達できないので、遅延検証
を行うことができない。

【０１１４】本実施形態では、テスト回路を含む入出力
バッファをハードマクロとして予め準備しておき、この
ハードマクロ単体でシミュレーションを完了させてお
く。レイアウト設計が終了した段階では、内部回路とテ
スト回路を除く入出力バッファの遅延検証を行うことに
より、半導体装置全体の遅延検証を行う。テスト回路に
ついては、レイアウト設計完了後に遅延検証を行うこと
ができないが、半導体装置本来の機能とは別であり、ま
た内部回路ほど動作速度が厳密に要求されるものではな
いので、事前の遅延検証のみによって問題なく動作させ
ることができる。

【０１１５】また、所望の機能を実現する複数の回路素
子と、第１と第２の信号端子群とが矩形領域内の所定場
所に配置され、これらの間が配線で接続されたハードマ
クロにおいて、第１の信号端子群は矩形領域の対向する
２辺（第１と第２の辺）に配置され、第２の信号端子群
は、矩形領域の対向する残りの２辺（第３と第４の辺）
に配置されている。ここで、第１の信号端子群は、図２
におけるＴＭ，ＴＥ，ＴＯ，ＴＩ，ＴＰ，ＴＳ、または
図１１におけるアナログ入力端子、デジタル入力端子に
相当し、第２の信号端子群は、図２におけるＴ11，Ｔ2
1，Ｔ31，Ｔ12，Ｔ22，Ｔ32、または図１１におけるア
ナログ信号線につながる端子に相当するまた、。第２の
信号端子群は、第３と第４の辺において同一間隔で同一
の位置関係に配置されている。

【０１１６】該ハードマクロセルは、隣接するハードマ
クロセルと第３と第４の辺とが同一高さで対向するよう
に配置される。これら２つのハードマクロセルが接触す
るように配置されたときは、第２の信号端子群は、配線
接続処理を実行することなく端子間の接続ができる。ま
た、これら２つのハードマクロセルが離間して配置され
たときには、これらの間にフィルセル用ハードマクロセ
ルを挿入することにより端子間の接続ができるので、配
線経路探索等の配線接続処理を実行することなく、図形
情報として配線処理されて端子間接続が行われる。この
ため、レイアウト設計部１７で扱う情報量を大幅に削減
することができるので、情報処理に必要な記憶容量を低
減すると共に、レイアウト設計に要する時間を大幅に短
縮することができる。

【０１１７】ハードマクロセルは、単体で予め性能を検
証する処理が実行された後、ライブラリ（情報記憶部１
４〜１６）に登録されている。また、このハードマクロ
セルを含む半導体装置全体のシミュレーションが実行さ
れるときには、第２の信号端子群に係わる信号経路を除
いてシミュレーションが実行される。すなわち、第２の
信号端子群は、図形情報として配線処理されているの
で、配線経路が遅延・性能検証部１９で特定できず、シ
ミュレーションを実行することができない。

【０１１８】しかしながら、第２の信号端子群として、
テストモード設定用の信号線や比較的低周波のアナログ
信号線につながる端子のように、半導体装置全体の動作
に関係なかったり、厳密なタイミングが要求されない信
号につながる端子を選ぶことにより、半導体装置全体の
主要部分の動作をシミュレーションにより確認すること
ができる。この結果とともに、半導体装置を製造しても
問題が生じることはない。

【０１１９】なお、本願発明は上記実施形態に限定され
るものではなく、例えば以下のような他の実施形態が考
えられる。

【０１２０】上記実施形態では、入出力バッファセル
３，３Ａ，３Ｂ内の電源配線Ｖ1，Ｖ2、接地配線Ｇ1，
Ｇ2及び制御配線Ｃ1〜Ｃ3の相互接続に関するものであ
るが、例えば入出力バッファセル３Ｂのアナログ入力信
号の信号配線に本願発明を適用することが考えられる。
各チャネルのアナログ入力信号は、スイッチ回路を介す
ることによって択一的に選択され、選択信号として内部
回路セル４内のＡ／Ｄコンバータ（本体回路）に供給さ
れる。

【０１２１】従来では、上記選択信号は、内側辺Ｈ1に
設けられた入力信号用端子ＴIを介して本体回路に出力
され、このための配線処理は配線ツールを用いて自動的
に行われていた。したがって、当該選択信号のアナログ
信号配線と他のデジタル信号配線（例えば上記スイッチ
回路の駆動信号）が交差することが多く、信号電圧レベ
ルの低いアナログ信号配線に信号電圧レベルが高いデジ
タル信号配線が干渉することが多かった。また、交差の
状態が予測できないので、カップリングノイズのレベル
を予測することができなかった。この結果、製品化され
たワンチップマイコン毎に、Ａ／Ｄコンバータのノイズ
レベルが異なる事態が発生していた。

【０１２２】このような問題点に対して、図１１に示す
ように、入出力バッファセル３Ｂにアナログ入力信号専
用のアナログ信号用内部配線ＡＬ（両端部の連結端子は
図示略）を設け、隣接する入出力バッファセル３Ｂの各
々の連結端子が接触するように入出力バッファセル３Ｂ
を配置することにより、各入出力バッファセル３Ｂのア
ナログ信号用内部配線ＡＬが半導体チップ１の外周辺１
ｃに沿って相互接続される。このように互接続されたア
ナログ信号用内部配線ＡＬによって、選択信号は、デジ
タル信号配線とともに平行配線されることなくＡ／Ｄコ
ンバータに供給される。アナログ入力信号にデジタル信
号が干渉してＳ／Ｎ比が低下する事態を改善することが
できる。

【０１２３】

【発明の効果】以上説明したように、本発明に係わる半
導体装置の設計方法及びその回路素子の配置・配線情報
を記憶した記憶媒体によれば、以下のような効果を奏す
る。

【０１２４】（１）請求項１記載の発明によれば、矩形
状のマクロセルを半導体チップ上に複数配置し、これら
マクロセルを相互接続することにより半導体装置を設計
する方法において、マクロセルの複数辺に同一機能を有
する連結端子を予め設け、複数のマクロセルを隣接配置
する場合に、互いに隣接する各マクロセルの連結端子が
接触状態となるように各マクロセルを位置設定すること
により当該接触状態にある各連結端子を相互接続するの
で、レイアウト設計時に各マクロセルの連結端子を接触
状態とするのみによってマクロセルの相互接続を完了す
ることができる。したがって、後工程の配線処理が不要
となるので、各マクロセルの接続配線処理を簡単かつ高
速に行うことができると共にマクロセル間の配線に係わ
る配線スペースを削減することができ、よって半導体チ
ップのチップサイズを小型化することができる。

【０１２５】（２）請求項２記載の発明によれば、矩形
状のマクロセルを半導体チップ上に複数配置し、これら
マクロセルを相互接続することにより半導体装置を設計
する方法において、マクロセルの複数辺に同一機能を有
する連結端子を予め設け、複数のマクロセルを離間配置
する場合に、各マクロセルの間に配線専用のマクロセル
を挿入し、互いに隣り合う各マクロセルの連結端子が接
触状態となるように各マクロセルを位置設定することに
より当該接触状態にある各連結端子を相互接続するの
で、複数のマクロセルを離間配置する場合においても、
後工程の配線処理が不要となるので、各マクロセルの接
続配線処理を簡単かつ高速に行うと共にマクロセル間の
配線に係わる配線スペースを削減することができ、半導
体チップのチップサイズを小型化することができる。

【０１２６】（３）請求項３記載の発明によれば、複数
のマクロセルを離間配置する場合に、その離間距離に応
じて配線専用のマクロセルを複数挿入するので、複数の
マクロセルを離間配置する場合において、各マクロセル
の各連結端子を容易に接触状態とすることができる。し
たがって、各マクロセルの接続配線処理を簡単かつ高速
に行うことができる。

【０１２７】（４）請求項４記載の発明によれば、複数
のマクロセルを半導体チップのコーナ部に離間配置する
場合に、コーナ部に交差する２辺に連結端子が各々設け
られたコーナ部配線専用のマクロセルを挿入するので、
複数のマクロセルを半導体チップのコーナ部に離間配置
する場合においても、各マクロセルの各連結端子を容易
に接触状態とすることができる。したがって、各マクロ
セルの接続配線処理を簡単かつ高速に行うことができ
る。

【０１２８】（５）請求項５記載の発明によれば、連結
端子の位置が各々に異なる複数のマクロセルを離間配置
する場合に、連結端子の位置の相違を補完する位置補完
専用のマクロセルを挿入するので、連結端子の位置が各
々に異なる複数のマクロセルを離間配置する場合におい
ても、各マクロセルの各連結端子を容易に接触状態とす
ることがかのうであり、よって各マクロセルの接続配線
処理を簡単かつ高速に行うことができる。

【０１２９】（６）請求項６記載の発明によれば、隣接
あるいは離間配置する複数のマクロセルは、信号の入出
力機能と当該入出力機能のテスト機能を有し、半導体チ
ップの外周辺に沿って配置される入出力バッファセルで
あり、各連結端子を相互接続することによりテスト用の
制御配線を半導体チップの外周辺に沿って周回接続する
ので、テスト機能を有する入出力バッファセルを半導体
チップの外周辺に沿って配置する場合にテスト用の制御
配線を容易に相互接続することが可能である。

【０１３０】（７）請求項７記載の発明によれば、半導
体装置の設計方法に係わる第７の手段として、上記第１
〜第５いずれかの手段において、隣接あるいは離間配置
する複数のマクロセルは、半導体チップの外周辺に沿っ
て配置され、各チャネルのアナログ入力信号を択一的に
選択し選択信号としてＡ／Ｄコンバータに供給する入力
バッファセルであり、各連結端子を相互接続することに
より入力バッファセル内のアナログ信号配線を半導体チ
ップの外周辺に沿って相互接続してＡ／Ｄコンバータに
接続するので、アナログ信号である選択信号に他のデジ
タル信号が干渉することを防止することが可能であり、
よってデジタル信号の干渉による選択信号のＳ／Ｎ比の
劣化を防止することができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態における半導体チップの
全体構成を示す平面図である。

【図２】 本発明の一実施形態における入出力バッファ
セルの構成を示す平面図である。

【図３】 本発明の一実施形態におけるフィルセルの構
成を示す平面図である。

【図４】 本発明の一実施形態におけるコーナセルの構
成を示す平面図である。

【図５】 本発明の一実施形態における半導体装置の設
計装置の機能構成を示すブロック図である。

【図６】 本発明の一実施形態における入出力バッファ
用ハードマクロの設計手順を示すフローチャートであ
る。

【図７】 本発明の一実施形態における半導体装置の全
体的な設計手順を示すフローチャートである。

【図８】 本発明の一実施形態における入出力バッファ
セル間の配線手順を示すフローチャートである。

【図９】 本発明の一実施形態における連結端子の接続
処理を説明するための第１説明図である。

【図１０】 本発明の一実施形態における連結端子の接
続処理を説明するための第２説明図である。

【図１１】 本発明の他の実施形態を説明するための説
明図である。

【図１２】 従来の半導体装置の設計方法の一例を示す
平面図である。

【符号の説明】

１……半導体チップ １ａ〜１ｄ……外周辺 Ｒ1〜Ｒ4……コーナ部 ２……パッド ３，３Ａ，３Ａ’，３Ｂ……入出力バッファセル ３ａ〜３ｃ……スイッチ回路 ３ｄ……駆動回路 ３ｅ……３ステート出力回路 ３ｆ……プルアップ回路 ３ｇ……入力回路 ３ｈ……イクスクルーシブノアゲート ３ｉ，３ｊ……インバータ ３ｋ，３ｍ……ノアゲート ３ｎ……バッファ ４……内部回路セル ５，５’……フィルセル ５Ａ……高さ変換用フィルセル ６，６Ａ……コーナセル ７……パターン配線 １１……操作表示部 １２……デバイスファイル記憶部 １３……回路接続情報記憶部 １４……マクロ内接続情報記憶部 １５……マクロ内配置情報記憶部 １６……レイアウト情報記憶部 １７……レイアウト設計部 １８……接続検証部 １９……遅延性能検証部 ２０……マスク設計製造部 ２１……バスライン Ｖ1，Ｖ2……電源配線 Ｇ1，Ｇ2……接地配線 Ｃ1〜Ｃ3……制御配線 ＴM……モニタ用端子 ＴE……イネーブル用端子 Ｔo……出力信号用端子 ＴI……入力信号用端子 ＴP……プルアップ用端子 ＴS……パッド用入出力端子 ＴV11，Ｔ31，Ｔ21，Ｔ11，ＴG11，ＴV21，ＴG21，ＴV1
2，Ｔ32，Ｔ22，Ｔ12，ＴG12，ＴV22，ＴG22……連結端
子 Ｖ1a，Ｃ3a，Ｃ2a，Ｃ1a，Ｇ1a，Ｖ2a，Ｇ2a……内部配
線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−112048（ＪＰ，Ａ) 特開 昭62−150845（ＪＰ，Ａ) 特開 平10−116912（ＪＰ，Ａ) 特開 平５−175468（ＪＰ，Ａ) 特開 昭59−115540（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 658 H01L 21/82

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 矩形状のマクロセルを半導体チップ上に
   複数配置し、これらマクロセルを相互接続することによ
   り半導体装置を設計する方法において、 マクロセルの複数辺に同一機能を有する連結端子を予め
   設け、 複数のマクロセルを隣接配置する場合に、互いに隣接す
   る各マクロセルの連結端子が接触状態となるように各マ
   クロセルを位置設定することにより接触状態にある各連
   結端子を相互接続し、 隣接あるいは離間配置する複数のマクロセルは、半導体
   チップの外周辺に沿って配置され、各チャネルのアナロ
   グ入力信号を択一的に選択し選択信号としてＡ／Ｄコン
   バータに供給する入力バッファセルであり、各連結端子
   を相互接続することにより入力バッファセル内のアナロ
   グ信号配線を半導体チップの外周辺に沿って相互接続し
   てＡ／Ｄコンバータに接続する ことを特徴とする半導体
   装置の設計方法。
2. 【請求項２】 矩形状のマクロセルを半導体チップ上に
   複数配置し、これらマクロセルを相互接続することによ
   り半導体装置を設計する方法において、 マクロセルの複数辺に同一機能を有する連結端子を予め
   設け、 複数のマクロセルを離間配置する場合に、各マクロセル
   の間に配線専用のマクロセルを挿入し、互いに隣り合う
   各マクロセルの連結端子が接触状態となるように各マク
   ロセルを位置設定することにより接触状態にある各連結
   端子を相互接続し、 隣接あるいは離間配置する複数のマクロセルは、半導体
   チップの外周辺に沿って配置され、各チャネルのアナロ
   グ入力信号を択一的に選択し選択信号としてＡ／Ｄコン
   バータに供給する入力バッファセルであり、各連結端子
   を相互接続することにより入力バッファセル内のアナロ
   グ信号配線を半導体チップの外周辺に沿って相互接続し
   てＡ／Ｄコンバータに接続する ことを特徴とする半導体
   装置の設計方法。
3. 【請求項３】 複数のマクロセルを離間配置する場合
   に、その離間距離に応じて配線専用のマクロセルを複数
   挿入することを特徴とする請求項２記載の半導体装置の
   設計方法。
4. 【請求項４】 複数のマクロセルを半導体チップのコー
   ナ部に離間配置する場合に、前記コーナ部に交差する２
   辺に連結端子が各々設けられたコーナ部配線専用のマク
   ロセルを挿入することを特徴とする請求項２記載の半導
   体装置の設計方法。
5. 【請求項５】 連結端子の位置が各々に異なる複数のマ
   クロセルを離間配置する場合に、連結端子の位置の相違
   を補完する位置補完専用のマクロセルを挿入することを
   特徴とする請求項２記載の半導体装置の設計方法。
6. 【請求項６】 方形状のマクロセル内の回路素子の配置
   ・配線情報を記憶した記憶媒体であって、 マクロセルの対向する２辺に配置された同一機能を有す
   る連結端子の配置情報と、前記２辺以外の辺に配置され
   た信号端子の配置情報と、前記連結端子と信号端子と回
   路素子との配線情報とを含み、 マクロセルは、各チャネルのアナログ入力信号を択一的
   に選択し選択信号としてＡ／Ｄコンバータに供給する入
   力バッファセルであり、半導体チップの外周に沿って複
   数隣接配置されることにより各連結端子を相互接続して
   選択信号をＡ／Ｄコンバータに迂回供給することを特徴
   とする半導体装置の回路素子の配置・配線情報を記憶し
   た記憶媒体。