JPH1092940A - レイアウト方法 - Google Patents
レイアウト方法Info
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- JPH1092940A JPH1092940A JP8243032A JP24303296A JPH1092940A JP H1092940 A JPH1092940 A JP H1092940A JP 8243032 A JP8243032 A JP 8243032A JP 24303296 A JP24303296 A JP 24303296A JP H1092940 A JPH1092940 A JP H1092940A
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Abstract
(57)【要約】
【課題】冗長な配線パターンを無くし、集積回路の集積
度を上げ、かつ、ミスの少ないレイアウト方法を提供す
る。 【解決手段】グループＡ１２，グループＢ１３等の論理
セルに加えてこの論理セル１２，１３と高さ及びセル内
配線パターンを含む物理的諸元が同一のダミーセル１７
を論理セル１２，１３と同一の論理セル配置可能領域１
１に配置することにより配線パターン１６を生成する。
度を上げ、かつ、ミスの少ないレイアウト方法を提供す
る。 【解決手段】グループＡ１２，グループＢ１３等の論理
セルに加えてこの論理セル１２，１３と高さ及びセル内
配線パターンを含む物理的諸元が同一のダミーセル１７
を論理セル１２，１３と同一の論理セル配置可能領域１
１に配置することにより配線パターン１６を生成する。
Description
【０００１】
【発明の属する技術分野】本発明はレイアウト方法に関
し、特に集積回路の自動レイアウトパターンをコンピュ
ータを用いて自動的に発生させる集積回路自動レイアウ
トシステムにおけるレイアウト方法に関する。
し、特に集積回路の自動レイアウトパターンをコンピュ
ータを用いて自動的に発生させる集積回路自動レイアウ
トシステムにおけるレイアウト方法に関する。
【０００２】
【従来の技術】従来、この種の自動レイアウトシステム
を使用して行うレイアウト設計では、所望のレイアウト
結果を得ることや最適に制御することはかなり困難であ
った。すなわち、セルの配置とチャネル領域生成との関
係において、セルの配置の仕方によっては配置が不可能
で、チャネルも生成されないデッドスペースが生じた
り、適切なチャネルを生成できずその部分が迂回配線と
なったりした。
を使用して行うレイアウト設計では、所望のレイアウト
結果を得ることや最適に制御することはかなり困難であ
った。すなわち、セルの配置とチャネル領域生成との関
係において、セルの配置の仕方によっては配置が不可能
で、チャネルも生成されないデッドスペースが生じた
り、適切なチャネルを生成できずその部分が迂回配線と
なったりした。
【０００３】これらの問題点の解決を図った特開平６−
４５４４１号公報記載の従来のレイアウト方法は、配線
通過パターンや配線経路パターン等の目的に合わせた配
線パターンを含んだダミーセルを配設利用することによ
り配線経路を操作していた。
４５４４１号公報記載の従来のレイアウト方法は、配線
通過パターンや配線経路パターン等の目的に合わせた配
線パターンを含んだダミーセルを配設利用することによ
り配線経路を操作していた。
【０００４】従来のレイアウト方法の処理をフローチャ
ートを含む概念図で示す図４を参照すると、この従来の
レイアウト方法は、レイアウト対象回路の接続情報を格
納した回路接続情報１０１と、論理ブロック（セル）の
情報を格納したセルライブラリ１０２と、レイアウト結
果を格納するレイアウト結果１０３の３つのファイルを
備え、まず、回路接続情報１０１及びセルライブラリ１
０２からの情報に基づきレイアウト対象のチップエリア
上に複数のセルを配置する（ステップＰ１）。次に、配
置されたセル以外の領域を配線領域（配線チャネル領
域）として配線パターンを含んだダミーセルを配置する
（ステップＰ２）。次に、回路接続情報１０１に基づく
セル間配線をどのチャネル領域を通過させるかを決定す
る。（ステップＰ３）最後に、上記で経路決定した配線
経路に実際の配線レイヤーと配線幅をレイアウトパター
ンとして発生させる（ステップＰ４，Ｐ５）。必要に応
じて、回路接続情報１０１の修正（ステップＰ８）や、
セルライブラリ１０２への配線パターン入ダミーセルの
追加（ステップＰ７）あるいは、概略配線（ステップＰ
４）のときの追加セルの接続情報更新を行う（ステップ
Ｐ６）。
ートを含む概念図で示す図４を参照すると、この従来の
レイアウト方法は、レイアウト対象回路の接続情報を格
納した回路接続情報１０１と、論理ブロック（セル）の
情報を格納したセルライブラリ１０２と、レイアウト結
果を格納するレイアウト結果１０３の３つのファイルを
備え、まず、回路接続情報１０１及びセルライブラリ１
０２からの情報に基づきレイアウト対象のチップエリア
上に複数のセルを配置する（ステップＰ１）。次に、配
置されたセル以外の領域を配線領域（配線チャネル領
域）として配線パターンを含んだダミーセルを配置する
（ステップＰ２）。次に、回路接続情報１０１に基づく
セル間配線をどのチャネル領域を通過させるかを決定す
る。（ステップＰ３）最後に、上記で経路決定した配線
経路に実際の配線レイヤーと配線幅をレイアウトパター
ンとして発生させる（ステップＰ４，Ｐ５）。必要に応
じて、回路接続情報１０１の修正（ステップＰ８）や、
セルライブラリ１０２への配線パターン入ダミーセルの
追加（ステップＰ７）あるいは、概略配線（ステップＰ
４）のときの追加セルの接続情報更新を行う（ステップ
Ｐ６）。
【０００５】しかし、この従来のレイアウト方法は、現
在一般的に使用されているゲートアレイやセルベース等
のＡＳＩＣ（特定用途向けＬＳＩ）で使用する場合は、
ほぼ配線領域が固定され、また、論理ブロックの高さが
規格化されているので、所望の配線領域にダミーセルを
配置することができない。
在一般的に使用されているゲートアレイやセルベース等
のＡＳＩＣ（特定用途向けＬＳＩ）で使用する場合は、
ほぼ配線領域が固定され、また、論理ブロックの高さが
規格化されているので、所望の配線領域にダミーセルを
配置することができない。
【０００６】
【発明が解決しようとする課題】上述した従来のレイア
ウト方法は、ダミーセルと論理セルとを同一セルとして
扱っていないため、配線経路を形成するためのダミーセ
ル用及び論理セル用の各配置可能エリアを別々に集積回
路自動レイアウトシステムに認識させる必要があり、そ
の分、レイアウト作成に時間がかかり、また、それによ
ってミスが発生しやすくなるという欠点があった。
ウト方法は、ダミーセルと論理セルとを同一セルとして
扱っていないため、配線経路を形成するためのダミーセ
ル用及び論理セル用の各配置可能エリアを別々に集積回
路自動レイアウトシステムに認識させる必要があり、そ
の分、レイアウト作成に時間がかかり、また、それによ
ってミスが発生しやすくなるという欠点があった。
【０００７】また、現在一般的に使用されているゲート
アレイやセルベース等のＡＳＩＣで使用する場合、ほぼ
配線領域が固定され、また、論理ブロックの高さが規格
化されていることから所望の配線領域にダミーセルを配
置できないという欠点があった。
アレイやセルベース等のＡＳＩＣで使用する場合、ほぼ
配線領域が固定され、また、論理ブロックの高さが規格
化されていることから所望の配線領域にダミーセルを配
置できないという欠点があった。
【０００８】本発明の目的は、上記のような欠点を排除
し、有効な配線経路および配線パターンの設定を可能に
することにより冗長な配線パターンを無くし、集積回路
の集積度を上げ、かつ、ミスの少ないレイアウト方法を
提供することにある。
し、有効な配線経路および配線パターンの設定を可能に
することにより冗長な配線パターンを無くし、集積回路
の集積度を上げ、かつ、ミスの少ないレイアウト方法を
提供することにある。
【０００９】
【課題を解決するための手段】本発明のレイアウト方法
は、予め形成した複数の回路素子または機能回路ブロッ
クである複数の単位回路の集合を予め定めたコア領域内
に規則的に配列した拡散ウエハである下地にレイアウト
対象回路の接続情報と前記単位回路から形成される論理
セルの情報である論理セル情報とにしたがって配線パタ
ーンを生成することにより前記レイアウト対象回路を形
成する集積回路のレイアウト方法において、前記論理セ
ルに加えてこの論理セルと高さ及びセル内配線パターン
を含む物理的諸元が同一のダミーセルを前記論理セルと
同一の配置可能領域に配置することにより前記配線パタ
ーンを生成することを特徴とするものである。
は、予め形成した複数の回路素子または機能回路ブロッ
クである複数の単位回路の集合を予め定めたコア領域内
に規則的に配列した拡散ウエハである下地にレイアウト
対象回路の接続情報と前記単位回路から形成される論理
セルの情報である論理セル情報とにしたがって配線パタ
ーンを生成することにより前記レイアウト対象回路を形
成する集積回路のレイアウト方法において、前記論理セ
ルに加えてこの論理セルと高さ及びセル内配線パターン
を含む物理的諸元が同一のダミーセルを前記論理セルと
同一の配置可能領域に配置することにより前記配線パタ
ーンを生成することを特徴とするものである。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態をの処
理をフローチャートを含む概念図で示す図１を参照する
と、この図に示す本実施の形態のレイアウト方法は、対
話的に配置および配線が行える集積回路自動レイアウト
システム（以下自動レイアウトシステム）において、ゲ
ートアレイやセルベース等ＡＳＩＣのレイアウト対象回
路（以下ＡＳＩＣ）の接続情報を格納し配線経路を決定
するための接続情報を元の回路接続情報に追加して生成
する回路接続情報１と、論理ブロック（セル）の情報に
加えて論理セルと電源端子位置や電源配線幅や高さ等が
同一構成のダミーセル情報を格納するセルライブラリ２
と、レイアウト結果を格納するレイアウト結果３の３つ
のファイルを備え、論理セル配置可能領域にプリバファ
やハードマクロ及びグルーピングエリアとを配置する予
備配置（ステップＳ１）と、論理セルと電源端子位置や
電源幅や高さ等が同一構成のダミーセルを対話形式で配
置するダミーセルの対話的配置（ステップＳ２）と、セ
ルの自動配置（ステップＳ３）と、概略配線（ステップ
Ｓ４）と、詳細配線（ステップＳ５）とを含む。
理をフローチャートを含む概念図で示す図１を参照する
と、この図に示す本実施の形態のレイアウト方法は、対
話的に配置および配線が行える集積回路自動レイアウト
システム（以下自動レイアウトシステム）において、ゲ
ートアレイやセルベース等ＡＳＩＣのレイアウト対象回
路（以下ＡＳＩＣ）の接続情報を格納し配線経路を決定
するための接続情報を元の回路接続情報に追加して生成
する回路接続情報１と、論理ブロック（セル）の情報に
加えて論理セルと電源端子位置や電源配線幅や高さ等が
同一構成のダミーセル情報を格納するセルライブラリ２
と、レイアウト結果を格納するレイアウト結果３の３つ
のファイルを備え、論理セル配置可能領域にプリバファ
やハードマクロ及びグルーピングエリアとを配置する予
備配置（ステップＳ１）と、論理セルと電源端子位置や
電源幅や高さ等が同一構成のダミーセルを対話形式で配
置するダミーセルの対話的配置（ステップＳ２）と、セ
ルの自動配置（ステップＳ３）と、概略配線（ステップ
Ｓ４）と、詳細配線（ステップＳ５）とを含む。
【００１１】本実施の形態のＡＳＩＣの一例のレイアウ
ト平面図を示す図２を参照すると、この図に示すＡＳＩ
Ｃのレイアウトは、下地となるチップのレイアウトの範
囲を示すチップイメージ領域２０に設定した論理セルの
配置用の論理セル配置可能領域１１と、この論理セル配
置可能領域１１に配置したハードマクロＡ１４，ハード
マクロＢ１５と、グルーピングエリアであるグループＡ
１２，グループＢ１３と、ダミーセル１７と、グループ
Ａ１２，グループＢ１３間の接続用配線１６とを有す
る。
ト平面図を示す図２を参照すると、この図に示すＡＳＩ
Ｃのレイアウトは、下地となるチップのレイアウトの範
囲を示すチップイメージ領域２０に設定した論理セルの
配置用の論理セル配置可能領域１１と、この論理セル配
置可能領域１１に配置したハードマクロＡ１４，ハード
マクロＢ１５と、グルーピングエリアであるグループＡ
１２，グループＢ１３と、ダミーセル１７と、グループ
Ａ１２，グループＢ１３間の接続用配線１６とを有す
る。
【００１２】ダミーセル１７の構成を示す図３を参照す
ると、配線パターン１７１と、端子１７２と、電源端子
１７３とを含む。
ると、配線パターン１７１と、端子１７２と、電源端子
１７３とを含む。
【００１３】次に、図１、図２及び図３を参照して本実
施の形態の動作について説明すると、まず回路接続情報
１及びセルライブラリ２を入力して、これら回路接続情
報１及びセルライブラリ２からの情報に基づきレイアウ
ト対象のチップイメージ領域１０の論理セル配置可能領
域１１に、プリバファ（図示省略）と、ハードマクロＡ
１４，ハードマクロＢ１５と、グループＡ１２，グルー
プＢ１３とを配置する（ステップＳ１）。次に、グルー
プＡ１２とグループＢ１３の回路接続情報にしたがいハ
ードマクロＡ１４とハードマクロＢ１５の間の領域に配
線を走らせたい場合は、グループＡ１２とグループＢ１
３の間の論理セル配置可能領域１１にダミーセル１７を
対話形式（人手）で配置する（ステップＳ２）。この
時、回路接続情報１に追加したダミーセル１７の接続情
報を追加する（ステップＳ１１）。また、セルライブラ
リ２に追加したダミーセル１７のセル情報を追加する
（ステップＳ２１）。次に、ダミーセル１７以外の回路
接続情報に基づいて、論理セルを論理セル配置可能領域
１１にすべて自動配置をする（ステップＳ３）。その
後、その配置結果に対して、概略配線を行い（ステップ
Ｓ４）、詳細配線によってすべての配線パターンを発生
させて（ステップＳ５）レイアウトを設計する。つぎに
得られたレイアウト結果をレイアウト結果３に格納す
る。
施の形態の動作について説明すると、まず回路接続情報
１及びセルライブラリ２を入力して、これら回路接続情
報１及びセルライブラリ２からの情報に基づきレイアウ
ト対象のチップイメージ領域１０の論理セル配置可能領
域１１に、プリバファ（図示省略）と、ハードマクロＡ
１４，ハードマクロＢ１５と、グループＡ１２，グルー
プＢ１３とを配置する（ステップＳ１）。次に、グルー
プＡ１２とグループＢ１３の回路接続情報にしたがいハ
ードマクロＡ１４とハードマクロＢ１５の間の領域に配
線を走らせたい場合は、グループＡ１２とグループＢ１
３の間の論理セル配置可能領域１１にダミーセル１７を
対話形式（人手）で配置する（ステップＳ２）。この
時、回路接続情報１に追加したダミーセル１７の接続情
報を追加する（ステップＳ１１）。また、セルライブラ
リ２に追加したダミーセル１７のセル情報を追加する
（ステップＳ２１）。次に、ダミーセル１７以外の回路
接続情報に基づいて、論理セルを論理セル配置可能領域
１１にすべて自動配置をする（ステップＳ３）。その
後、その配置結果に対して、概略配線を行い（ステップ
Ｓ４）、詳細配線によってすべての配線パターンを発生
させて（ステップＳ５）レイアウトを設計する。つぎに
得られたレイアウト結果をレイアウト結果３に格納す
る。
【００１４】上述したように、自動レイアウトシステム
により配線パターンを計算させ自動的に行う自動レイア
ウト設計では、回路接続情報とそのセルライブラリを入
力し、ハードマクロ等を含めて人手または自動で配置
し、次に機能階層毎にグルーピングを行う。この時、論
理セル可能領域には、ハードマクロとプリバファは配置
済みである。
により配線パターンを計算させ自動的に行う自動レイア
ウト設計では、回路接続情報とそのセルライブラリを入
力し、ハードマクロ等を含めて人手または自動で配置
し、次に機能階層毎にグルーピングを行う。この時、論
理セル可能領域には、ハードマクロとプリバファは配置
済みである。
【００１５】次に、ハードマクロ及びグルーピング間の
配線経路を決定するために、論理セル可能領域に高さや
電源端子位置等について論理セルと同一構造を有し、さ
らに配線経路を決定するための配線パターン（端子）を
持ったダミーセルを配置して経路を決定する。この時、
配線接続情報に、追加したダミーセルの接続情報を追加
する。次に、その追加した回路接続情報をもとに、ダミ
ーセル以外の論理セルをすべて自動配置し、概略配線を
行い、詳細配線で上記で決定した配線経路に実際の配線
レイヤと配線幅をレイアウトパターンとして発生させ
る。
配線経路を決定するために、論理セル可能領域に高さや
電源端子位置等について論理セルと同一構造を有し、さ
らに配線経路を決定するための配線パターン（端子）を
持ったダミーセルを配置して経路を決定する。この時、
配線接続情報に、追加したダミーセルの接続情報を追加
する。次に、その追加した回路接続情報をもとに、ダミ
ーセル以外の論理セルをすべて自動配置し、概略配線を
行い、詳細配線で上記で決定した配線経路に実際の配線
レイヤと配線幅をレイアウトパターンとして発生させ
る。
【００１６】
【発明の効果】以上説明したように、本発明のレイアウ
ト方法は、ダミーセルと論理セルの高さを共通化し、さ
らに論理セルの配置前に論理セル配置可能領域にダミー
セルを配置して配線経路を決定するため、所望の配線レ
イアウトを自動レイアウトシステムで問題なく行うこと
ができるので、冗長な配線を除去でき、集積度を向上で
きるという効果がある。
ト方法は、ダミーセルと論理セルの高さを共通化し、さ
らに論理セルの配置前に論理セル配置可能領域にダミー
セルを配置して配線経路を決定するため、所望の配線レ
イアウトを自動レイアウトシステムで問題なく行うこと
ができるので、冗長な配線を除去でき、集積度を向上で
きるという効果がある。
【００１７】また、所望の配線レイアウトを得ようとし
た場合にダミーセルの配置が不可能ということはないの
で自動レイアウトシステムで容易に所望の配線パターン
を得ることができるという効果がある。
た場合にダミーセルの配置が不可能ということはないの
で自動レイアウトシステムで容易に所望の配線パターン
を得ることができるという効果がある。
【図１】本発明のレイアウト方法の一実施の形態の処理
手順を示すフローチャートである。
手順を示すフローチャートである。
【図２】本実施の形態のレイアウト対象回路であるＡＳ
ＩＣのレイアウトの一例を示すレイアウト平面図であ
る。
ＩＣのレイアウトの一例を示すレイアウト平面図であ
る。
【図３】図２のダミーセルの構成を示すレイアウト平面
図である。
図である。
【図４】従来のレイアウト方法の処理手順の一例を示す
フローチャートである。
フローチャートである。
１，１０１ 回路接続情報 ２，１０２ セルライブラリ ３，１０３ レイアウト結果 １０ チップイメージ領域 １１ 論理セル配置可能領域 １２ グループＡ １３ グループＢ １４ ハードマクロＡ １５ ハードマクロＢ １６，１７１ 配線パターン １７ ダミーセル １７２ 端子 １７３ 電源端子
Claims (3)
- 【請求項１】 予め形成した複数の回路素子または機能
回路ブロックである複数の単位回路の集合を予め定めた
コア領域内に規則的に配列した拡散ウエハである下地に
レイアウト対象回路の接続情報と前記単位回路から形成
される論理セルの情報である論理セル情報とにしたがっ
て配線パターンを生成することにより前記レイアウト対
象回路を形成する集積回路のレイアウト方法において、 前記論理セルに加えてこの論理セルと高さ及びセル内配
線パターンを含む物理的諸元が同一のダミーセルを前記
論理セルと同一の配置可能領域に配置することにより前
記配線パターンを生成することを特徴とするレイアウト
方法。 - 【請求項２】 前記レイアウト対象回路の接続情報と前
記論理セル情報との供給を受けて前記配置可能領域に前
記論理セルを予備的に配置する予備配置ステップと、 前記予備配置後の前記配置可能領域に前記ダミーセルを
対話形式で配置するダミーセル配置ステップと、 前記ダミーセルを含めた前記論理セルの自動配置ステッ
プと、 配線経路を決定する概略配線ステップと、 決定した前記配線経路に実際の配線レイヤーと配線幅と
をレイアウトパターンとして発生する詳細配線ステップ
とを含むことを特徴とする請求項１記載のレイアウト方
法。 - 【請求項３】 前記ダミーセルの前記セル内配線パター
ンが、前記論理セルとそれぞれ同一の配線幅と電源端子
位置と配線端子位置とを有することを特徴とする請求項
１記載のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243032A JP3064925B2 (ja) | 1996-09-13 | 1996-09-13 | レイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243032A JP3064925B2 (ja) | 1996-09-13 | 1996-09-13 | レイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1092940A true JPH1092940A (ja) | 1998-04-10 |
| JP3064925B2 JP3064925B2 (ja) | 2000-07-12 |
Family
ID=17097854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8243032A Expired - Lifetime JP3064925B2 (ja) | 1996-09-13 | 1996-09-13 | レイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064925B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553553B2 (en) * | 2000-06-14 | 2003-04-22 | Fujitsu Limited | Method of designing layout of semiconductor device |
| WO2009090516A1 (en) * | 2008-01-11 | 2009-07-23 | Nxp B.V. | Monitor cell and monitor cell placement method |
-
1996
- 1996-09-13 JP JP8243032A patent/JP3064925B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553553B2 (en) * | 2000-06-14 | 2003-04-22 | Fujitsu Limited | Method of designing layout of semiconductor device |
| US6996794B2 (en) | 2000-06-14 | 2006-02-07 | Fujitsu Limited | Method of designing layout of semiconductor device |
| WO2009090516A1 (en) * | 2008-01-11 | 2009-07-23 | Nxp B.V. | Monitor cell and monitor cell placement method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3064925B2 (ja) | 2000-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000411 |