JP2000058658A - 半導体集積回路設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路のマスクレイアウト設計にお
いて、必要最小限の工数で、配線混雑や面積増大を最小
限に抑えかつ高速動作が必要な回路にも適用でき、配線
層製造時に発生するトランジスタのゲート破壊を防止す
るマスクレイアウトを実現する。 【解決手段】 配置情報算出手段１０１によって算出さ
れたセルの配置座標と端子座標入力手段１０２によって
入力されたセルの原点からの端子位置座標から、セル情
報入力手段１０４によって指定されたセルの端子座標を
算出し、そのセルの端子座標に対して、ビア種類入力手
段１０３によって入力した最上層の配線層に接続するた
めのビアの配置配線を実施することで、ゲート端子上に
最上層までの配線をレイアウトし、その後通常の配線レ
イアウトを実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トランジスタのゲ
ート酸化膜の破壊を防止する半導体集積回路の設計方法
に関するものである。

【０００２】

【従来の技術】近年の半導体製造工程の微細化に伴い、
トランジスタのゲートサイズはますます微細化され、ま
た、多層配線等の半導体製造工程もますます複雑化され
てきている。

【０００３】以下、従来の半導体集積回路の設計方法に
ついて説明する。

【０００４】図１０は従来の半導体集積回路のマスクレ
イアウト設計方法のフロー図である。

【０００５】図１０において、１００１はネットリスト
（回路情報）として、セルまたは機能ブロックなどの回
路情報を読み込む回路情報読み込み手段、１００２はセ
ルまたは機能ブロックをチップに割り付けるフロアプラ
ン手段、１００３はセルを配置する配置手段、１００４
は配線を行う配線手段、１００５はレイアウトがデザイ
ンルールどおりまたは回路どおり行われているかを検証
するレイアウト検証手段である。

【０００６】図１１は、従来の設計方法により配置配線
された４層配線のゲートアレイセルまたはスタンダード
セルの場合のマスクレイアウト図である。ただし１１０
１に代表される矩形はセルであり、１１０２はセルのト
ランジスタのゲートに接続されるピン、１１０３は第１
層配線、１１０４は第２層配線、１１０５は第３層配
線、１１０６は第４層配線、１１０７はビア、１１０８
はトランジスタのソースまたはドレインに接続されたピ
ンである。

【０００７】図１２は、図１１のＤ−Ｄ’部分に対応す
る半導体装置の断面のトランジスタ、配線、ピン及びビ
アを示した模式図である。図１１と対応する部分は同じ
番号で示している。

【０００８】図１１、図１２に示す通り、従来の手段に
より配置配線された場合には、１１０８のトランジスタ
のソースまたはドレインに接続されたピンで配線が基板
につながる前に、各配線層の配線製造工程で配線層に発
生する電荷により配線がチャージアップされゲートに接
続されるピン１１０２を通じてゲートに高電圧かかり、
トランジスタのゲート酸化膜が破壊される場合がある。

【０００９】なお、ここではゲートアレイセルまたはス
タンダードセルの場合のマスクレイアウト例について示
したが機能ブロックに関しても、ピン及びビアの位置が
変わるだけであり、同じ原因でトランジスタのゲートが
破壊される場合がある。

【００１０】この対策として、マスクレイアウト設計時
に対策を実施する方法としてはすでにいくつかのものが
提案されている。

【００１１】例えば、文献１：「マスタスライス方式の
半導体装置」（特開平９−１９９６０６公報）において
開示されている内容は、トランジスタのゲート接続箇所
を増やし、ダミーのトランジスタを配置することにより
ゲート面積を増大することで製造歩留まりを高めるもの
である。

【００１２】次に、文献２：「半導体装置」（特開平８
−９７４１６公報）において開示されている内容は、金
属配線とゲート電極の間にダイオードおよび抵抗を構成
することで電荷を基板に吸収し、製造歩留まりを高める
ものである。

【００１３】

【発明が解決しようとする課題】しかしながら、上記従
来の方法では配線工程で蓄積される電荷によりトランジ
スタのゲート酸化膜が破壊されるという課題を、必要最
小限の工数で、配線混雑や面積増大を最小限に抑えて解
決することは困難である。

【００１４】文献１の方法ではトランジスタのゲート接
続箇所を増やし、ゲート面積を増大することで製造歩留
まりを高めるものであるが、回路作成時に追加するゲー
トを回路上に記載しておく必要があり、回路作成、マス
ク検証が複雑となる。また、ダミーのトランジスタの配
置領域及びゲートへの配線により、チップ面積及び配線
混雑度が増大する可能性がある。

【００１５】また、文献２の方法では金属配線とゲート
電極の間にダイオードおよび抵抗を構成するため、配線
遅延が増大し、高速動作が必要とされる回路への適用が
困難となる場合がある。

【００１６】本発明は、以上のような問題点を鑑みてな
されたものであり、半導体集積回路のマスクレイアウト
設計工程において、必要最小限の工数で、配線混雑や面
積増大を最小限に抑えかつ高速動作が必要な回路にも適
用でき、配線層製造時に発生するトランジスタのゲート
酸化膜の破壊を防止する半導体集積回路装置設計方法を
提供することを目的とする。

【００１７】

【課題を解決するための手段】前記目的を達成するため
請求項１の発明が講じた解決手段は、配置されたセルの
配置座標と配置方向とを算出する配置情報算出手段と、
セル内の端子座標を入力する端子座標入力手段と、配線
層を接続するためのコンタクトのビアの種類を入力する
ビア種類入力手段と、セル固有名および端子名またはセ
ル名および端子名を指定する指定セル情報入力手段と、
前記指定セル情報入力手段によって指定されたセルの端
子に対し前記ビア種類入力手段により指定されたビアを
配置し配線するビア配置配線手段とを備えることを特徴
とする。

【００１８】前記方法により、半導体集積回路のマスク
レイアウト設計において、トランジスタのゲートに接続
する配線がゲート近傍でより上層の配線に乗り換えるよ
うなマスクレイアウトが可能になり、配線層の製造過程
では、ゲートに配線をつなぐ前に大部分の電荷を逃がす
ことができるためゲート酸化膜の破壊を防止することが
できる。

【００１９】前記目的を達成するため請求項２の発明が
講じた解決手段は、配置されたブロックの配置座標と配
置方向とを算出する配置情報算出手段と、ブロックサイ
ズを算出するブロックサイズ算出手段と、ブロック名ま
たはブロック固有名を指定する指定ブロック情報入力手
段と、配線ブロック用パターンの種類を入力する配線ブ
ロック用パターン種類入力手段と、前記指定ブロック用
パターンと前記指定ブロック情報入力手段によって指定
されたブロックとの配置間隔を設定する配置間隔入力手
段とを備えることを特徴とする。

【００２０】前記方法により、半導体集積回路のマスク
レイアウト設計において、ゲート酸化膜の破壊を防止す
る必要のあるブロック名またはブロック固有名を指定
し、指定されたブロックに対して所定の配線層以外の配
線ブロック用パターンを外周部に作成し、ブロック内の
トランジスタに配線する際により上層の所定の配線層に
乗り換えるマスクレイアウトが可能になり、配線層の製
造過程では、ゲートに配線をつなぐ前に大部分の電荷を
逃がすことができるためゲート酸化膜の破壊を防止する
ことができる。

【００２１】前記目的を達成するため請求項３の発明が
講じた解決手段は、配置されたセルの配置座標と配置方
向とを算出する配置情報算出手段と、セル内の端子座標
を入力する端子座標入力手段と、セル固有名および端子
名またはセル名および端子名を指定する指定セル情報入
力手段と、配線ブロック用パターンの種類を入力する配
線ブロック用パターン種類入力手段と、前記配線ブロッ
ク用パターンと前記指定セル情報入力手段によって指定
されたセルの端子との配置間隔を設定する配置間隔入力
手段とを備えることを特徴とする。

【００２２】前記方法により、半導体集積回路のマスク
レイアウト設計において、ゲート酸化膜の破壊を防止す
る必要のあるセル固有名および端子名またはセル名およ
び端子名を指定し、指定された端子の周辺に対して所定
の配線層以外の配線ブロック用パターンを作成し、トラ
ンジスタのゲートに接続する配線がゲート近傍でより上
層の配線に乗り換えるようなマスクレイアウトが可能に
なり、配線層の製造過程では、ゲートに配線をつなぐ前
に大部分の電荷を逃がすことができるためゲート酸化膜
の破壊を防止することができる。

【００２３】

【発明の実施の形態】（実施の形態１）以下、本発明の
第１の実施の形態について、図面を参照しながら説明す
る。

【００２４】図１は本発明の半導体集積回路のスタンダ
ードセルまたはゲートアレイセルを使用する場合のレイ
アウト設計方法を示したフロー図である。従来の設計方
法を示した図１０のフロー中のセル配置手段と配線手段
間に本フローが追加される。

【００２５】図１において、１０１は配置処理後に、配
置されたセルのセル名とセル固有名を出力すると共にそ
の配置座標と配置方向とを算出し結果を出力する配置情
報算出手段、１０２はセルの原点からの端子位置座標を
入力するセル端子座標入力手段、１０３は最上層の配線
層に接続するためのビアの種類を入力するビア種類入力
手段、１０４はゲート酸化膜の破壊を防止する必要のあ
る端子とそのセルを指定するための、セル固有名および
端子名またはセル名および端子名を入力する指定セル情
報入力手段、１０５は前記指定セル情報入力手段１０４
によって指定されたセルの端子に対し前記ビア種類入力
手段１０３により指定されたビアを配置し配線するビア
配置配線手段である。

【００２６】このフローにより、配置情報算出手段１０
１によって算出されたセルの配置座標とセル端子座標入
力手段１０２によって入力されたセルの原点からの端子
位置座標から、セル情報入力手段１０４によって指定さ
れたセルの端子座標を算出し、そのセルの端子座標に対
して、ビア種類入力手段１０３によって入力した最上層
の配線層に接続するためのビアの配置配線を実施するこ
とで、ゲート端子上に最上層までの配線をレイアウト
し、その後通常の配線レイアウトを実施する。この設計
方法でレイアウトされたマスクを用いた結果、半導体製
造工程で、配線がゲート端子に接続される以前に、ソー
ス、ドレイン端子に接続された状態で配線する工程を実
現することが可能になり、配線製造工程で発生する電荷
はソース、ドレイン端子より基板に吸収され、酸化膜が
破壊されることを防止することが可能になるものであ
る。

【００２７】図２は、本実施形態を適用した４層配線の
場合のマスクレイアウト図の例である。図２において、
２０１に代表される矩形はセルであり、２０２はセルの
トランジスタのゲートに接続されるピン、２０３は第４
層配線、２０４は第３層配線、２０５は第２層配線、２
０６は第１層配線、２０７はビア、２０８はトランジス
タのソースまたはドレインに接続されたピンである。

【００２８】図３は、図２のＡ−Ａ’部分に対応する半
導体装置の断面のトランジスタ、配線、ピン及びビアを
示した模式図である。図２と対応する部分は同じ番号で
示している。図１のフローに従い、配置情報算出手段１
０１によってセル２０１の座標が算出され、端子座標入
力手段１０２によって、セル２０１中のセルの原点から
の端子２０２の座標が入力され、指定セル情報入力手段
１０４によって指定するセル２０１および端子２０２の
名称が入力された場合には、セル２０１中の端子２０２
の座標が算出され、その端子座標に対して、ビア種類入
力手段１０３によって入力したビアの配置配線を実施す
ることで、ゲート端子２０２上に最上層までの配線レイ
アウトが作成される。

【００２９】図２、図３に示す通り、本発明を適用した
場合には、指定セル情報入力手段１０４でトランジスタ
のゲートに接続するピンを指定することにより、指定さ
れたピン２０２近傍でゲートと配線最上層がつながる。
そのため、第１〜４層配線の各配線製造工程で配線層に
発生する電荷が、トランジスタのソースまたはドレイン
に接続されたピン２０８より基板に吸収された後、セル
のトランジスタのゲートにピン２０３の位置で接続され
るため、トランジスタのゲート酸化膜の破壊を防止する
ことが可能になる。

【００３０】以上のように本実施の形態によれば、配線
層の製造の最終工程の後に指定したセルのトランジスタ
のゲートと配線をつなげるように、半導体集積回路のス
タンダードセルまたはゲートアレイセルを使用する場合
のレイアウト設計方法においてゲート酸化膜の破壊を防
止する必要のある端子とそのセル及びピンを指定し、指
定されたピンに対して最上層につながるビアを配置しマ
スクレイアウトを作成することにより、セルに対して余
分なダミートランジスタを付け加えることなくまた余分
なダイオードや抵抗を付け加えることがないため少ない
工数で面積を増やさず高速動作を必要とする回路にも適
用でき、配線層製造時に発生するトランジスタのゲート
酸化膜の破壊を防止する半導体集積回路の設計方法を実
現できる。

【００３１】なお、指定したセルのゲートにつなぐ配線
層を最上層としたが、各配線層に発生する電荷の多少を
考慮しゲート酸化膜の破壊を防止できるならば最上層よ
り下の配線層につなぐように設計してもよい。

【００３２】（実施の形態２）次に本発明の第２の実施
の形態について、図面を参照しながら説明する。

【００３３】図４は本発明の半導体集積回路の機能ブロ
ック間レイアウト設計方法を示したフロー図である。従
来の設計方法を示した図１０のフロー中のセル配置手段
と配線手段間に本フローが追加される。実施の形態１の
スタンダードセル及びゲートアレイセルを用いる場合と
異なり、機能ブロックではブロックの外周部に配線接続
用端子のほとんどが存在する。

【００３４】図４において、４０１は配置処理後に、機
能ブロックのブロック名とブロック固有名を出力すると
共にその配置座標と配置方向とを算出し結果を出力する
配置情報算出手段、４０２は機能ブロックのブロックサ
イズを算出するブロックサイズ算出手段、４０３はブロ
ック名またはブロック固有名を入力する指定ブロック情
報入力手段、４０４は配線の障壁の役割をする配線ブロ
ック用パターンの種類を入力する配線ブロック用パター
ン入力手段、４０５は前記指定ブロック情報入力手段４
０３によって指定されたブロックと、前記配線ブロック
用パターン入力手段４０４によって指定された配線とブ
ロック用パターンの配置間隔入力手段である。

【００３５】このフローにより、配置情報算出手段４０
１によって算出されたブロックの配置座標と、ブロック
サイズ算出手段４０２によって入力されたブロックサイ
ズから、指定ブロック情報入力手段４０４によって指定
されたブロックの配置座標と配置方向とブロックサイズ
とを算出し、そのブロックに対して、配線ブロック用パ
ターン入力手段４０４にて配線最上層以外の配線ブロッ
ク用パターンを入力し、それらの配線ブロック用パター
ンを、配置間隔入力手段４０５で指定された間隔でブロ
ック周辺に配置する。その後通常の配線レイアウトを実
施する。その結果、指定ブロック情報入力手段４０３で
指定されたブロックに接続される配線は、配線時に配線
ブロック用パターン入力手段４０４で指定されたブロッ
ク用パターン以外の配線層で配線ブロックパターンの領
域を通過する必要があるため、配線ブロック用パターン
の存在しない最上層で障壁を乗り越える形状となる。

【００３６】この設計方法でレイアウトされたマスクを
用いた結果、半導体製造工程で、配線がゲート端子に接
続される以前に、ソース、ドレイン端子に接続された状
態で配線する工程を実現することが可能になり、配線製
造工程で発生する電荷はソース、ドレイン端子より基板
に吸収され、ゲート酸化膜が破壊されることを防止する
ことが可能になるものである。

【００３７】図５は、本実施形態を適用した４層配線の
場合のマスクレイアウト図の例である。図５において、
５０１に代表される矩形は機能ブロックであり、この例
はブロックを使用した場合である。５０２はセルのトラ
ンジスタのゲートに接続されるピン、５０３は配線ブロ
ック用パターン種類入力手段４０４にて指定されたブロ
ック用パターン、５０４は第４層配線、５０５は第３層
配線、５０６は第２層配線、５０７は第１層配線、５０
８はビア、５０９はトランジスタのソースまたはドレイ
ンに接続されたピンである。

【００３８】図６は、図５のＢ−Ｂ’部分に対応する半
導体装置の断面のトランジスタ、配線、ピン及びブロッ
ク用パターンを示した模式図である。図５と対応する部
分は同じ番号で示している。図４のフローに従い、配置
情報算出手段４０１によってブロック５０１の配置座標
と配置方向が算出され、ブロックサイズ算出手段４０２
によって５０１のブロックサイズが入力され、指定ブロ
ック情報入力手段４０４によってブロック５０１を指定
するとブロック５０１の配置座標と配置方向とブロック
サイズとが算出される。そのブロック５０１に対して、
配線ブロック用パターン入力手段４０４にて入力された
配線最上層以外の配線ブロック用パターンを、配置間隔
入力手段４０５で指定された間隔でブロック５０１周辺
に５０３で示すように配置する。その後通常の配線レイ
アウトを実施する。その結果、ブロック５０１に接続さ
れる配線は、配線時に配線ブロック用パターンで指定さ
れた配線層以外で配線ブロックパターン５０３の領域を
通過する必要があるため、ブロック５０１の周辺で配線
ブロック用パターンの存在しない最上層配線で障壁を乗
り越える形状となる。

【００３９】図５、図６に示す通り、図４のフローを使
用してブロック用パターン種類入力手段４０４によって
指定されたブロック用パターンを使用することにより、
配線時に、指定ブロック情報入力手段４０３指定された
ブロックの周辺では、配線層がブロック周辺で配線ブロ
ック用パターンでの存在しない最上配線層に乗り換え
る。そのため、第１〜４層配線の各配線製造工程で配線
層に発生する電荷が、トランジスタのソースまたはドレ
インに接続されたピン５０９より基板に吸収された後、
セルのトランジスタのゲートピンに５０４の位置で接続
されるため、トランジスタのゲート酸化膜の破壊を防止
することが可能になる。

【００４０】以上のように本実施の形態によれば、配線
層の製造の最終工程の後に指定したセルのトランジスタ
のゲートと配線をつなげるように、半導体集積回路の機
能ブロック間レイアウト設計方法においてゲート酸化膜
の破壊を防止する必要のあるブロック名またはブロック
固有名を指定し、指定されたブロックに対して最上層以
外の配線ブロック用パターンを外周部に作成することに
より、ブロック内及びブロック間に余分なダミートラン
ジスタを付け加えることなくまた余分なダイオードや抵
抗を付け加えることがないため少ない工数で面積を増や
さず高速動作を必要とする回路にも適用でき、配線層製
造時に発生するトランジスタのゲート酸化膜の破壊を防
止する半導体集積回路の設計方法を実現できる。

【００４１】なお、指定されたブロックの周辺で乗り換
える配線層を最上層としたが、各配線層に発生する電荷
の多少を考慮しゲート酸化膜の破壊を防止できるならば
最上層より下の配線層に乗り換えるように設計してもよ
い。

【００４２】（実施の形態３）次に本発明の第３の実施
の形態について、図面を参照しながら説明する。

【００４３】図７は本発明の半導体集積回路のスタンダ
ードセルまたはゲートアレイセルを使用する場合のレイ
アウト設計方法を示したフロー図である。従来の設計方
法を示した図１０のフロー中のセル配置工程と配線工程
間に本フローが追加される。実施の形態１のゲート端子
上にビア配置する場合と異なり、配線ブロック用パター
ンを使用することにより、配線を最上層へ乗り換える箇
所を領域で指定することが可能となる。

【００４４】図７において、７０１は配置処理後に、配
置されたセルのセル名とセル固有名を出力すると共にそ
の配置座標と配置方向とを算出し結果を出力する配置情
報算出手段、７０２はセルの原点からの端子位置座標を
入力する端子座標入力手段、７０３はゲート酸化膜の破
壊を防止する必要のある端子とそのセルを指定するため
の、セル固有名および端子名またはセル名および端子名
を入力する指定セル情報入力手段、７０４は配線の障壁
の役割をする配線ブロック用パターンの種類を入力する
配線ブロック用パターン入力手段、７０５は前記指定セ
ル情報入力手段７０３によって指定されたセルと、前記
配線ブロック用パターン入力手段７０４によって指定さ
れた配線とブロック用パターンの配置間隔入力手段であ
る。

【００４５】このフローにより、配置情報算出手段７０
１によって算出されたセルの配置座標と端子座標入力手
段７０２によって入力されたセルの原点からの端子位置
座標から、セル情報入力手段７０３によって指定された
セルの端子座標を算出し、その端子座標に対して、配線
ブロック用パターン入力手段７０４にて配線最上層以外
の配線ブロック用パターンを入力し、それらの配線ブロ
ック用パターンを、配置間隔入力手段７０５で指定され
た間隔で端子周辺に配置する。その後通常の配線レイア
ウトを実施する。その結果、指定セル情報入力手段７０
３で指定されたセルの端子周辺の、配置間隔入力手段７
０５で指定された領域内の端子に接続される配線は、配
線時に配線ブロック用パターン入力手段７０４で指定さ
れたブロック用パターンの以外の配線層で配線ブロック
パターンの領域を通過する必要があるため、配線ブロッ
ク用パターンの存在しない最上層で障壁を乗り越える形
状となる。

【００４６】この設計方法でレイアウトされたマスクを
用いた結果、半導体製造工程で、配線がゲート端子に接
続される以前に、ソース、ドレイン端子に接続された状
態で配線する工程を実現することが可能になり、配線製
造工程で発生する電荷はソース、ドレイン端子より基板
に吸収され、ゲート酸化膜が破壊されることを防止する
ことが可能になるものである。

【００４７】図８は、本実施形態を適用した４層配線の
場合のマスクレイアウト図の例である。図８において、
８０１に代表される矩形はセルであり、８０２はセルの
トランジスタのゲートに接続されるピン、８０３は配線
ブロック用パターン種類入力手段７０４にて指定された
ブロック用パターン、８０４は第４層配線、８０５は第
３層配線、８０６は第２層配線、８０７は第１層配線、
８０８はビア、８０９はトランジスタのソースまたはド
レインに接続されたピンである。

【００４８】図９は、図８のＣ−Ｃ’部分に対応する半
導体装置の断面のトランジスタ、配線、ピン及びブロッ
ク用パターンを示した模式図である。図８と対応する部
分は同じ番号で示している。図７のフローに従い、配置
情報算出手段７０１によってセル８０１の座標が算出さ
れ、端子座標入力手段７０２によって、セル８０１中の
セルの原点からの端子８０２の座標が入力され、指定セ
ル情報入力手段７０３によって指定するセル８０１およ
び端子８０２の名称が入力された場合には、セル８０１
中の端子８０２の座標が算出され、その端子座標の周辺
に対して、配線ブロック用パターン入力手段７０４によ
って入力した最上層以外の配線ブロック用パターン８０
３が、配線間隔入力手段７０５で入力された間隔で配置
される。

【００４９】図８、図９に示す通り、図７のフローを使
用してブロック用パターン種類入力手段７０４によって
指定されたブロック用パターンを使用することにより、
配線時に、指定セル情報入力手段７０３で指定されたセ
ルの端子の周辺では、配線層がブロック周辺で配線ブロ
ック用パターンでの存在しない最上配線層に乗り換え
る。そのため、第１〜４層配線の各配線製造工程で配線
層に発生する電荷が、トランジスタのソースまたはドレ
インに接続されたピン８０９より基板に吸収された後、
セルのトランジスタのゲートピンに８０４の位置で接続
されるため、トランジスタのゲート酸化膜の破壊を防止
することが可能になる。

【００５０】以上のように本実施の形態によれば、配線
層の製造の最終工程の後に指定したセルのトランジスタ
のゲートと配線をつなげるように、半導体集積回路のス
タンダードセルまたはゲートアレイセルを使用する場合
のレイアウト設計方法においてゲート酸化膜の破壊を防
止する必要のあるセル名および端子名を指定し、指定さ
れた端子の周辺に対して最上層以外の配線ブロック用パ
ターンを作成することにより、余分なダミートランジス
タを付け加えることなくまた余分なダイオードや抵抗を
付け加えることがないため少ない工数で面積を増やさず
高速動作を必要とする回路にも適用でき、配線層製造時
に発生するトランジスタのゲート酸化膜の破壊を防止す
る半導体集積回路の設計方法を実現できる。

【００５１】なお、指定されたセルの端子の周辺で乗り
換える配線層を最上層としたが、各配線層に発生する電
荷の多少を考慮しゲート酸化膜の破壊を防止できるなら
ば最上層より下の配線層に乗り換えるように設計しても
よい。

【００５２】なお、スタンダードセルまたはゲートアレ
イセルを使用する場合としたが、機能ブロックに対して
も内部のゲートへの配線が可能な場合にはブロック用パ
ターンをゲート端子周辺に配置するようにして本実施の
形態を用いてもよい。

【００５３】

【発明の効果】以上のように本発明は、半導体集積回路
のマスクレイアウト設計工程において、トランジスタの
ゲートに接続する配線がゲート近傍で配線最上層に乗り
換えるように配線層及びビアを決める手段を備えること
により、配線層の製造過程では、電荷を逃がすことの可
能なトランジスタのソース、ドレイン領域に配線の大部
分が接続した状態とし、配線最上層の製造までの工程に
おいてゲートに接続される配線の総面積を極力小さくす
ることによって、トランジスタのゲート酸化膜の破壊を
防止することができる優れた半導体集積回路の設計方法
を実現できるものである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における設計方法を
示したフロー図

【図２】本発明の第１の実施の形態における設計方法を
適用した４層配線の実例のマスクレイアウト図

【図３】本発明の第１の実施の形態における設計方法を
適用した半導体装置の断面のトランジスタ、配線、ピン
及びビアを示した模式図

【図４】本発明の第２の実施の形態における設計方法を
示したフロー図

【図５】本発明の第２の実施の形態における設計方法を
適用した４層配線の実例のマスクレイアウト図

【図６】本発明の第１の実施の形態における設計方法を
適用した半導体装置の断面のトランジスタ、配線、ピン
及びビアを示した模式図

【図７】本発明の第２の実施の形態における設計方法を
示したフロー図

【図８】本発明の第２の実施の形態における設計方法を
適用した４層配線の実例のマスクレイアウト図

【図９】本発明の第１の実施の形態における設計方法を
適用した半導体装置の断面のトランジスタ、配線、ピン
及びビアを示した模式図

【図１０】本発明の第３の実施の形態における設計方法
を示したフロー図

【図１１】本発明の第３の実施の形態における設計方法
を適用した４層配線の実例のマスクレイアウト図

【図１２】本発明の第３の実施の形態における設計方法
を適用した半導体装置の断面のトランジスタ、配線、ピ
ン及びビアを示した模式図

【符号の説明】

１０１ 配置情報算出手段 １０２ 端子座標入力手段 １０３ ビア種類入力手段 １０４ 指定セル情報入力手段 １０５ ビア配置配線手段 ４０１ 配置情報算出手段 ４０２ ブロックサイズ算出手段 ４０３ 指定ブロック情報入力手段 ４０４ 配線ブロック用パターン種類入力手段 ４０５ 配置間隔入力手段 ７０１ 配置情報算出手段 ７０２ 端子座標入力手段 ７０３ 指定セル情報入力手段 ７０４ 配線ブロック用パターン入力手段 ７０５ 配置間隔入力手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路のマスクレイアウトに関
   し、配置されたセルの配置座標と配置方向を算出する配
   置情報算出手段と、セル内の端子座標を入力する端子座
   標入力手段と、配線層を接続するためのコンタクトのビ
   アの種類を入力するビア種類入力手段と、セル固有名お
   よび端子名またはセル名および端子名を指定する指定セ
   ル情報入力手段と、前記指定セル情報入力手段によって
   指定されたセルの端子に対し前記ビア種類入力手段によ
   り指定されたビアを配置し配線するビア配置配線手段と
   を備えることを特徴とする半導体集積回路設計方法。
2. 【請求項２】 半導体集積回路のマスクレイアウトに関
   し、配置されたブロックの配置座標と配置方向を算出す
   る配置情報算出手段と、ブロックサイズを算出するブロ
   ックサイズ算出手段と、ブロック名またはブロック固有
   名を指定する指定ブロック情報入力手段と、配線ブロッ
   ク用パターンの種類を入力する配線ブロック用パターン
   種類入力手段と、前記指定ブロック用パターンと前記指
   定ブロック情報入力手段によって指定されたブロックと
   の配置間隔を設定する配置間隔入力手段とを備えること
   を特徴とする半導体集積回路設計方法。
3. 【請求項３】 半導体集積回路のマスクレイアウトに関
   し、配置されたセルの配置座標と配置方向を算出する配
   置情報算出手段と、セル内の端子座標を入力する端子座
   標入力手段と、セル固有名および端子名またはセル名お
   よび端子名を指定する指定セル情報入力手段と、配線ブ
   ロック用パターンの種類を入力する配線ブロック用パタ
   ーン種類入力手段と、前記配線ブロック用パターンと前
   記指定セル情報入力手段によって指定されたセルの端子
   との配置間隔を設定する配置間隔入力手段とを備えるこ
   とを特徴とする半導体集積回路設計方法。