JPH0547929A - 自動配置配線方法 - Google Patents
自動配置配線方法Info
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- JPH0547929A JPH0547929A JP3228736A JP22873691A JPH0547929A JP H0547929 A JPH0547929 A JP H0547929A JP 3228736 A JP3228736 A JP 3228736A JP 22873691 A JP22873691 A JP 22873691A JP H0547929 A JPH0547929 A JP H0547929A
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- Japan
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- wiring
- cell
- layer metal
- metal wiring
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Abstract
(57)【要約】
【目的】 本発明の目的は、既存レイアウト設計情報の
有効利用を図ることができる技術を提供することにあ
る。 【構成】 自動配置配線において、論理変更用として予
め形成されたダミー配線セル（予備配線セル）５を配置
することにより、後の論理変更の際に、それを利用した
配線変更を可能とし、既存レイアウト設計情報の有効利
用を図る。
有効利用を図ることができる技術を提供することにあ
る。 【構成】 自動配置配線において、論理変更用として予
め形成されたダミー配線セル（予備配線セル）５を配置
することにより、後の論理変更の際に、それを利用した
配線変更を可能とし、既存レイアウト設計情報の有効利
用を図る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路を自動
的に配置配線するための技術に関し、例えばＣＡＤ（コ
ンピュータ・エイディッド・デザイン）やＤＡ（デザイ
ン・オートメーション）を用いたレイアウト設計に適用
して有効な技術に関する。
的に配置配線するための技術に関し、例えばＣＡＤ（コ
ンピュータ・エイディッド・デザイン）やＤＡ（デザイ
ン・オートメーション）を用いたレイアウト設計に適用
して有効な技術に関する。
【０００２】
【従来の技術】半導体集積回路のレイアウト設計に際し
て相当の熟練度を要することなく比較的簡単にチップサ
イズを小型化したり歩留まりを向上させるためのレイア
ウト自動化技術が従来から採用され、例えばＣＡＤ（コ
ンピュータ・エイデッド・デザイン）を用いた自動レイ
アウトシステムでは、与えられた回路素子を許容スペー
ス内に配置すると共に回路素子個々の結線端子の位置を
決定し、位置が決定された端子間の配線経路を決定する
ようにしている。そのような端子間配線において、ＬＳ
Ｉの高集積化、高密度化のために配線の多層化が行なわ
れる。この多層化は、配線面積を実質的に減少させてチ
ップ面積の増大化を防止し、平均配線長を短くして配線
抵抗による動作速度の遅延を抑制し、ＣＡＤなどによる
自動配置配線を可能とする。スタンダードセル若しくは
マクロセル方式のＬＳＩの自動配置配線においては、予
めレイアウト設計されたセルを使用して、半導体基板へ
のセルの配置並びにセルの端子間の配線などが行なわれ
る。
て相当の熟練度を要することなく比較的簡単にチップサ
イズを小型化したり歩留まりを向上させるためのレイア
ウト自動化技術が従来から採用され、例えばＣＡＤ（コ
ンピュータ・エイデッド・デザイン）を用いた自動レイ
アウトシステムでは、与えられた回路素子を許容スペー
ス内に配置すると共に回路素子個々の結線端子の位置を
決定し、位置が決定された端子間の配線経路を決定する
ようにしている。そのような端子間配線において、ＬＳ
Ｉの高集積化、高密度化のために配線の多層化が行なわ
れる。この多層化は、配線面積を実質的に減少させてチ
ップ面積の増大化を防止し、平均配線長を短くして配線
抵抗による動作速度の遅延を抑制し、ＣＡＤなどによる
自動配置配線を可能とする。スタンダードセル若しくは
マクロセル方式のＬＳＩの自動配置配線においては、予
めレイアウト設計されたセルを使用して、半導体基板へ
のセルの配置並びにセルの端子間の配線などが行なわれ
る。
【０００３】尚、多層配線における設計ルールについて
記載された文献の例としては、例えば「ＩＳＳＣＣ８
９．ＴＨＰＭ１３．３、Ａ ＣＭＯＳ Sea of Gates Ar
ray with Continuous Track Allocation Mitsubishi El
ectric M.Okabe et.al.」及び、「ＩＳＳＣＣ８９．Ｔ
ＨＰＭ１３．２、Ａ１．４Ｍ・Transistor CMOS Gate A
rray with 4ns RAM Hitach T.Takahashi et.al.」があ
り、また、自動レイアウト生成技術について記載された
文献の例としては特開昭６１−２０２４５３号公報があ
る。
記載された文献の例としては、例えば「ＩＳＳＣＣ８
９．ＴＨＰＭ１３．３、Ａ ＣＭＯＳ Sea of Gates Ar
ray with Continuous Track Allocation Mitsubishi El
ectric M.Okabe et.al.」及び、「ＩＳＳＣＣ８９．Ｔ
ＨＰＭ１３．２、Ａ１．４Ｍ・Transistor CMOS Gate A
rray with 4ns RAM Hitach T.Takahashi et.al.」があ
り、また、自動レイアウト生成技術について記載された
文献の例としては特開昭６１−２０２４５３号公報があ
る。
【０００４】
【発明が解決しようとする課題】半導体集積回路の自動
レイアウト設計では、より効率的な配置配線が行われる
ようにシステム構成されているため、換言すれば、無効
領域が極力少なくなるように配置配線されるようにシス
テム構成されているため、追加可能な配線数、及び配線
箇所が限定されてしまい、そのような理由から特に論理
変更などの場合には、当該論理変更前（既存）のレイア
ウト設計情報を利用することが困難とされ、通常はレイ
アウト設計を最初からやり直さなければならない。その
ように論理変更毎にレイアウト設計をやり直すことは、
レイアウト設計に要する時間の短縮化、さらには製品開
発期間の短縮化を阻害する主たる要因とされるのが、本
発明者によって見いだされた。
レイアウト設計では、より効率的な配置配線が行われる
ようにシステム構成されているため、換言すれば、無効
領域が極力少なくなるように配置配線されるようにシス
テム構成されているため、追加可能な配線数、及び配線
箇所が限定されてしまい、そのような理由から特に論理
変更などの場合には、当該論理変更前（既存）のレイア
ウト設計情報を利用することが困難とされ、通常はレイ
アウト設計を最初からやり直さなければならない。その
ように論理変更毎にレイアウト設計をやり直すことは、
レイアウト設計に要する時間の短縮化、さらには製品開
発期間の短縮化を阻害する主たる要因とされるのが、本
発明者によって見いだされた。
【０００５】本発明の目的は、既存レイアウト設計情報
の有効利用を図ることができる技術を提供することにあ
る。
の有効利用を図ることができる技術を提供することにあ
る。
【０００６】本発明の別の目的は、既存のレイアウト設
計情報を利用することにより、論理変更を容易に行い得
る技術を提供することにある。
計情報を利用することにより、論理変更を容易に行い得
る技術を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、論理変更のための予備配線セル
を未接続状態で配線領域に配置するものである。配線領
域中の余分なスペースを減らすには、上記セルの端子間
配線の前に上記予備配線セルを配置するようにすると良
い。また、既存レイアウト設計情報の利用効率を上げる
には、上記予備配線セルを上記配線領域に複数散在する
のが良い。
を未接続状態で配線領域に配置するものである。配線領
域中の余分なスペースを減らすには、上記セルの端子間
配線の前に上記予備配線セルを配置するようにすると良
い。また、既存レイアウト設計情報の利用効率を上げる
には、上記予備配線セルを上記配線領域に複数散在する
のが良い。
【００１０】上記予備配線セルは、所定長の第１層メタ
ル配線と、この第１層メタル配線を第２層メタル配線に
結合可能とする第１，第２メタル配線コンタクトホール
（単に、コンタクトホールという）と、上記第１層メタ
ル配線上を第２層メタル配線が通ることのできる場所を
示す第２層メタル配線スルーピン（単に、スルーピンと
いう）とを含んで形成することができる。
ル配線と、この第１層メタル配線を第２層メタル配線に
結合可能とする第１，第２メタル配線コンタクトホール
（単に、コンタクトホールという）と、上記第１層メタ
ル配線上を第２層メタル配線が通ることのできる場所を
示す第２層メタル配線スルーピン（単に、スルーピンと
いう）とを含んで形成することができる。
【００１１】
【作用】上記した手段によれば、論理変更のための予備
配線セルを未接続状態で配線領域に配置しておくこと
は、そのような予備配線セルを利用することにより後の
配線追加が容易とされ、そのことが、設計変更に際して
既存レイアウト設計情報の有効利用を可能とする。
配線セルを未接続状態で配線領域に配置しておくこと
は、そのような予備配線セルを利用することにより後の
配線追加が容易とされ、そのことが、設計変更に際して
既存レイアウト設計情報の有効利用を可能とする。
【００１２】
【実施例】図２には、本発明の一実施例方法が適用され
るＬＳＩチップレイアウトパターンが示される。同図に
示されるＬＳＩチップは、特に制限されないが、スタン
ダードセル方式若しくは機能セル方式（マクロセル方
式）で形成されるもので、予め設計された論理ブロック
が機能セルとして扱われ、この機能セルの高さ、幅とも
に任意に設定可能とされる。
るＬＳＩチップレイアウトパターンが示される。同図に
示されるＬＳＩチップは、特に制限されないが、スタン
ダードセル方式若しくは機能セル方式（マクロセル方
式）で形成されるもので、予め設計された論理ブロック
が機能セルとして扱われ、この機能セルの高さ、幅とも
に任意に設定可能とされる。
【００１３】図２においてＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ
５はそれぞれ機能セル列であり、各機能セル列Ｃ１乃至
Ｃ５の間は多層化された信号配線ＢＳＬで結合され、こ
の機能セル列Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の配置領域
の周囲には、それを包囲するように多数の入出力バッフ
ァセルＩＯＣやボンディングパッドＢＰが形成される。
ここで、採用される多層配線は、特に制限されないが、
ＬＳＩの集積度を高める上で有利となるように、Ｘ方
向，Ｙ方向で配線ピッチの異なる不等ピッチも使用され
る。
５はそれぞれ機能セル列であり、各機能セル列Ｃ１乃至
Ｃ５の間は多層化された信号配線ＢＳＬで結合され、こ
の機能セル列Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の配置領域
の周囲には、それを包囲するように多数の入出力バッフ
ァセルＩＯＣやボンディングパッドＢＰが形成される。
ここで、採用される多層配線は、特に制限されないが、
ＬＳＩの集積度を高める上で有利となるように、Ｘ方
向，Ｙ方向で配線ピッチの異なる不等ピッチも使用され
る。
【００１４】図１には図２における機能セル列Ｃ１，Ｃ
２付近が拡大して示される。
２付近が拡大して示される。
【００１５】図１に示されるように、機能セル列Ｃ１，
Ｃ２はそれぞれ複数の機能セルＣＬを含み、所定の間隙
をもって配置される。この機能セル列Ｃ１，Ｃ２間は配
線領域とされる。この配線領域には、配線多層化により
第１層メタル配線、第２層メタル配線が形成され、それ
がセルＣＬの端子に結合される。第１層メタル配線、第
２層メタル配線は、特に制限されないが、アルミニウム
配線とされる。さらに、配線領域のほぼ中央部には、後
の論理変更時の配線追加の容易化を図るため、予備配線
セルとしてのダミー配線セル５が配置される。このダミ
ー配線セル５は、図１では一つであるが、本実施例ＬＳ
Ｉチップには複数散在される。その場合において、将来
的に論理変更の可能性のある箇所が予測できる場合に
は、そのような箇所、及びその近傍に積極的にダミー配
線セル５を配置しておくと良い。
Ｃ２はそれぞれ複数の機能セルＣＬを含み、所定の間隙
をもって配置される。この機能セル列Ｃ１，Ｃ２間は配
線領域とされる。この配線領域には、配線多層化により
第１層メタル配線、第２層メタル配線が形成され、それ
がセルＣＬの端子に結合される。第１層メタル配線、第
２層メタル配線は、特に制限されないが、アルミニウム
配線とされる。さらに、配線領域のほぼ中央部には、後
の論理変更時の配線追加の容易化を図るため、予備配線
セルとしてのダミー配線セル５が配置される。このダミ
ー配線セル５は、図１では一つであるが、本実施例ＬＳ
Ｉチップには複数散在される。その場合において、将来
的に論理変更の可能性のある箇所が予測できる場合に
は、そのような箇所、及びその近傍に積極的にダミー配
線セル５を配置しておくと良い。
【００１６】図３には上記ダミー配線セル５の詳細な構
成が示される。
成が示される。
【００１７】図３に示されるようにダミー配線セル５
は、特に制限されないが、所定長の第１層メタル配線
（ハッチングを付して示される）３と、３個のコンタク
トホール１、２個のスルーピン２とを含んで成る。ここ
で、コンタクトホール１は第１層メタル配線層に第２層
メタル配線層を結合させるためのホールであり、スルー
ピン２は第２層メタル配線が第１層メタル配線の上を通
ることのできる場所を示す機能を有する。そのようなダ
ミー配線セル５は、配線時の基準とされるセル枠４が持
たされ、他のセルと同様に、ＣＡＤやＤＡなどの自動配
置配線システムにセル情報として予め登録されており、
図１に示されるように、配線領域に選択的に配置され
る。ダミー配線セル５の配置は、図４において従来のフ
ローに対する新規フローとして示されるように、機能セ
ルＣＬ配置後であって配線前に行われる。そのような手
順によれば、配線領域中の余分なスペース（無効エリ
ア）を極力少なくできるし、他の配線によってダミー配
線セル５の配置が制限されることもない。
は、特に制限されないが、所定長の第１層メタル配線
（ハッチングを付して示される）３と、３個のコンタク
トホール１、２個のスルーピン２とを含んで成る。ここ
で、コンタクトホール１は第１層メタル配線層に第２層
メタル配線層を結合させるためのホールであり、スルー
ピン２は第２層メタル配線が第１層メタル配線の上を通
ることのできる場所を示す機能を有する。そのようなダ
ミー配線セル５は、配線時の基準とされるセル枠４が持
たされ、他のセルと同様に、ＣＡＤやＤＡなどの自動配
置配線システムにセル情報として予め登録されており、
図１に示されるように、配線領域に選択的に配置され
る。ダミー配線セル５の配置は、図４において従来のフ
ローに対する新規フローとして示されるように、機能セ
ルＣＬ配置後であって配線前に行われる。そのような手
順によれば、配線領域中の余分なスペース（無効エリ
ア）を極力少なくできるし、他の配線によってダミー配
線セル５の配置が制限されることもない。
【００１８】図１に示されるように配線領域にダミー配
線セル５が存在する場合、初期の設計段階でこのダミー
配線セル５が機能セルＣＬに結合されることはないが、
後に何らかの事情により論理変更を要する場合、以下の
ようにダミー配線セル５が利用されることにより、その
ような論理変更を容易に行うことができるので、レイア
ウト設計を最初からやり直さないで済む。
線セル５が存在する場合、初期の設計段階でこのダミー
配線セル５が機能セルＣＬに結合されることはないが、
後に何らかの事情により論理変更を要する場合、以下の
ようにダミー配線セル５が利用されることにより、その
ような論理変更を容易に行うことができるので、レイア
ウト設計を最初からやり直さないで済む。
【００１９】例えば、図１において、論理変更のために
機能セルの端子Ａと端子Ｂとを結合しなければならない
場合を想定すると、従来の自動配置配線によれば、無効
領域が極力少なくなるように配置配線されるようにシス
テムが構成されている関係で端子Ａと端子Ｂとの配線の
ためのスペースが必ずしも確保されているとは限らず、
多くの場合、端子Ａと端子Ｂとの配線を追加するのに既
配置セルや既存配線の大幅な移動を余儀なくされる。そ
れに対して、本実施例のように、ダミー配線セル５が予
め形成されている場合には、図１において破線で示され
るように、ダミー配線セル５の両端のコンタクトホール
１を利用して当該ダミー配線セル５と端子Ａ，Ｂとを第
２メタル配線層で結合することによって端子Ａ，Ｂ間の
配線を容易に行うことができ、そのような論理変更用第
２層メタル配線の追加によって論理変更が可能とされ
る。つまり、初期のレイアウト設計段階で形成されたダ
ミー配線セル５を利用することによって既配置セルや既
存配線の大幅な移動を伴うことなく、論理変更に対処で
き、既存のレイアウト設計情報の有効利用を図ることが
できる。
機能セルの端子Ａと端子Ｂとを結合しなければならない
場合を想定すると、従来の自動配置配線によれば、無効
領域が極力少なくなるように配置配線されるようにシス
テムが構成されている関係で端子Ａと端子Ｂとの配線の
ためのスペースが必ずしも確保されているとは限らず、
多くの場合、端子Ａと端子Ｂとの配線を追加するのに既
配置セルや既存配線の大幅な移動を余儀なくされる。そ
れに対して、本実施例のように、ダミー配線セル５が予
め形成されている場合には、図１において破線で示され
るように、ダミー配線セル５の両端のコンタクトホール
１を利用して当該ダミー配線セル５と端子Ａ，Ｂとを第
２メタル配線層で結合することによって端子Ａ，Ｂ間の
配線を容易に行うことができ、そのような論理変更用第
２層メタル配線の追加によって論理変更が可能とされ
る。つまり、初期のレイアウト設計段階で形成されたダ
ミー配線セル５を利用することによって既配置セルや既
存配線の大幅な移動を伴うことなく、論理変更に対処で
き、既存のレイアウト設計情報の有効利用を図ることが
できる。
【００２０】また、デバッグのパターン修正確認におい
ても上記ダミー配線セル５は有効とされる。例えば図５
に示されるようにナンドゲート５３とインバータ５５と
の結合に代えてナンドゲート５３とインバータ５４とを
結合する場合、既存配線パターン５２の×印箇所がレー
ザー装置で切断され、破線５１で示されるように新たな
配線パターンがイオンスパッタ装置によって形成される
ことになるが、その場合の新たな配線パターン５１が比
較的長くなってしまうことがある。それに対して、図６
に示されるようにダミー配線セル５が存在する場合に
は、それを利用することによって破線で示される新規配
線パターンの長さを大幅に短くすることができ、上記パ
ターン修正確認に要する時間を短縮することができる。
ても上記ダミー配線セル５は有効とされる。例えば図５
に示されるようにナンドゲート５３とインバータ５５と
の結合に代えてナンドゲート５３とインバータ５４とを
結合する場合、既存配線パターン５２の×印箇所がレー
ザー装置で切断され、破線５１で示されるように新たな
配線パターンがイオンスパッタ装置によって形成される
ことになるが、その場合の新たな配線パターン５１が比
較的長くなってしまうことがある。それに対して、図６
に示されるようにダミー配線セル５が存在する場合に
は、それを利用することによって破線で示される新規配
線パターンの長さを大幅に短くすることができ、上記パ
ターン修正確認に要する時間を短縮することができる。
【００２１】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２２】（１）自動配置配線において、ダミー配線
セル５が配置されることにより、このダミー配線セル５
のコンタクトホール１を利用して当該ダミー配線セル５
と機能セルの端子Ａ，Ｂとを第２メタル配線層で結合す
ることによって機能セルの端子Ａ，Ｂ間の配線を容易に
行うことができ、そのような論理変更用第２層メタル配
線の追加によって論理変更が可能とされる。つまり、初
期のレイアウト設計段階で形成されたダミー配線セル５
を利用することによって既配置セルや既存配線の大幅な
移動を伴うことなく論理変更に対処でき、既存のレイア
ウト設計情報の有効利用を図ることができる。
セル５が配置されることにより、このダミー配線セル５
のコンタクトホール１を利用して当該ダミー配線セル５
と機能セルの端子Ａ，Ｂとを第２メタル配線層で結合す
ることによって機能セルの端子Ａ，Ｂ間の配線を容易に
行うことができ、そのような論理変更用第２層メタル配
線の追加によって論理変更が可能とされる。つまり、初
期のレイアウト設計段階で形成されたダミー配線セル５
を利用することによって既配置セルや既存配線の大幅な
移動を伴うことなく論理変更に対処でき、既存のレイア
ウト設計情報の有効利用を図ることができる。
【００２３】（２）上記（１）の作用効果により、論理
変更の必要性を生じた場合でも、既存レイアウト設計情
報を利用することにより第２層メタル配線のみで、その
ような論理変更に対処でき、レイアウト設計を最初から
やり直す必要が無いので、製品開発期間の短縮化を図る
上で極めて効果的とされる。
変更の必要性を生じた場合でも、既存レイアウト設計情
報を利用することにより第２層メタル配線のみで、その
ような論理変更に対処でき、レイアウト設計を最初から
やり直す必要が無いので、製品開発期間の短縮化を図る
上で極めて効果的とされる。
【００２４】（３）また、上記ダミー配線セル５を配線
領域に複数散在することにより、複数箇所の論理変更に
対処でき、既存レイアウト設計情報の利用効率を一層上
げることができる。
領域に複数散在することにより、複数箇所の論理変更に
対処でき、既存レイアウト設計情報の利用効率を一層上
げることができる。
【００２５】（４）ダミー配線セル５の配置が、配線前
に行われることにより、配線領域中の余分なスペースを
極力少なくでき、また、他の配線によってダミー配線セ
ル５の配置が制限されずに済む。
に行われることにより、配線領域中の余分なスペースを
極力少なくでき、また、他の配線によってダミー配線セ
ル５の配置が制限されずに済む。
【００２６】（５）ダミー配線セル５にスルーピン２を
含むことにより、そのようなセルを配置したことによる
他の配線特に第２層メタル配線への影響が少なくて済
み、チップ面積の増大を抑えることができる。
含むことにより、そのようなセルを配置したことによる
他の配線特に第２層メタル配線への影響が少なくて済
み、チップ面積の増大を抑えることができる。
【００２７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２８】例えば、上記実施例では、所定長の第１層
メタル配線（ハッチングで示される）３と、３個のコン
タクトホール１、２個のスルーピン２とを含んでダミー
配線セル５が形成されたが、それに含まれる第１層メタ
ル配線の長さ、及びコンタクトホールやスルーピンの数
は任意であり、適宜に設定可能とされる。
メタル配線（ハッチングで示される）３と、３個のコン
タクトホール１、２個のスルーピン２とを含んでダミー
配線セル５が形成されたが、それに含まれる第１層メタ
ル配線の長さ、及びコンタクトホールやスルーピンの数
は任意であり、適宜に設定可能とされる。
【００２９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタン
ダードセル方式若しくはマクロセル方式のＬＳＩのレイ
アウトに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、例えば予め作成されたセ
ルを利用する場合のカスタムＬＳＩなどにも適用するこ
とができる。
なされた発明をその背景となった利用分野であるスタン
ダードセル方式若しくはマクロセル方式のＬＳＩのレイ
アウトに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、例えば予め作成されたセ
ルを利用する場合のカスタムＬＳＩなどにも適用するこ
とができる。
【００３０】本発明は、少なくとも機能セルの配置配線
を行うことを条件に適用できる。
を行うことを条件に適用できる。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３２】すなわち、論理変更のための予備配線セル
が未接続状態で配線領域に配置されるので、そのような
予備配線セルを利用することにより後の配線追加が容易
とされ、それにより、設計変更に際して既存レイアウト
設計情報の有効利用が可能とされるので、レイアウト設
計を最初からやり直さないで済む、という効果が得られ
る。
が未接続状態で配線領域に配置されるので、そのような
予備配線セルを利用することにより後の配線追加が容易
とされ、それにより、設計変更に際して既存レイアウト
設計情報の有効利用が可能とされるので、レイアウト設
計を最初からやり直さないで済む、という効果が得られ
る。
【図１】図１は本発明の一実施例方法が適用されるＬＳ
Ｉチップレイアウトパターンの主要部の平面図である。
Ｉチップレイアウトパターンの主要部の平面図である。
【図２】図２は本発明の一実施例方法が適用されるＬＳ
Ｉチップレイアウトパターンの全体的な平面図である。
Ｉチップレイアウトパターンの全体的な平面図である。
【図３】図３は図１に示されるダミー配線セル詳細な構
成説明図である。
成説明図である。
【図４】図４はセル配置配線のフローチャートである。
【図５】図５は従来方式の配線パターンの修正説明図で
ある。
ある。
【図６】図６は上記ダミー配線セルを利用した場合の配
線パターンの修正説明図である。
線パターンの修正説明図である。
１ コンタクトホール ２ スルーピン ３ 第１層メタル配線 ４ セル枠 ５ ダミー配線セル Ｃ１ 機能セル列 Ｃ２ 機能セル列 Ｃ３ 機能セル列 ＣＬ 機能セル ＩＯＣ 入出力バッファセル ＢＰ ボンディングパッド ＢＳＬ 信号配線
Claims (4)
- 【請求項１】 予め設計された機能セルの半導体基板へ
の配置及び当該機能セルの端子間配線のための自動配置
配線方法において、論理変更用として予め形成された予
備配線セルを他のセルと未接続状態で配線領域に配置す
ることを特徴とする自動配置配線方法。 - 【請求項２】 上記予備配線セルは、上記機能セルの端
子間配線前に配置される請求項１記載の自動配置配線方
法。 - 【請求項３】 上記予備配線セルは上記配線領域に複数
散在される請求項１又は２記載の自動配置配線方法。 - 【請求項４】 上記予備配線セルは、所定長の第１層メ
タル配線と、この第１層メタル配線を第２層メタル配線
に結合可能とする第１，第２メタル配線コンタクトホー
ルと、上記第１層メタル配線上を第２層メタル配線が通
ることのできる場所を示す第２層メタル配線スルーピン
とを含んで成る請求項１，２又は３記載の自動配置配線
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3228736A JPH0547929A (ja) | 1991-08-14 | 1991-08-14 | 自動配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3228736A JPH0547929A (ja) | 1991-08-14 | 1991-08-14 | 自動配置配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547929A true JPH0547929A (ja) | 1993-02-26 |
Family
ID=16881016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3228736A Withdrawn JPH0547929A (ja) | 1991-08-14 | 1991-08-14 | 自動配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547929A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6253357B1 (en) | 1998-03-19 | 2001-06-26 | Nec Corporation | Arranging/wiring method of semiconductor device, and semiconductor device arranging/wiring apparatus capable of preventing erroneous operation of actual device, while reducing chip size |
| US6444895B1 (en) | 1998-09-28 | 2002-09-03 | Nec Corporation | Device and method for nondestructive inspection on semiconductor device |
| JP2009009247A (ja) * | 2007-06-26 | 2009-01-15 | Nec Electronics Corp | 半導体集積回路の自動遅延調整方法 |
-
1991
- 1991-08-14 JP JP3228736A patent/JPH0547929A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6253357B1 (en) | 1998-03-19 | 2001-06-26 | Nec Corporation | Arranging/wiring method of semiconductor device, and semiconductor device arranging/wiring apparatus capable of preventing erroneous operation of actual device, while reducing chip size |
| US6444895B1 (en) | 1998-09-28 | 2002-09-03 | Nec Corporation | Device and method for nondestructive inspection on semiconductor device |
| US6610918B2 (en) | 1998-09-28 | 2003-08-26 | Nec Electronics Corporation | Device and method for nondestructive inspection on semiconductor device |
| US6759259B2 (en) | 1998-09-28 | 2004-07-06 | Nec Electronics Corporation | Device and method for nondestructive inspection on semiconductor device |
| JP2009009247A (ja) * | 2007-06-26 | 2009-01-15 | Nec Electronics Corp | 半導体集積回路の自動遅延調整方法 |
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| Date | Code | Title | Description |
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