JP2004103803A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】クロック信号に同期して動作する回路を含む半導体装置において、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させると共に、半導体装置内の複数の回路間におけるクロック信号のスキューを低減させる。
【解決手段】この半導体装置は、半導体基板10と、ゲート電極又は不純物拡散領域に接続された配線14、15を含む第1の配線層と、第1の方向に延在する第1のクロック信号配線23及び第1のクロック信号配線を挟んで並走する第1及び第2の電源配線21及び22とを含む第2の配線層と、第1の方向と異なる第2の方向に延在する第2のクロック信号配線33及び第2のクロック信号配線を挟んで並走する第3及び第4の電源配線31及び32とを含む第3の配線層とを具備する。
【選択図】 図1
【解決手段】この半導体装置は、半導体基板10と、ゲート電極又は不純物拡散領域に接続された配線14、15を含む第1の配線層と、第1の方向に延在する第1のクロック信号配線23及び第1のクロック信号配線を挟んで並走する第1及び第2の電源配線21及び22とを含む第2の配線層と、第1の方向と異なる第2の方向に延在する第2のクロック信号配線33及び第2のクロック信号配線を挟んで並走する第3及び第4の電源配線31及び32とを含む第3の配線層とを具備する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、クロック信号に同期して動作する回路を含む半導体装置、及び、そのような半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体装置において、クロック信号配線が他の信号配線からのクロストークの影響を受けると、クロック信号に同期して動作するフリップフロップ等の回路が誤動作するおそれがある。また、他の信号配線がクロック信号配線からのクロストークの影響を受けても、他の信号配線に接続された回路が誤動作するおそれがある。従来は、このようなクロック信号配線と他の信号配線との間で発生するクロストークを低減するために、クロック信号配線の両側に電源配線を並走させてクロック信号配線にシールディングを施すことが行われていた。
【0003】
しかしながら、クロック信号配線は、半導体基板(以下、「チップ」ともいう)の全体に分布するので、両側に電源配線を並走させながらクロック信号の配線を行うことは、いわゆるP&R(Place and Route)ツールと呼ばれている自動配置配線プログラムにとって大きな負担となる。その結果、配置配線の工程に多大な時間を要し、また、シールディングのための電源配線が他の信号配線の妨げとなり配置配線が正常に完了しない等の問題が生じている。さらに、通常の配線領域においてクロック信号配線の両側に電源配線を並走させると、配線のための面積が約3倍必要となり、チップ面積の拡大を余儀なくされる。
【0004】
【発明が解決しようとする課題】
そこで、本発明は、上記の点に鑑み、クロック信号に同期して動作する回路を含む半導体装置において、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させることを目的とする。
【0005】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る半導体装置は、ゲート絶縁膜、ゲート電極及び不純物拡散領域が形成された半導体基板と、半導体基板上に形成された第1の配線層であって、ゲート電極又は不純物拡散領域に接続された配線を含む第1の配線層と、半導体基板上に形成された第2の配線層であって、第1の方向に延在する第1のクロック信号配線と、第1のクロック信号配線を挟んで並走する第1及び第2の電源配線とを含む第2の配線層と、半導体基板上に形成された第3の配線層であって、第1の方向と異なる第2の方向に延在する第2のクロック信号配線と、第2のクロック信号配線を挟んで並走する第3及び第4の電源配線とを含む第3の配線層とを具備する。
【0006】
また、本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極を形成するステップと、ゲート絶縁膜及びゲート電極の両側の半導体基板内に不純物拡散領域を形成するステップと、ゲート電極又は不純物拡散領域に接続された配線を含む第1の配線層を半導体基板上に形成するステップと、第1の方向に延在する第1のクロック信号配線と、第1のクロック信号配線を挟んで並走する第1及び第2の電源配線とを含む第2の配線層を半導体基板上に形成するステップと、第1の方向と異なる第2の方向に延在する第2のクロック信号配線と、第2のクロック信号配線を挟んで並走する第3及び第4の電源配線とを含む第3の配線層を半導体基板上に形成するステップとを具備する。
【0007】
以上において、第1のクロック信号配線と第2のクロック信号配線とが直交するようにしても良く、第1のクロック信号配線と第2のクロック信号配線とが互いに電気的に接続されるようにしても良い。
【0008】
また、第2の配線層が、第1の方向に延在する第3のクロック信号配線と、第3のクロック信号配線を挟んで並走する第5及び第6の電源配線とをさらに含み、第3の配線層が、第2の方向に延在する第4のクロック信号配線と、第4のクロック信号配線を挟んで並走する第7及び第8の電源配線とをさらに含むようにしても良い。その場合には、第1〜第4のクロック信号配線がループを形成するようにしても良い。ここで、例えば、第1〜第4の電源配線は、第1の電源電位に接続されるものであり、第5〜第8の電源配線は、第2の電源電位に接続されるものである。
【0009】
本発明によれば、通常の信号配線が設けられる第1の配線層とは別個に、電源を強化するために形成される第2の配線層又は第3の配線層において、強化用の電源配線を用いてクロック信号配線をシールドすることにより、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させることができる。
【0010】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には、同一の参照番号を付して説明を省略する。
図1は、本発明の一実施形態に係る半導体装置の平面図である。図1において、絶縁膜及び信号配線層は省略している。
【0011】
図1に示すように、半導体基板10上に層間絶縁膜を介して形成された信号配線層の上層には、強化電源配線21及び22等を含む第1の強化電源配線層が形成されている。第1の強化電源配線層において、電源電位VDDを強化するための強化電源配線21及び22と、電源電位VSSを強化するための強化電源配線24及び25とが、Y軸方向に延在して設けられている。また、強化電源配線21及び22の間には、クロック信号配線23が設けられており、強化電源配線24及び25の間には、クロック信号配線26が設けられている。
【0012】
さらに、第1の強化電源配線層の上層には、強化電源配線31及び32等を含む第2の強化電源配線層が形成されている。第2の強化電源配線層において、電源電位VDDを強化するための強化電源配線31及び32と、電源電位VSSを強化するための強化電源配線34及び35とが、X軸方向に延在して設けられている。また、強化電源配線31及び32の間には、クロック信号配線33が設けられており、強化電源配線34及び35の間には、クロック信号配線36が設けられている。
【0013】
第1の強化電源配線層に設けられた電源電位VDDの強化電源配線21及び22は、層間絶縁膜に形成されたスルーホール41を介して、第2の強化電源配線層に設けられた電源電位VDDの強化電源配線31及び32に接続されている。また、第1の強化電源配線層に設けられた電源電位VSSの強化電源配線24及び25は、層間絶縁膜に形成されたスルーホール42を介して、第2の強化電源配線層に設けられた電源電位VSSの強化電源配線34及び35に接続されている。同様に、第1の強化電源配線層に設けられたクロック信号配線23及び26は、層間絶縁膜に形成されたスルーホール43又は44を介して、第2の強化電源配線層に設けられたクロック信号配線33及び36に接続されている。
【0014】
このようにして、第1及び第2の強化電源配線層に形成された配線を接続することにより、X軸方向及びY軸方向に延在する電源電位VDDの強化電源配線と、X軸方向及びY軸方向に延在する電源電位VSSの強化電源配線とを形成すると共に、これらの強化電源配線によってシールドされるクロック信号配線をメッシュ状に形成することができる。電源のインピーダンスは低いので、強化電源配線によるシールド効果は大きく、クロック信号線と他の信号配線との間のクロストークが低減される。なお、本実施形態においては、直交する2つの方向に沿って強化電源配線を設けたが、強化電源配線を設ける2つの方向のなす角は、ゼロ以外の任意の角度とすることができる。
【0015】
図2は、図1の2−2面における断面図である。図2に示すように、半導体基板10上には、ゲート絶縁膜を介してゲート電極12が形成されている。ゲート絶縁膜及びゲート電極12の両側の半導体基板10内には、ソース及びドレインとなる2つの不純物拡散領域11が形成されている。さらに、半導体基板10上に、層間絶縁膜13と、配線14及び15を含む信号配線層とが形成されている。配線14及び15は、層間絶縁膜13に形成されたビアホールを介して、2つの不純物拡散領域11にそれぞれ接続されている。このようにして、MOSトランジスタが形成される。なお、図2においては、MOSトランジスタのサイズを拡大して描いている。また、信号配線層が1層では足りない場合には、複数の信号配線層を設けるようにしても良い。
【0016】
信号配線層上には、層間絶縁膜16と、強化電源配線21及び22等を含む第1の強化電源配線層とが形成されている。第1の強化電源配線層には、電源電位VDDの強化電源配線21及び22と、強化電源配線21及び22の間に設けられたクロック信号配線23と、電源電位VSSの強化電源配線24及び25と、強化電源配線24及び25の間に設けられたクロック信号配線26とが設けられている。
【0017】
第1の強化電源配線層上には、層間絶縁膜27と、第2の強化電源配線層とが形成されている。第2の強化電源配線層には、電源電位VDDの強化電源配線31及び32(図1参照)と、これらの強化電源配線31及び32の間に設けられたクロック信号配線33と、電源電位VSSの強化電源配線34及び35(図1参照)と、これらの強化電源配線34及び35の間に設けられたクロック信号配線36(図1参照)とが設けられている。さらに、第2の強化電源配線層上には、保護膜37が形成される。
【0018】
図3は、本発明の一実施形態に係る半導体装置の全体を示す模式的な平面図である。図3において、半導体基板10上には、第1の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位VDDの強化電源配線の束20Aが設けられており、第2の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位VDDの強化電源配線の束30Aが設けられている。また、半導体基板10上には、第1の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位VSSの強化電源配線の束20Bが設けられており、第2の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位VSSの強化電源配線の束30Bが設けられている。このように、強化電源配線及びクロック信号は、半導体基板10上の全領域において、クロス状又はループ状に配線されている。
【0019】
図4は、本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。図4に示すように、直交する2つの方向に設けられたクロック信号配線51及び52には、フリップフロップ1〜4のクロック信号入力端子が接続されている。また、クロック信号配線51とクロック信号配線52との交点には、クロックツリー回路を構成する終段のバッファ回路5の出力端子が接続されている。このように、クロック信号をクロス状に配線することにより、フリップフロップ1〜4が四方に離れて配置されている場合においても、バッファ回路5とフリップフロップ1〜4との間の距離を均一に近付けることができる。これにより、フリップフロップ1〜4におけるクロック信号のスキューを低減することが可能となる。
【0020】
図5は、本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。図5に示すように、直交する2つの方向に設けられたクロック信号配線51及び52に加えて、ループを形成するようにクロック信号配線53及び54が設けられている。クロック信号配線53には、フリップフロップ6のクロック信号入力端子が接続されている。また、クロック信号配線51とクロック信号配線52との交点には、クロックツリー回路を構成する終段のバッファ回路5の出力端子が接続されている。このように、クロック信号をループ状に配線することにより、フリップフロップ6がバッファ回路5から離れて配置される場合においても、バッファ回路5とフリップフロップ5とを2系統のクロック信号配線によって接続することができる。これにより、バッファ回路5とフリップフロップ5との間のクロック信号配線のインダクタンス成分が低減され、フリップフロップ6におけるクロック信号のスキューを改善することが可能となる。
【0021】
【発明の効果】
以上述べたように、本発明によれば、クロック信号に同期して動作する回路を含む半導体装置において、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させることができる。また、半導体装置内の複数の回路間におけるクロック信号のスキューを低減させることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体装置の平面図である。
【図2】図1の2−2面における断面図である。
【図3】本発明の一実施形態に係る半導体装置の全体を示す模式的な平面図である。
【図4】本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。
【図5】本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。
【符号の説明】
1〜4、6 フリップフロップ
5 バッファ回路
10 半導体基板
11 不純物拡散領域
12 ゲート電極
13、16、27 層間絶縁膜
14、15 信号配線
20A、30A 電源電位VDDの強化電源配線及びクロック信号配線の束
20B、30B 電源電位VSSの強化電源配線及びクロック信号配線の束
21、22、31、32 電源電位VDDの強化電源配線
23、26、33、36、51〜54 クロック信号配線
24、25、34、35 電源電位VSSの強化電源配線
37 保護膜
【発明の属する技術分野】
本発明は、クロック信号に同期して動作する回路を含む半導体装置、及び、そのような半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体装置において、クロック信号配線が他の信号配線からのクロストークの影響を受けると、クロック信号に同期して動作するフリップフロップ等の回路が誤動作するおそれがある。また、他の信号配線がクロック信号配線からのクロストークの影響を受けても、他の信号配線に接続された回路が誤動作するおそれがある。従来は、このようなクロック信号配線と他の信号配線との間で発生するクロストークを低減するために、クロック信号配線の両側に電源配線を並走させてクロック信号配線にシールディングを施すことが行われていた。
【0003】
しかしながら、クロック信号配線は、半導体基板(以下、「チップ」ともいう)の全体に分布するので、両側に電源配線を並走させながらクロック信号の配線を行うことは、いわゆるP&R(Place and Route)ツールと呼ばれている自動配置配線プログラムにとって大きな負担となる。その結果、配置配線の工程に多大な時間を要し、また、シールディングのための電源配線が他の信号配線の妨げとなり配置配線が正常に完了しない等の問題が生じている。さらに、通常の配線領域においてクロック信号配線の両側に電源配線を並走させると、配線のための面積が約3倍必要となり、チップ面積の拡大を余儀なくされる。
【0004】
【発明が解決しようとする課題】
そこで、本発明は、上記の点に鑑み、クロック信号に同期して動作する回路を含む半導体装置において、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させることを目的とする。
【0005】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る半導体装置は、ゲート絶縁膜、ゲート電極及び不純物拡散領域が形成された半導体基板と、半導体基板上に形成された第1の配線層であって、ゲート電極又は不純物拡散領域に接続された配線を含む第1の配線層と、半導体基板上に形成された第2の配線層であって、第1の方向に延在する第1のクロック信号配線と、第1のクロック信号配線を挟んで並走する第1及び第2の電源配線とを含む第2の配線層と、半導体基板上に形成された第3の配線層であって、第1の方向と異なる第2の方向に延在する第2のクロック信号配線と、第2のクロック信号配線を挟んで並走する第3及び第4の電源配線とを含む第3の配線層とを具備する。
【0006】
また、本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極を形成するステップと、ゲート絶縁膜及びゲート電極の両側の半導体基板内に不純物拡散領域を形成するステップと、ゲート電極又は不純物拡散領域に接続された配線を含む第1の配線層を半導体基板上に形成するステップと、第1の方向に延在する第1のクロック信号配線と、第1のクロック信号配線を挟んで並走する第1及び第2の電源配線とを含む第2の配線層を半導体基板上に形成するステップと、第1の方向と異なる第2の方向に延在する第2のクロック信号配線と、第2のクロック信号配線を挟んで並走する第3及び第4の電源配線とを含む第3の配線層を半導体基板上に形成するステップとを具備する。
【0007】
以上において、第1のクロック信号配線と第2のクロック信号配線とが直交するようにしても良く、第1のクロック信号配線と第2のクロック信号配線とが互いに電気的に接続されるようにしても良い。
【0008】
また、第2の配線層が、第1の方向に延在する第3のクロック信号配線と、第3のクロック信号配線を挟んで並走する第5及び第6の電源配線とをさらに含み、第3の配線層が、第2の方向に延在する第4のクロック信号配線と、第4のクロック信号配線を挟んで並走する第7及び第8の電源配線とをさらに含むようにしても良い。その場合には、第1〜第4のクロック信号配線がループを形成するようにしても良い。ここで、例えば、第1〜第4の電源配線は、第1の電源電位に接続されるものであり、第5〜第8の電源配線は、第2の電源電位に接続されるものである。
【0009】
本発明によれば、通常の信号配線が設けられる第1の配線層とは別個に、電源を強化するために形成される第2の配線層又は第3の配線層において、強化用の電源配線を用いてクロック信号配線をシールドすることにより、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させることができる。
【0010】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には、同一の参照番号を付して説明を省略する。
図1は、本発明の一実施形態に係る半導体装置の平面図である。図1において、絶縁膜及び信号配線層は省略している。
【0011】
図1に示すように、半導体基板10上に層間絶縁膜を介して形成された信号配線層の上層には、強化電源配線21及び22等を含む第1の強化電源配線層が形成されている。第1の強化電源配線層において、電源電位VDDを強化するための強化電源配線21及び22と、電源電位VSSを強化するための強化電源配線24及び25とが、Y軸方向に延在して設けられている。また、強化電源配線21及び22の間には、クロック信号配線23が設けられており、強化電源配線24及び25の間には、クロック信号配線26が設けられている。
【0012】
さらに、第1の強化電源配線層の上層には、強化電源配線31及び32等を含む第2の強化電源配線層が形成されている。第2の強化電源配線層において、電源電位VDDを強化するための強化電源配線31及び32と、電源電位VSSを強化するための強化電源配線34及び35とが、X軸方向に延在して設けられている。また、強化電源配線31及び32の間には、クロック信号配線33が設けられており、強化電源配線34及び35の間には、クロック信号配線36が設けられている。
【0013】
第1の強化電源配線層に設けられた電源電位VDDの強化電源配線21及び22は、層間絶縁膜に形成されたスルーホール41を介して、第2の強化電源配線層に設けられた電源電位VDDの強化電源配線31及び32に接続されている。また、第1の強化電源配線層に設けられた電源電位VSSの強化電源配線24及び25は、層間絶縁膜に形成されたスルーホール42を介して、第2の強化電源配線層に設けられた電源電位VSSの強化電源配線34及び35に接続されている。同様に、第1の強化電源配線層に設けられたクロック信号配線23及び26は、層間絶縁膜に形成されたスルーホール43又は44を介して、第2の強化電源配線層に設けられたクロック信号配線33及び36に接続されている。
【0014】
このようにして、第1及び第2の強化電源配線層に形成された配線を接続することにより、X軸方向及びY軸方向に延在する電源電位VDDの強化電源配線と、X軸方向及びY軸方向に延在する電源電位VSSの強化電源配線とを形成すると共に、これらの強化電源配線によってシールドされるクロック信号配線をメッシュ状に形成することができる。電源のインピーダンスは低いので、強化電源配線によるシールド効果は大きく、クロック信号線と他の信号配線との間のクロストークが低減される。なお、本実施形態においては、直交する2つの方向に沿って強化電源配線を設けたが、強化電源配線を設ける2つの方向のなす角は、ゼロ以外の任意の角度とすることができる。
【0015】
図2は、図1の2−2面における断面図である。図2に示すように、半導体基板10上には、ゲート絶縁膜を介してゲート電極12が形成されている。ゲート絶縁膜及びゲート電極12の両側の半導体基板10内には、ソース及びドレインとなる2つの不純物拡散領域11が形成されている。さらに、半導体基板10上に、層間絶縁膜13と、配線14及び15を含む信号配線層とが形成されている。配線14及び15は、層間絶縁膜13に形成されたビアホールを介して、2つの不純物拡散領域11にそれぞれ接続されている。このようにして、MOSトランジスタが形成される。なお、図2においては、MOSトランジスタのサイズを拡大して描いている。また、信号配線層が1層では足りない場合には、複数の信号配線層を設けるようにしても良い。
【0016】
信号配線層上には、層間絶縁膜16と、強化電源配線21及び22等を含む第1の強化電源配線層とが形成されている。第1の強化電源配線層には、電源電位VDDの強化電源配線21及び22と、強化電源配線21及び22の間に設けられたクロック信号配線23と、電源電位VSSの強化電源配線24及び25と、強化電源配線24及び25の間に設けられたクロック信号配線26とが設けられている。
【0017】
第1の強化電源配線層上には、層間絶縁膜27と、第2の強化電源配線層とが形成されている。第2の強化電源配線層には、電源電位VDDの強化電源配線31及び32(図1参照)と、これらの強化電源配線31及び32の間に設けられたクロック信号配線33と、電源電位VSSの強化電源配線34及び35(図1参照)と、これらの強化電源配線34及び35の間に設けられたクロック信号配線36(図1参照)とが設けられている。さらに、第2の強化電源配線層上には、保護膜37が形成される。
【0018】
図3は、本発明の一実施形態に係る半導体装置の全体を示す模式的な平面図である。図3において、半導体基板10上には、第1の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位VDDの強化電源配線の束20Aが設けられており、第2の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位VDDの強化電源配線の束30Aが設けられている。また、半導体基板10上には、第1の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位VSSの強化電源配線の束20Bが設けられており、第2の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位VSSの強化電源配線の束30Bが設けられている。このように、強化電源配線及びクロック信号は、半導体基板10上の全領域において、クロス状又はループ状に配線されている。
【0019】
図4は、本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。図4に示すように、直交する2つの方向に設けられたクロック信号配線51及び52には、フリップフロップ1〜4のクロック信号入力端子が接続されている。また、クロック信号配線51とクロック信号配線52との交点には、クロックツリー回路を構成する終段のバッファ回路5の出力端子が接続されている。このように、クロック信号をクロス状に配線することにより、フリップフロップ1〜4が四方に離れて配置されている場合においても、バッファ回路5とフリップフロップ1〜4との間の距離を均一に近付けることができる。これにより、フリップフロップ1〜4におけるクロック信号のスキューを低減することが可能となる。
【0020】
図5は、本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。図5に示すように、直交する2つの方向に設けられたクロック信号配線51及び52に加えて、ループを形成するようにクロック信号配線53及び54が設けられている。クロック信号配線53には、フリップフロップ6のクロック信号入力端子が接続されている。また、クロック信号配線51とクロック信号配線52との交点には、クロックツリー回路を構成する終段のバッファ回路5の出力端子が接続されている。このように、クロック信号をループ状に配線することにより、フリップフロップ6がバッファ回路5から離れて配置される場合においても、バッファ回路5とフリップフロップ5とを2系統のクロック信号配線によって接続することができる。これにより、バッファ回路5とフリップフロップ5との間のクロック信号配線のインダクタンス成分が低減され、フリップフロップ6におけるクロック信号のスキューを改善することが可能となる。
【0021】
【発明の効果】
以上述べたように、本発明によれば、クロック信号に同期して動作する回路を含む半導体装置において、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させることができる。また、半導体装置内の複数の回路間におけるクロック信号のスキューを低減させることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体装置の平面図である。
【図2】図1の2−2面における断面図である。
【図3】本発明の一実施形態に係る半導体装置の全体を示す模式的な平面図である。
【図4】本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。
【図5】本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。
【符号の説明】
1〜4、6 フリップフロップ
5 バッファ回路
10 半導体基板
11 不純物拡散領域
12 ゲート電極
13、16、27 層間絶縁膜
14、15 信号配線
20A、30A 電源電位VDDの強化電源配線及びクロック信号配線の束
20B、30B 電源電位VSSの強化電源配線及びクロック信号配線の束
21、22、31、32 電源電位VDDの強化電源配線
23、26、33、36、51〜54 クロック信号配線
24、25、34、35 電源電位VSSの強化電源配線
37 保護膜
Claims (12)
- ゲート絶縁膜、ゲート電極及び不純物拡散領域が形成された半導体基板と、
前記半導体基板上に形成された第1の配線層であって、前記ゲート電極又は前記不純物拡散領域に接続された配線を含む前記第1の配線層と、
前記半導体基板上に形成された第2の配線層であって、第1の方向に延在する第1のクロック信号配線と、前記第1のクロック信号配線を挟んで並走する第1及び第2の電源配線とを含む前記第2の配線層と、
前記半導体基板上に形成された第3の配線層であって、第1の方向と異なる第2の方向に延在する第2のクロック信号配線と、前記第2のクロック信号配線を挟んで並走する第3及び第4の電源配線とを含む前記第3の配線層と、
を具備する半導体装置。 - 前記第1のクロック信号配線と前記第2のクロック信号配線とが直交する、請求項1記載の半導体装置。
- 前記第1のクロック信号配線と前記第2のクロック信号配線とが互いに電気的に接続されている、請求項1又は2記載の半導体装置。
- 前記第2の配線層が、第1の方向に延在する第3のクロック信号配線と、前記第3のクロック信号配線を挟んで並走する第5及び第6の電源配線とをさらに含み、
前記第3の配線層が、第2の方向に延在する第4のクロック信号配線と、前記第4のクロック信号配線を挟んで並走する第7及び第8の電源配線とをさらに含む、
請求項1〜3のいずれか1項記載の半導体装置。 - 前記第1〜第4のクロック信号配線がループを形成する、請求項4記載の半導体装置。
- 前記第1〜第4の電源配線が、第1の電源電位に接続されるものであり、前記第5〜第8の電源配線が、第2の電源電位に接続されるものである、請求項4又は5記載の半導体装置。
- 半導体基板上にゲート絶縁膜及びゲート電極を形成するステップと、
前記ゲート絶縁膜及びゲート電極の両側の半導体基板内に不純物拡散領域を形成するステップと、
前記ゲート電極又は前記不純物拡散領域に接続された配線を含む第1の配線層を前記半導体基板上に形成するステップと、
第1の方向に延在する第1のクロック信号配線と、前記第1のクロック信号配線を挟んで並走する第1及び第2の電源配線とを含む第2の配線層を前記半導体基板上に形成するステップと、
第1の方向と異なる第2の方向に延在する第2のクロック信号配線と、前記第2のクロック信号配線を挟んで並走する第3及び第4の電源配線とを含む第3の配線層を前記半導体基板上に形成するステップと、
を具備する半導体装置の製造方法。 - 第1のクロック信号配線と前記第2のクロック信号配線とが直交する、請求項7記載の半導体装置の製造方法。
- 第1のクロック信号配線と前記第2のクロック信号配線とが互いに電気的に接続されている、請求項7又は8記載の半導体装置の製造方法。
- 前記第2の配線層が、第1の方向に延在する第3のクロック信号配線と、前記第3のクロック信号配線を挟んで並走する第5及び第6の電源配線とをさらに含み、
前記第3の配線層が、第2の方向に延在する第4のクロック信号配線と、前記第4のクロック信号配線を挟んで並走する第7及び第8の電源配線とをさらに含む、
請求項7〜9のいずれか1項記載の半導体装置の製造方法。 - 前記第1〜第4のクロック信号配線がループを形成する、請求項9記載の半導体装置の製造方法。
- 前記第1〜第4の電源配線が、第1の電源電位に接続されるものであり、前記第5〜第8の電源配線が、第2の電源電位に接続されるものである、請求項10又は11記載の半導体装置の製造方法。
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JP2002263154A JP2004103803A (ja) | 2002-09-09 | 2002-09-09 | 半導体装置及びその製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009054760A (ja) * | 2007-08-27 | 2009-03-12 | Nec Electronics Corp | 半導体装置、配線設計方法、配線設計装置、及びプログラム |
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2002
- 2002-09-09 JP JP2002263154A patent/JP2004103803A/ja not_active Withdrawn
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