JP2004165432A

JP2004165432A - 半導体集積回路及びその製造方法

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Publication number: JP2004165432A
Application number: JP2002329567A
Authority: JP
Inventors: Kensuke Torii; 賢輔鳥居
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-11-13
Filing date: 2002-11-13
Publication date: 2004-06-10

Abstract

【課題】特定の信号配線にシールディングを施すことによる配線効率の低下を軽減し、チップ面積を有効に活用できる半導体集積回路を提供する。
【解決手段】この半導体集積回路は、半導体基板１０と、半導体基板上に形成された第１の配線層であって、ゲート電極又は不純物拡散領域に接続された信号配線の外側に第１の方向に延在する２つの電源配線３１、３２が設けられた複数の領域１１、２１等と、複数の領域の内の隣接する２つの領域にそれぞれ設けられた２つの電源配線３２、３１の間に挟まれて第１の方向に延在する第１の信号配線３３とを含む第１の配線層と、半導体基板上に形成された第２の配線層であって、第１の方向と異なる第２の方向に延在する第２の信号配線４３と、第２の信号配線を挟んで並走する２つの電源配線４１、４２とを含む第２の配線層とを具備する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、いわゆるＰ＆Ｒ（ＰｌａｃｅａｎｄＲｏｕｔｅ）ツールと呼ばれる自動配置配線プログラムを用いて複数のセルを配置配線することにより設計されるゲートアレイやスタンダードセルＬＳＩ等の半導体集積回路に関し、さらに、そのような半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路においては、クロック信号のように、回路動作に大きな影響を与える特定の信号が用いられることが多い。以下、特定の信号として、クロック信号を例にとり説明する。クロック信号配線が他の信号配線からのクロストークの影響を受けると、クロック信号に同期して動作するフリップフロップ等の回路が誤動作するおそれがある。また、他の信号配線がクロック信号配線からのクロストークの影響を受けても、他の信号配線に接続された回路が誤動作するおそれがある。従来は、このようなクロック信号配線と他の信号配線との間で発生するクロストークを低減するために、１つの配線層において、クロック信号配線の両側にＶ_ＤＤ又はＶ_ＳＳの電源配線を並走させてクロック信号配線をシールドすることが行われていた。
【０００３】
例えば、下記の特許文献１には、１つのマクロセルにおいて、２つのＶ_ＤＤ配線の間にクロック信号配線を挟むことによりシールドした半導体集積回路装置が記載されている。
【０００４】
しかしながら、クロック信号配線の両側に電源配線を並走させると、配線のための面積が約３倍必要となり、配線効率が低下してしまう。また、シールドとして設けられる電源配線は、電源の強化のためにはあまり寄与していない。
【０００５】
【特許文献１】
特開平６−７７４０３号公報（第２頁、図１）
【０００６】
【発明が解決しようとする課題】
そこで、本発明は、上記の点に鑑み、特定の信号配線にシールディングを施すことによる配線効率の低下を軽減し、チップ面積を有効に活用できる半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、ゲート絶縁膜、ゲート電極及び不純物拡散領域が形成された半導体基板と、半導体基板上に形成された第１の配線層であって、ゲート電極又は不純物拡散領域に接続された信号配線の外側に第１の方向に延在する２つの電源配線が設けられた複数の領域と、複数の領域の内の隣接する２つの領域にそれぞれ設けられた２つの電源配線の間に挟まれて第１の方向に延在する第１の信号配線とを含む第１の配線層と、半導体基板上に形成された第２の配線層であって、第１の方向と異なる第２の方向に延在する第２の信号配線と、第２の信号配線を挟んで並走する２つの電源配線とを含む第２の配線層とを具備する。
【０００８】
ここで、第１及び第２の信号配線は、例えば、クロック信号配線とすることができる。その場合には、クロック信号配線と他の信号配線との間のクロストークを低減することができる。
【０００９】
また、第１の信号配線と第２の信号配線とが互いに電気的に接続されていることが望ましい。これにより、第１及び第２の方向に延在する信号ラインを強化することができる。さらに、第１の信号配線と第２の信号配線とが直交することが望ましい。チップ面積を有効に活用できるからである。
【００１０】
以上において、第１の配線層が、複数の領域の内の隣接する２つの領域にそれぞれ設けられた２つの電源配線の間に挟まれて第１の方向に延在する第３の信号配線をさらに含み、第２の配線層が、第２の方向に延在する第４の信号配線と、第４の信号配線を挟んで並走する２つの電源配線とをさらに含むようにしても良い。これにより、格子状の信号配線を形成することができる。ここで、第１〜第４の信号配線がループを形成するようにすれば、信号ラインのインダクタンス成分を低下させることができる。
【００１１】
本発明の第２の観点に係る半導体集積回路は、ゲート絶縁膜、ゲート電極及び不純物拡散領域が形成された半導体基板と、半導体基板上に形成された第１の配線層であって、ゲート電極又は不純物拡散領域に接続された信号配線の外側に第１の方向に延在する２つの電源配線が設けられた複数の領域と、複数の領域の内の隣接する２つの領域にそれぞれ設けられた２つの電源配線の間に挟まれて第１の方向に延在する第１群の信号配線とを含む第１の配線層と、半導体基板上に形成された第２の配線層であって、第１の方向と異なる第２の方向に延在する第２群の信号配線と、第２群の信号配線を挟んで並走する２つの電源配線とを含む第２の配線層とを具備する。
【００１２】
また、本発明の第１の観点に係る半導体集積回路の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極を形成するステップと、ゲート絶縁膜及びゲート電極の両側の半導体基板内に不純物拡散領域を形成するステップと、ゲート電極又は不純物拡散領域に接続された信号配線の外側に第１の方向に延在する２つの電源配線が設けられた複数の領域と、複数の領域の内の隣接する２つの領域にそれぞれ設けられた２つの電源配線の間に挟まれて第１の方向に延在する第１の信号配線とを含む第１の配線層を半導体基板上に形成するステップと、第１の方向と異なる第２の方向に延在する第２の信号配線と、第２の信号配線を挟んで並走する２つの電源配線とを含む第２の配線層を半導体基板上に形成するステップとを具備する。
【００１３】
さらに、本発明の第２の観点に係る半導体集積回路の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極を形成するステップと、ゲート絶縁膜及びゲート電極の両側の半導体基板内に不純物拡散領域を形成するステップと、ゲート電極又は不純物拡散領域に接続された信号配線の外側に第１の方向に延在する２つの電源配線が設けられた複数の領域と、複数の領域の内の隣接する２つの領域にそれぞれ設けられた２つの電源配線の間に挟まれて第１の方向に延在する第１群の信号配線とを含む第１の配線層を半導体基板上に形成するステップと、第１の方向と異なる第２の方向に延在する第２群の信号配線と、第２群の信号配線を挟んで並走する２つの電源配線とを含む第２の配線層を半導体基板上に形成するステップとを具備する。
【００１４】
本発明によれば、複数の領域（セル）において信号配線の外側に設けられた電源配線の間に挟まれるように特定の信号配線（例えば、クロック信号配線）を設けたので、特定の信号配線にシールディングを施すことによる配線効率の低下を軽減し、チップ面積を有効に活用できる半導体集積回路を提供することができる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には、同一の参照番号を付して説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の平面図である。本実施形態においては、回路動作に大きな影響を与える特定の信号として、クロック信号を例にとり説明する。なお、図１においては、絶縁膜を省略している。
【００１６】
この半導体集積回路は、いわゆるＰ＆Ｒ（ＰｌａｃｅａｎｄＲｏｕｔｅ）ツールと呼ばれる自動配置配線プログラムを用いて、複数のセルを配置配線することにより設計される。図１に、半導体基板１０上における第１行の複数のセル１１〜１７の領域と、第２行の複数のセル２１〜２７の領域とを示す。
【００１７】
各セルにおいては、半導体基板１０上にゲート絶縁膜を介して形成されたゲート電極や半導体基板１０内に形成された不純物拡散領域によって複数のトランジスタが形成されており、これらのトランジスタ間を１つ又は複数の配線層を用いて接続することにより、所望の回路が形成されている。各セルにおいて、ゲート電極又は不純物拡散領域に接続された信号配線の外側に（図中では、セルの上端及び下端に）、第１の方向（図中では、Ｘ軸方向）に延在するＶ_ＤＤの電源配線３１及びＶ_ＳＳの電源配線３２が、第１の配線層に設けられている。
【００１８】
また、第１の配線層においては、第１行の複数のセル１１〜１７に設けられているＶ_ＳＳの電源配線３２と、第２行の複数のセル２１〜２７に設けられているＶ_ＤＤの電源配線３１との間に、第１の方向（図中では、Ｘ軸方向）に延在するクロック信号配線３３が設けられている。これにより、クロック信号配線３３は、Ｖ_ＳＳの電源配線３２及びＶ_ＤＤの電源配線３１によってシールドされることになる。
【００１９】
第１の配線層上には、層間絶縁膜を介して、第２の配線層が形成されている。第２の配線層においては、第１の方向と異なる第２の方向（図中では、Ｘ軸方向に直交するＹ軸方向）に延在するクロック信号配線４３と、クロック信号配線４３を挟んで並走するＶ_ＤＤの電源配線４１及びＶ_ＳＳの電源配線４２とが設けられている。これにより、クロック信号配線４３は、Ｖ_ＤＤの電源配線４１及びＶ_ＳＳの電源配線４２によってシールドされることになる。電源配線のインピーダンスは低いので、シールド効果が大きく、クロック信号配線と他の信号配線との間のクロストークが低減される。
【００２０】
図２は、図１の２−２面における断面図である。図２においては、セル１２に含まれている１つのＭＯＳトランジスタが示されている。なお、このＭＯＳトランジスタは、サイズを拡大して描かれている。
【００２１】
図２に示すように、半導体基板１０上には、ゲート絶縁膜を介してゲート電極５１が形成されている。ゲート絶縁膜及びゲート電極５１の両側の半導体基板１０内には、ソース及びドレインとなる２つの不純物拡散領域５２が形成されている。さらに、半導体基板１０上には、層間絶縁膜５３を介して、信号配線５４及び５５を含む第１の配線層が形成されている。信号配線５４及び５５は、層間絶縁膜５３に形成されたビアホールを通して、２つの不純物拡散領域５２にそれぞれ接続されている。このようにして、ＭＯＳトランジスタが形成される。
【００２２】
第１の配線層上には、層間絶縁膜５６を介して、Ｖ_ＤＤの電源配線４１及びＶ_ＳＳの電源配線４２と、クロック信号配線４３とを含む第２の配線層が形成されている。さらに、第２の配線層上には、保護膜５７が形成されている。
【００２３】
図３は、図１の３−３面における断面図である。図３には、半導体基板１０上に層間絶縁膜５３を介して形成された第１の配線層に含まれているクロック信号配線３３が示されている。さらに、第１の配線層上に層間絶縁膜５６を介して形成された第２の配線層に含まれているクロック信号配線４３を、スルーホールを通してクロック信号配線３３に接続することにより、クロック信号配線をメッシュ状（ループ状）に形成することができる。これにより、クロック信号配線のインダクタンス成分が低減され、クロック信号のスキューが改善される。
【００２４】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路の平面図である。本実施形態においては、図１に示す第１の実施形態におけるクロック信号配線３３を複数（図４においては、３本のクロック信号配線３３〜３５を示す）にすると共に、第１の実施形態におけるクロック信号配線４３を複数（図４においては、３本のクロック信号配線４３〜４５を示す）にしたものである。
【００２５】
即ち、半導体基板１０上に層間絶縁膜を介して形成された第１の配線層において、第１行の複数のセル１１〜１７に設けられているＶ_ＳＳの電源配線３２と、第２行の複数のセル２１〜２７に設けられているＶ_ＤＤの電源配線３１との間に、第１の方向（図中では、Ｘ軸方向）に延在する３本のクロック信号配線３３〜３５が設けられている。これにより、クロック信号配線３３〜３５は、Ｖ_ＳＳの電源配線３２及びＶ_ＤＤの電源配線３１によってシールドされることになる。
【００２６】
また、第１の配線層上に層間絶縁膜を介して形成された第２の配線層において、第１の方向と異なる第２の方向（図中では、Ｘ軸方向に直交するＹ軸方向）に延在する３本のクロック信号配線４３〜４５と、クロック信号配線４３〜４５を挟んで並走するＶ_ＤＤの電源配線４１及びＶ_ＳＳの電源配線４２とが設けられている。これにより、クロック信号配線４３〜４５は、Ｖ_ＤＤの電源配線４１及びＶ_ＳＳの電源配線４２によってシールドされることになる。このように、本実施形態によれば、複数のクロック信号配線を、まとめてシールドすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の平面図である。
【図２】図１の２−２面における断面図である。
【図３】図１の３−３面における断面図である。
【図４】本発明の第２の実施形態に係る半導体集積回路の平面図である。
【符号の説明】
１０半導体基板、１１〜１７、２１〜２７セル、３１、３２、４１、４２電源配線、３３〜３５、４３〜４５クロック信号配線、５１ゲート電極、５２不純物拡散領域、５３、５６層間絶縁膜、５４、５５信号配線、５７保護膜

Claims

ゲート絶縁膜、ゲート電極及び不純物拡散領域が形成された半導体基板と、
前記半導体基板上に形成された第１の配線層であって、前記ゲート電極又は前記不純物拡散領域に接続された信号配線の外側に第１の方向に延在する２つの電源配線が設けられた複数の領域と、前記複数の領域の内の隣接する２つの領域にそれぞれ設けられた２つの電源配線の間に挟まれて第１の方向に延在する第１の信号配線とを含む前記第１の配線層と、
前記半導体基板上に形成された第２の配線層であって、第１の方向と異なる第２の方向に延在する第２の信号配線と、前記第２の信号配線を挟んで並走する２つの電源配線とを含む前記第２の配線層と、
を具備する半導体集積回路。
前記第１及び第２の信号配線が、クロック信号配線であることを特徴とする請求項１記載の半導体集積回路。
前記第１の信号配線と前記第２の信号配線とが互いに電気的に接続されていることを特徴とする請求項１又は２記載の半導体集積回路。
前記第１の信号配線と前記第２の信号配線とが直交することを特徴とする請求項１〜３のいずれか１項記載の半導体集積回路。
前記第１の配線層が、前記複数の領域の内の隣接する２つの領域にそれぞれ設けられた２つの電源配線の間に挟まれて第１の方向に延在する第３の信号配線をさらに含み、
前記第２の配線層が、第２の方向に延在する第４の信号配線と、前記第４の信号配線を挟んで並走する２つの電源配線とをさらに含む、
請求項１〜４のいずれか１項記載の半導体集積回路。
前記第１〜第４の信号配線がループを形成する、請求項５記載の半導体集積回路。
ゲート絶縁膜、ゲート電極及び不純物拡散領域が形成された半導体基板と、
前記半導体基板上に形成された第１の配線層であって、前記ゲート電極又は前記不純物拡散領域に接続された信号配線の外側に第１の方向に延在する２つの電源配線が設けられた複数の領域と、前記複数の領域の内の隣接する２つの領域にそれぞれ設けられた２つの電源配線の間に挟まれて第１の方向に延在する第１群の信号配線とを含む前記第１の配線層と、
前記半導体基板上に形成された第２の配線層であって、第１の方向と異なる第２の方向に延在する第２群の信号配線と、前記第２群の信号配線を挟んで並走する２つの電源配線とを含む前記第２の配線層と、
を具備する半導体集積回路。
半導体基板上にゲート絶縁膜及びゲート電極を形成するステップと、
前記ゲート絶縁膜及びゲート電極の両側の半導体基板内に不純物拡散領域を形成するステップと、
前記ゲート電極又は前記不純物拡散領域に接続された信号配線の外側に第１の方向に延在する２つの電源配線が設けられた複数の領域と、前記複数の領域の内の隣接する２つの領域にそれぞれ設けられた２つの電源配線の間に挟まれて第１の方向に延在する第１の信号配線とを含む第１の配線層を前記半導体基板上に形成するステップと、
第１の方向と異なる第２の方向に延在する第２の信号配線と、前記第２の信号配線を挟んで並走する２つの電源配線とを含む第２の配線層を前記半導体基板上に形成するステップと、
を具備する半導体集積回路の製造方法。
半導体基板上にゲート絶縁膜及びゲート電極を形成するステップと、
前記ゲート絶縁膜及びゲート電極の両側の半導体基板内に不純物拡散領域を形成するステップと、
前記ゲート電極又は前記不純物拡散領域に接続された信号配線の外側に第１の方向に延在する２つの電源配線が設けられた複数の領域と、前記複数の領域の内の隣接する２つの領域にそれぞれ設けられた２つの電源配線の間に挟まれて第１の方向に延在する第１群の信号配線とを含む第１の配線層を前記半導体基板上に形成するステップと、
第１の方向と異なる第２の方向に延在する第２群の信号配線と、前記第２群の信号配線を挟んで並走する２つの電源配線とを含む第２の配線層を前記半導体基板上に形成するステップと、
を具備する半導体集積回路の製造方法。