WO2023053203A1 - 半導体集積回路装置 - Google Patents

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WO2023053203A1
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隼人 篠原
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株式会社ソシオネクスト
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    • H01L27/11807—CMOS gate arrays

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device with standard cells.
  • a standard cell method is known as a method of forming a semiconductor integrated circuit on a semiconductor substrate.
  • basic units with specific logic functions for example, inverters, latches, flip-flops, full adders, etc.
  • LSI chip is designed.
  • the standard cell has a buried wiring (Buried Interconnect) embedded in the substrate instead of the conventional power supply wiring provided in the metal wiring layer formed on the upper layer of the transistor. ) layer, a buried power rail (BPR) is proposed.
  • BPR buried power rail
  • Patent Document 1 discloses a configuration in which an embedded wiring layer is used not only for power supply wiring but also for signal wiring.
  • the standard cell includes Pch and Nch fin transistors, and a signal wiring provided in an embedded wiring layer, that is, an embedded signal wiring is provided between the Pch fin transistor and the Nch fin transistor. ing.
  • the present disclosure makes it possible to provide a large number of embedded signal wirings in a semiconductor integrated circuit device having an embedded wiring layer without causing an increase in area.
  • a semiconductor integrated circuit device includes a plurality of standard cells arranged in a first direction, the plurality of standard cells having a logic function, and a transistor having a channel portion extending in the first direction. and a second standard cell in which a signal wiring extending in the first direction is arranged, the signal wiring being formed in an embedded wiring layer, and the channel portion; There is overlap in a second direction perpendicular to the first direction.
  • a plurality of standard cells including a first standard cell having a logic function and a second standard cell are arranged in the first direction.
  • the first standard cell has a transistor having a channel portion extending in the first direction
  • the second standard cell has a signal wiring extending in the first direction.
  • the signal wiring arranged in the second standard cell is formed in the embedded wiring layer and overlaps the channel portion of the transistor included in the first standard cell in the second direction.
  • FIGS. 2A and 2B are layout examples of standard cells according to the embodiment, in which (a) is an inverter cell, (b) is an embedded signal wiring cell, and (c) is an example in which an embedded signal wiring is laid in the embedded signal wiring cell.
  • Inverter circuit diagram Example of Design Flow of Semiconductor Integrated Circuit Device in Embodiment Design target circuit example Execution example of logic cell placement in the embodiment, Execution example of cell placement for embedded signal wiring in the embodiment Execution example of signal wiring placement in the embodiment Example of signal routing as a contrast
  • VDD voltage supply voltage
  • VSS voltage supply voltage or the power supply itself.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction).
  • FIG. 1 shows an example of the layout of a standard cell according to the embodiment, in which (a) is an inverter cell, (b) is an embedded signal wiring cell, and (c) is an example in which an embedded signal wiring is laid in the embedded signal wiring cell. be.
  • FIG. 2 is a circuit diagram of an inverter realized by the inverter cells shown in FIG. 1(a). As shown in FIG. 2, the inverter includes a Pch transistor P1 and an Nch transistor N1, and has an input A and an output Y. As shown in FIG. 2, the inverter includes a Pch transistor P1 and an Nch transistor N1, and has an input A and an output Y. As shown in FIG. 2, the inverter includes a Pch transistor P1 and an Nch transistor N1, and has an input A and an output Y.
  • power supply wirings 11 and 12 extending in the X direction are provided at both ends in the Y direction. Both the power supply wirings 11 and 12 are embedded power supply wirings (BPR) formed in the embedded wiring layer (BI).
  • BPR embedded power supply wirings
  • the power supply wiring 11 supplies the power supply voltage VDD
  • the power supply wiring 12 supplies the power supply voltage VSS.
  • a fin 21 extending in the X direction is provided in the P-type transistor region on the N-well.
  • a fin 22 extending in the X direction is provided in the N-type transistor region on the P-type substrate.
  • Gate wiring 31 extends in the Y direction from the P-type transistor region to the N-type transistor region.
  • the gate wiring 31 is formed so as to surround the fins 21 and 22 from three directions.
  • the fin 21 and the gate wiring 31 constitute a fin FET (Field Effect Transistor) P1.
  • the fin 22 and the gate wiring 31 constitute a fin FET N1.
  • Fin 21 is the channel portion of FinFET P1
  • fin 22 is the channel portion of FinFET N1.
  • the fins 21 are separated from the power supply wiring 11 in plan view, and the fins 22 are separated from the power supply wiring 12 in plan view.
  • a local interconnect (LI: Local Interconnect) 41 extending in the Y direction is provided at the left end of the fin 21 in the drawing. The left end of the fin 21 in the drawing is connected to the power supply wiring 11 via the local wiring 41 and the via 51 .
  • a local wiring 42 extending in the Y direction is provided at the left end of the fin 22 in the drawing. The left end of the fin 22 in the drawing is connected to the power supply wiring 12 via the local wiring 42 and the via 52 .
  • a local wiring 43 extending in the Y direction is provided at the ends of the fins 21 and 22 on the right side of the drawing. The ends of the fins 21 and 22 on the right side of the drawing are connected to each other by a local wiring 43 .
  • a metal wiring (not shown) to which the input A is applied is connected to the gate wiring 31 via a via.
  • a metal wiring (not shown) that outputs the output Y is connected to the local wiring 43 via a via.
  • the inverter cell shown in FIG. 1(a) is an example of a standard cell (suitably abbreviated as a logic cell) having a logic function.
  • a logic cell constitutes the logic of a semiconductor integrated circuit device.
  • Logic cells include, for example, NAND cells, NOR cells, flip-flop cells, etc., in addition to inverter cells. Cells other than the inverter cells also have Fin FETs and fins are arranged in the same manner as in FIG.
  • one fin is provided in each of the P-type transistor region and the N-type transistor region in the layout of FIG. 1(a), two or more fins may be formed.
  • power supply wirings 13 and 14 extending in the X direction are provided at both ends in the Y direction. Both the power supply wirings 13 and 14 are embedded power supply wirings (BPR) formed in the embedded wiring layer (BI).
  • the power supply wiring 13 supplies the power supply voltage VDD
  • the power supply wiring 14 supplies the power supply voltage VSS.
  • a region between the power wiring 13 and the power wiring 14 is an empty region in which no fins are formed.
  • the power wiring 13 and the power wiring 11 are arranged at the same position in the Y direction and with the same width.
  • the power wiring 14 is arranged at the same position in the Y direction with the same width as the power wiring 12 .
  • signal wirings 15 and 16 extending in the X direction are arranged in the region between the power wirings 13 and 14.
  • the signal wirings 15 and 16 are formed in the embedded wiring layer.
  • fins are not formed in the region between the power supply wiring 13 and the power supply wiring 14, a large number of signal wirings can be laid in the embedded wiring layer.
  • the cell width (the size in the X direction) of the embedded signal wiring cell is not limited to those shown in FIGS. 1(b) and 1(c).
  • a cell layout in which the signal wirings 15 and 16 are arranged in advance as shown in FIG. 1(c) may be prepared as an embedded signal wiring cell.
  • the number of signal wirings laid in the embedded signal wiring cell is not limited to two, and may be three or more.
  • FIG. 3 is an example of the design flow of the semiconductor integrated circuit device in the embodiment. This design flow is executed by a computer that executes a design program.
  • the input of the computer is net list data 51 describing the logic cells constituting the desired circuit and the connections therebetween, and the output of the computer is layout data 52 realizing the desired circuit.
  • step S11 a strap power supply wiring running in the Y direction is laid in the upper wiring layer of the region where the standard cells are arranged, and wires and contacts are formed so that the laid strap power supply wiring is connected to the embedded power supply wiring of the standard cell.
  • step S12 logic cells forming a desired circuit are arranged.
  • step S13 embedded signal wiring cells are placed in regions where logic cells have not been placed.
  • step S14 wiring between logic cells for realizing a logic circuit is performed.
  • As a signal wiring layer an embedded wiring layer is used in addition to the M1 wiring layer and the wiring of the upper layer. The signal wiring of the embedded wiring layer is laid in the embedded signal wiring cell arranged in step S13.
  • the circuit of FIG. 4 comprises two inverters INV_A, INV_B.
  • the Y output (Aout node) of the inverter INV_A is connected to the A input (Bin node) of the inverter INV_B.
  • FIG. 5 is an execution example of the logic cell placement step S12.
  • the standard cells of the inverter INV_A are arranged in the upper column of the drawing, and the standard cells of the inverter INV_B are arranged in the lower column of the drawing.
  • FIG. 6 is an execution example of the embedded signal wiring cell placement step S13.
  • embedded signal wiring cells 1, 2, and 3 are arranged in the empty area in FIG.
  • Embedded signal line cells 1, 2, and 3 having different cell widths are arranged according to the size of the empty area in the X direction.
  • Power supply wirings 61, 62, 63 and 64 extending in the X direction are formed by arranging the embedded signal wiring cells 1, 2 and 3.
  • FIG. No fins are arranged in the embedded signal wiring cells 1, 2, and 3.
  • FIG. 7 is an execution example of the signal wiring step S14.
  • signal wirings are arranged with respect to the cell arrangement of FIG.
  • a signal wiring layer in addition to the M1 wiring layer and the M2 wiring layer, an embedded wiring layer is used in the embedded signal wiring cell.
  • a local wiring layer is used to relay between the embedded wiring layer and the M1 wiring layer.
  • the M1 wiring layer is above the local wiring layer, and the M2 wiring layer is above the M1 wiring layer.
  • the embedded signal wiring 71 is used in the signal path connecting the Aout node of the inverter INV_A and the Bin node of the inverter INV_B.
  • the embedded signal wiring 71 is arranged at a position overlapping the fin 21 of the inverter INV_A in the Y direction.
  • a signal path branching from the M2 wiring N1 to the M2 wiring N2 and the M2 wiring N3 is formed.
  • An embedded signal wiring 72 is used in the signal path from the M2 wiring N1 to the M2 wiring N3.
  • the embedded signal wiring 72 is arranged at a position overlapping the fin 22 of the inverter INV_A in the Y direction.
  • FIG. 8 is an example of arrangement of signal wirings when embedded signal wirings are not used, in contrast to FIG. As shown in FIG. 8, when the embedded signal wiring is not used, it is necessary to largely detour the signal wiring in the signal path connecting the Aout node of the inverter INV_A and the Bin node of the inverter INV_B (see FIG. 8). arrow). As a result, the wiring density decreases, the area of the semiconductor integrated circuit device increases, the wiring length increases, and the performance of the semiconductor integrated circuit device deteriorates.
  • the embedded signal wiring 71 in the embedded signal wiring cell 2 can be used in the signal path connecting the Aout node of the inverter INV_A and the Bin node of the inverter INV_B.
  • the embedded signal wiring 72 in the embedded signal wiring cell 2 can be used in the signal path from the M2 wiring N1 to the M2 wiring N3.
  • the embedded signal wiring 71 overlaps the fin 21 in the Y direction, and the embedded signal wiring 72 overlaps the fin 22 in the Y direction.
  • the wiring density can be improved, and the area of the semiconductor integrated circuit device can be reduced.
  • the wiring length can be shortened, the operation speed of the semiconductor integrated circuit device can be increased. In particular, by not providing fins in the embedded signal wiring cell, more embedded signal wiring can be laid, so that the above-described effect is enhanced.
  • the transistors included in the standard cells having logic functions are not limited to FinFETs, and may include, for example, nanosheet transistors.
  • a nanosheet transistor one or more nanosheets extend in the X direction, and a source and a drain are formed on both sides in the X direction. The nanosheet becomes the channel portion of the nanosheet transistor.
  • a large number of embedded signal wirings can be provided in a semiconductor integrated circuit device without causing an increase in area.

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Abstract

半導体集積回路装置において、Ｘ方向に並ぶ複数のスタンダードセルは、論理機能を有しており、Ｘ方向に延びるチャネル部（２１，２２）を有するトランジスタを備える第１スタンダードセル（ＩＮＶ＿Ａ）と、Ｘ方向に延びる信号配線（７１，７２）が配置されている第２スタンダードセル（２）とを備える。信号配線（７１，７２）は、埋め込み配線層に形成されており、かつ、チャネル部（２１，２２）と、Ｙ方向において重なりを有している。

Description

半導体集積回路装置
　本開示は、スタンダードセルを備えた半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、半導体集積回路装置の高集積化のために、スタンダードセルに、従来のようなトランジスタの上層に形成された金属配線層に設けられた電源配線ではなく、基板に埋め込まれる埋め込み配線（Buried Interconnect）層に設けられた電源配線である埋め込み電源配線（ＢＰＲ：Buried Power Rail）を用いることが提案されている。
　特許文献１では、埋め込み配線層が、電源配線の用途だけでなく、信号配線の用途にも使用されている構成が開示されている。具体的には、スタンダードセルがＰｃｈおよびＮｃｈのフィントランジスタを備えており、かつ、ＰｃｈフィントランジスタとＮｃｈフィントランジスタとの間に、埋め込み配線層に設けられた信号配線、すなわち埋め込み信号配線が設けられている。
米国特許第１０１７０４１３号公報（ＦＩＧ．２Ｃ）
　フィントランジスタと埋め込み信号配線は、いずれも基板に形成される。このため、フィントランジスタが配置されている領域には、埋め込み信号配線を設けることができない。したがって、特許文献１に開示された技術では、埋め込み配線層に設けることができる信号配線が少なく、埋め込み配線層に多くの信号配線を設けるためには、スタンダードセルの面積を大きくする必要がある。この結果、半導体集積回路装置の面積が大きくなってしまう。
　本開示は、埋め込み配線層を備える半導体集積回路装置について、面積の増大を招くことなく、埋め込み信号配線を多く設けることができるようにする。
　本開示の態様では、半導体集積回路装置は、第１方向に並ぶ複数のスタンダードセルを備え、前記複数のスタンダードセルは、論理機能を有しており、前記第１方向に延びるチャネル部を有するトランジスタを備える第１スタンダードセルと、前記第１方向に延びる信号配線が配置されている第２スタンダードセルとを備え、前記信号配線は、埋め込み配線層に形成されており、かつ、前記チャネル部と、前記第１方向と垂直をなす第２方向において、重なりを有している。
　この態様によると、半導体集積回路装置において、論理機能を有している第１スタンダードセルと、第２スタンダードセルとを含む複数のスタンダードセルが、第１方向に並んでいる。第１スタンダードセルは、第１方向に延びるチャネル部を有するトランジスタを備えており、第２スタンダードセルは、第１方向に延びる信号配線が配置されている。第２スタンダードセルに配置されている信号配線は、埋め込み配線層に形成されており、かつ、第１スタンダードセルが備えるトランジスタのチャネル部と、第２方向において重なりを有している。これにより、半導体集積回路装置の面積の増大を招くことなく、埋め込み配線層に信号配線を多く設けることができる。
　本開示に係る半導体集積回路装置によると、面積の増大を招くことなく、埋め込み信号配線を多く設けることができる。
実施形態におけるスタンダードセルのレイアウトの例であり、（ａ）はインバータセル、（ｂ）は埋め込み信号配線用セル、（ｃ）は埋め込み信号配線用セルに埋込信号配線を敷設した例 インバータの回路図 実施形態における半導体集積回路装置の設計フローの例 設計対象の回路例 実施形態における論理セル配置の実行例 実施形態における埋め込み信号配線用セル配置の実行例 実施形態における信号配線配置の実行例 対比例としての、信号配線配置の例
　以下、実施の形態について、図面を参照して説明する。本開示では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）としている。
　図１は実施形態におけるスタンダードセルのレイアウトの例であり、（ａ）はインバータセル、（ｂ）は埋め込み信号配線用セル、（ｃ）は埋め込み信号配線用セルに埋め込み信号配線を敷設した例である。
　図２は図１（ａ）に示すインバータセルが実現するインバータの回路図である。図２に示すように、インバータは、ＰｃｈトランジスタＰ１およびＮｃｈトランジスタＮ１を備えており、入力Ａと出力Ｙを有する。
　図１（ａ）に示すインバータセルでは、Ｙ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層（ＢＩ）に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。
　Ｎウェル上のＰ型トランジスタ領域に、Ｘ方向に延びるフィン２１が設けられている。Ｐ型基板上のＮ型トランジスタ領域に、Ｘ方向に延びるフィン２２が設けられている。ゲート配線３１は、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたってＹ方向に延びている。
　ゲート配線３１は、フィン２１，２２を、３方向から囲むように形成されている。フィン２１と、ゲート配線３１とによって、フィンＦＥＴ（Field Effect Transistor）　Ｐ１が構成されている。フィン２２と、ゲート配線３１とによって、フィンＦＥＴ　Ｎ１が構成されている。フィン２１がフィンＦＥＴ　Ｐ１のチャネル部であり、フィン２２がフィンＦＥＴ　Ｎ１のチャネル部である。フィン２１は電源配線１１と平面視で離間しており、フィン２２は電源配線１２と平面視で離間している。
　フィン２１の図面左側の端に、Ｙ方向に延びるローカル配線（ＬＩ：Local Interconnect）４１が設けられている。フィン２１の図面左側の端は、ローカル配線４１およびビア５１を介して電源配線１１に接続されている。フィン２２の図面左側の端に、Ｙ方向に延びるローカル配線４２が設けられている。フィン２２の図面左側の端は、ローカル配線４２およびビア５２を介して電源配線１２に接続されている。フィン２１，２２の図面右側の端に、Ｙ方向に延びるローカル配線４３が設けられている。フィン２１，２２の図面右側の端は、ローカル配線４３によって互いに接続されている。
　入力Ａが与えられるメタル配線（図示せず）は、ビアを介して、ゲート配線３１と接続される。出力Ｙを出力するメタル配線（図示せず）は、ビアを介して、ローカル配線４３と接続される。
　図１（ａ）に示すインバータセルは、論理機能を有しているスタンダードセル（適宜、論理セルと略称する）の一例である。論理セルは、半導体集積回路装置の論理を構成する。論理セルは、インバータセルの他に、例えば、ＮＡＮＤセル、ＮＯＲセル、フリップフロップセル等がある。インバータセル以外のセルも、図１（ａ）と同様に、フィンＦＥＴを備えており、フィンが配置されている。
　なお、図１（ａ）のレイアウトでは、Ｐ型トランジスタ領域とＮ型トランジスタ領域とにおいてそれぞれ、フィンは１本ずつとしているが、フィンは２本以上形成されていてもかまわない。
　図１（ｂ）に示す埋め込み信号配線用セルでは、Ｙ方向における両端において、Ｘ方向に延びる電源配線１３，１４がそれぞれ設けられている。電源配線１３，１４はともに、埋め込み配線層（ＢＩ）に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１３は電源電圧ＶＤＤを供給し、電源配線１４は電源電圧ＶＳＳを供給する。電源配線１３と電源配線１４との間の領域は、フィンが形成されておらず、空き領域になっている。
　電源配線１３は、電源配線１１と、Ｙ方向において同じ位置に、同じ幅で配置されている。電源配線１４は、電源配線１２と、Ｙ方向において同じ位置に、同じ幅で配置されている。これにより、図１（ａ）に示すインバータセル等の論理セルと、図１（ｂ）に示す埋め込み信号配線用セルとを、Ｘ方向に１列に並べて配置したとき、ＶＤＤを供給する電源配線がＸ方向において連続し、ＶＳＳを供給する電源配線がＸ方向において連続する。
　図１（ｃ）では、電源配線１３と電源配線１４との間の領域に、Ｘ方向に延びる信号配線１５，１６が配置されている。信号配線１５，１６は、埋め込み配線層に形成されている。埋め込み信号配線用セルでは、電源配線１３と電源配線１４との間の領域は、フィンが形成されていないため、信号配線を多数、埋め込み配線層に敷設することができる。
　図１（ａ）に示すインバータセルと図１（ｃ）に示す埋め込み信号配線用セルとをＸ方向に並べて配置したとき、フィン２１と信号配線１５とが、Ｙ方向において重なりを有し、フィン２２と信号配線１６とが、Ｙ方向において重なりを有する。
　なお、埋め込み信号配線用セルのセル幅（Ｘ方向におけるサイズ）は、図１（ｂ），（ｃ）に示すものに限られない。また、図１（ｃ）に示すような予め信号配線１５，１６が配置されたセルレイアウトを、埋め込み信号配線用セルとして準備しておいてもよい。また、埋め込み信号配線用セルに敷設する信号配線の数は、２本に限られるものではなく、３本以上であってもよい。
　図３は実施形態における半導体集積回路装置の設計フローの一例である。この設計フローは、設計プログラムを実行するコンピュータによって実行される。コンピュータの入力は、所望の回路を構成する論理セルとその間の接続を記載したネットリストデータ５１であり、コンピュータの出力は、所望の回路を実現するレイアウトデータ５２である。
　ステップＳ１１では、スタンダードセルを配置する領域の上層の配線層に、Ｙ方向に走るストラップ電源配線を敷設し、敷設したストラップ電源配線がスタンダードセルの埋め込み電源配線と接続されるように、配線およびコンタクトを敷設する。ステップＳ１２では、所望の回路を構成する論理セルを配置する。ステップＳ１３では、論理セルが配置されなかった領域に、埋め込み信号配線用セルを配置する。ステップＳ１４では、論理回路を実現するための論理セル間の配線を実施する。信号配線層として、Ｍ１配線層およびその上層の配線に加えて、埋め込み配線層を用いる。埋め込み配線層の信号配線は、ステップＳ１３で配置した埋め込み信号配線用セル内に敷設される。
　図４の回路について、レイアウト設計を行う例を説明する。図４の回路は、２個のインバータＩＮＶ＿Ａ，ＩＮＶ＿Ｂを備えている。インバータＩＮＶ＿ＡのＹ出力（Ａｏｕｔノード）が、インバータＩＮＶ＿ＢのＡ入力（Ｂｉｎノード）と接続される。
　図５は論理セル配置ステップＳ１２の実行例である。図５では、インバータＩＮＶ＿Ａのスタンダードセルが図面上側の列に配置されており、インバータＩＮＶ＿Ｂのスタンダードセルが図面下側の列に配置されている。
　図６は埋め込み信号配線用セル配置ステップＳ１３の実行例である。図６では、図５における空き領域に、埋め込み信号配線用セル１，２，３が配置されている。空き領域のＸ方向におけるサイズに合わせて、セル幅が異なる埋め込み信号配線用セル１，２，３が配置されている。埋め込み信号配線用セル１，２，３が配置されることによって、Ｘ方向に延びる電源配線６１，６２，６３，６４が形成されている。埋め込み信号配線用セル１，２，３には、フィンが配置されていない。このため、埋め込み信号配線用セル１，２，３には、論理セルが有するフィンとＹ方向における同じ座標位置に、埋め込み信号配線を引くことができる。
　図７は信号配線ステップＳ１４の実行例である。図７では、図６のセル配置に対して、信号配線が配置されている。信号配線層として、Ｍ１配線層、Ｍ２配線層に加えて、埋め込み信号配線用セル内において埋め込み配線層が用いられている。また、埋め込み配線層とＭ１配線層とを中継するために、ローカル配線層が用いられる。Ｍ１配線層はローカル配線層よりも上層であり、Ｍ２配線層はＭ１配線層よりも上層である。
　具体的には、インバータＩＮＶ＿ＡのＡｏｕｔノードとインバータＩＮＶ＿ＢのＢｉｎノードとを接続する信号経路において、埋め込み信号配線７１が用いられている。埋め込み信号配線７１は、インバータＩＮＶ＿Ａのフィン２１と、Ｙ方向において重なる位置に配置されている。
　また、Ｍ２配線Ｎ１から、Ｍ２配線Ｎ２とＭ２配線Ｎ３とに分岐した信号経路が形成されている。そして、Ｍ２配線Ｎ１からＭ２配線Ｎ３への信号経路において、埋め込み信号配線７２が用いられている。埋め込み信号配線７２は、インバータＩＮＶ＿Ａのフィン２２と、Ｙ方向において重なる位置に配置されている。
　図８は図７の対比例として、埋め込み信号配線を用いない場合の信号配線の配置例である。図８に示すように、埋め込み信号配線を用いない場合は、インバータＩＮＶ＿ＡのＡｏｕｔノードとインバータＩＮＶ＿ＢのＢｉｎノードとを接続する信号経路において、信号配線を大きく迂回させる必要が生じている（図中の矢印）。このため、配線密度が低下し、半導体集積回路装置の面積が増大してしまうとともに、配線長が長くなり、半導体集積回路装置の性能が低下する。
　これに対して本実施形態によると、インバータＩＮＶ＿ＡのＡｏｕｔノードとインバータＩＮＶ＿ＢのＢｉｎノードとを接続する信号経路において、埋め込み信号配線用セル２内の埋め込み信号配線７１を利用することができる。また、Ｍ２配線Ｎ１からＭ２配線Ｎ３への信号経路において、埋め込み信号配線用セル２内の埋め込み信号配線７２を利用することができる。埋め込み信号配線７１は、フィン２１とＹ方向において重なりを有しており、埋め込み信号配線７２は、フィン２２とＹ方向において重なりを有している。これにより、配線密度を向上させることができ、半導体集積回路装置の小面積化が実現できる。また、配線長を短くすることができるので、半導体集積回路装置の動作の高速化が実現できる。特に、埋め込み信号配線用セル内にはフィンを設けないことによって、より多くの埋め込み信号配線を敷設することができるため、上述した効果がより大きくなる。
　なお、論理機能を有しているスタンダードセルが備えるトランジスタは、フィンＦＥＴに限られるものではなく、例えば、ナノシートトランジスタを備えていてもよい。ナノシートトランジスタでは、１枚または複数枚のナノシートがＸ方向に延びており、そのＸ方向両側にソースおよびドレインが形成されている。ナノシートが、ナノシートトランジスタのチャネル部となる。
　本開示によると、半導体集積回路装置について、面積の増大を招くことなく、埋め込み信号配線を多く設けることができるので、例えば、半導体集積回路装置の小型化に有用である。
１，２，３　埋め込み信号配線用セル
１３，１４　埋め込み電源配線
１５，１６　埋め込み信号配線
２１，２２　フィン
６１，６２，６３，６４　埋め込み電源配線
７１，７２　埋め込み信号配線
Ｐ１，Ｎ１　トランジスタ

Claims (4)

  1. 　第１方向に並ぶ複数のスタンダードセルを備え、
    　前記複数のスタンダードセルは、
    　論理機能を有しており、前記第１方向に延びるチャネル部を有するトランジスタを備える第１スタンダードセルと、
    　前記第１方向に延びる信号配線が配置されている第２スタンダードセルとを備え、
    　前記信号配線は、埋め込み配線層に形成されており、かつ、前記チャネル部と、前記第１方向と垂直をなす第２方向において、重なりを有している
    半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記複数のスタンダードセルは、前記埋め込み配線層に形成されており、前記第１方向に延びる電源配線を備えている
    半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記チャネル部は、フィンである
    半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記チャネル部は、ナノシートである
    半導体集積回路装置。
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