JPH06169016A - 半導体集積回路及びそのレイアウト設計方法 - Google Patents
半導体集積回路及びそのレイアウト設計方法Info
- Publication number
- JPH06169016A JPH06169016A JP32047492A JP32047492A JPH06169016A JP H06169016 A JPH06169016 A JP H06169016A JP 32047492 A JP32047492 A JP 32047492A JP 32047492 A JP32047492 A JP 32047492A JP H06169016 A JPH06169016 A JP H06169016A
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- JP
- Japan
- Prior art keywords
- wiring
- layout
- standard cells
- frame
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 複数のスタンダードセルのうち相互に電気的
接続がなされるロジック部を有する第１、第２のスタ
ンダードセル（例えば、（１），（２））が、それらの
ロジック部と電源部Ｙ１，Ｙ２との間にその電気的接続
を形成するための配線領域（この場合、）を有する。
各スタンダードセルは、ロジック部と電源部Ｙ１，Ｙ２
との間に夫々配置した枠内配線領域，を備える。そ
のレイアウト設計法には、まずセル複数個の配置及び配
線レイアウトを自動配置・配線プログラムにより仮作成
し、配線領域，を利用するようにセル間配線レイア
ウトを修正する方法がある。または、セル複数個の配置
レイアウト及び枠内配線領域利用によるセル間配線レイ
アウトを作成した後、枠内配線領域外の配線につき自動
配線プログラムでレイアウトする方法もある。 【効果】 信頼性向上、チップサイズの小形化、及び高
集積化に寄与する。
接続がなされるロジック部を有する第１、第２のスタ
ンダードセル（例えば、（１），（２））が、それらの
ロジック部と電源部Ｙ１，Ｙ２との間にその電気的接続
を形成するための配線領域（この場合、）を有する。
各スタンダードセルは、ロジック部と電源部Ｙ１，Ｙ２
との間に夫々配置した枠内配線領域，を備える。そ
のレイアウト設計法には、まずセル複数個の配置及び配
線レイアウトを自動配置・配線プログラムにより仮作成
し、配線領域，を利用するようにセル間配線レイア
ウトを修正する方法がある。または、セル複数個の配置
レイアウト及び枠内配線領域利用によるセル間配線レイ
アウトを作成した後、枠内配線領域外の配線につき自動
配線プログラムでレイアウトする方法もある。 【効果】 信頼性向上、チップサイズの小形化、及び高
集積化に寄与する。
Description
【０００１】
【産業上の利用分野】本発明はスタンダードセルを複数
組合わせてなる半導体集積回路及びその回路パターンの
レイアウト設計方法に関するものである。
組合わせてなる半導体集積回路及びその回路パターンの
レイアウト設計方法に関するものである。
【０００２】
【従来の技術】図３（ａ）は半導体集積回路の最小単位
であるスタンダードセルの基本構造を示すものである。
であるスタンダードセルの基本構造を示すものである。
【０００３】この図において、ｒはセル枠であり、この
一つのセル枠ｒ内には核をなすロジック部がその中心
に配され、その両側に電源部，（例えば、一方がＶ
DD、他方がＶSSとされたもの）が配置される構造なって
いる。
一つのセル枠ｒ内には核をなすロジック部がその中心
に配され、その両側に電源部，（例えば、一方がＶ
DD、他方がＶSSとされたもの）が配置される構造なって
いる。
【０００４】図３（ｂ）は、この基本構造の組合わせに
よるレイアウト実構造例を示すものであり、図４はその
レイアウトの持つ回路構成を示すものである。
よるレイアウト実構造例を示すものであり、図４はその
レイアウトの持つ回路構成を示すものである。
【０００５】まず、図４に示す回路は２個のインバータ
（１），（２）と１個のＮＯＲゲート（３）と１個のＮ
ＡＮＤゲート（４）との４個のスタンダードセルを組合
わせたもので、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｚは各ゲート
（１）〜（４）間の配線である。図３（ｂ）ではそれら
の符号により図４に示す回路との対応を示してある。
（１），（２）と１個のＮＯＲゲート（３）と１個のＮ
ＡＮＤゲート（４）との４個のスタンダードセルを組合
わせたもので、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｚは各ゲート
（１）〜（４）間の配線である。図３（ｂ）ではそれら
の符号により図４に示す回路との対応を示してある。
【０００６】同図から明らかなように、それぞれのゲー
ト（１）〜（４）を構成する４個のセルがアレイ状に配
置され、各枠ｒの側縁に電源部ラインＹ１，Ｙ２が走
り、配線Ａ〜Ｚは枠ｒの外部でなされている。
ト（１）〜（４）を構成する４個のセルがアレイ状に配
置され、各枠ｒの側縁に電源部ラインＹ１，Ｙ２が走
り、配線Ａ〜Ｚは枠ｒの外部でなされている。
【０００７】このようなセルの整列配置により回路のレ
イアウトをブロック毎に作成し、後にそれらを組合わせ
ることにより回路全体のパターンを組むことができるた
めに、回路設計の能率アップに大きく寄与している。
イアウトをブロック毎に作成し、後にそれらを組合わせ
ることにより回路全体のパターンを組むことができるた
めに、回路設計の能率アップに大きく寄与している。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のスタンダードセルによる半導体集積回路にあって
は、セル間の配線をセル外へ引出す必要があったため、
配線長が長くなり、配線抵抗・配線容量が多く付き、期
待通り動作しないことがあった。
来のスタンダードセルによる半導体集積回路にあって
は、セル間の配線をセル外へ引出す必要があったため、
配線長が長くなり、配線抵抗・配線容量が多く付き、期
待通り動作しないことがあった。
【０００９】また、セル外配線領域の確保がチップサイ
ズの拡大原因となっていた。
ズの拡大原因となっていた。
【００１０】さらに、セル間の配線はセル内電源領域と
交差することになるため、コンタクトが増大し、このコ
ンタクトが配線の抵抗成分になると共に、このコンタク
トの数もチップサイズ拡大に影響している。
交差することになるため、コンタクトが増大し、このコ
ンタクトが配線の抵抗成分になると共に、このコンタク
トの数もチップサイズ拡大に影響している。
【００１１】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、動作
の信頼性向上、チップサイズの小形化及び高集積化に寄
与することができる半導体集積回路及びそのレイアウト
設計方法を提供することにある。
鑑みてなされたもので、その目的とするところは、動作
の信頼性向上、チップサイズの小形化及び高集積化に寄
与することができる半導体集積回路及びそのレイアウト
設計方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、複数のスタンダードセルのうち相互に電気的接続が
なされるロジック部を有する第１、第２のスタンダード
セルが、それらのロジック部と電源部との間に上記電気
的接続用のための配線部を有することを特徴とする。
は、複数のスタンダードセルのうち相互に電気的接続が
なされるロジック部を有する第１、第２のスタンダード
セルが、それらのロジック部と電源部との間に上記電気
的接続用のための配線部を有することを特徴とする。
【００１３】第１、第２のスタンダードセルは、各ロジ
ック部と第１の電源部との間に配置される第１の枠内配
線領域と、上記各ロジック部と第２の電源部との間に配
置される第２の枠内配線領域とを備えていることを特徴
とする。
ック部と第１の電源部との間に配置される第１の枠内配
線領域と、上記各ロジック部と第２の電源部との間に配
置される第２の枠内配線領域とを備えていることを特徴
とする。
【００１４】本発明の一つのレイアウト設計方法は、ス
タンダードセル複数個の配置及び配線レイアウトを自動
配置・自動配線プログラムにより仮作成する第１の段階
と、枠内配線領域を利用するようにスタンダードセル間
の配線レイアウトを修正する第２の段階とを含んでいる
ことを特徴とする。
タンダードセル複数個の配置及び配線レイアウトを自動
配置・自動配線プログラムにより仮作成する第１の段階
と、枠内配線領域を利用するようにスタンダードセル間
の配線レイアウトを修正する第２の段階とを含んでいる
ことを特徴とする。
【００１５】本発明の他のレイアウト設計方法は、スタ
ンダードセル複数個の配置レイアウト及び枠内配線領域
を利用したスタンダードセル間の配線レイアウトを作成
する第１の段階と、上記枠内配線領域内の配線以外の配
線について自動配線プログラムにより枠外配線領域利用
レイアウトを作成する第２の段階とを含んでいることを
特徴としている。
ンダードセル複数個の配置レイアウト及び枠内配線領域
を利用したスタンダードセル間の配線レイアウトを作成
する第１の段階と、上記枠内配線領域内の配線以外の配
線について自動配線プログラムにより枠外配線領域利用
レイアウトを作成する第２の段階とを含んでいることを
特徴としている。
【００１６】
【作用】本発明によれば、セル間配線の配線長が短くな
りその寄生抵抗や容量が低減され、動作の信頼性向上を
図ることができる。
りその寄生抵抗や容量が低減され、動作の信頼性向上を
図ることができる。
【００１７】また、枠ｒ外部で確保すべき配線領域面積
を削減することができ、チップサイズの小形化、あるい
は高集積化に寄与することができる。
を削減することができ、チップサイズの小形化、あるい
は高集積化に寄与することができる。
【００１８】さらにセル間配線は従来電源部等と交差し
ていたが、その交差が無くなった分だけ層間コンタクト
が削減されることとなり、このことからもチップサイズ
の小形化、あるいは高集積化に寄与することができる。
ていたが、その交差が無くなった分だけ層間コンタクト
が削減されることとなり、このことからもチップサイズ
の小形化、あるいは高集積化に寄与することができる。
【００１９】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
つつ説明する。
【００２０】図１は本発明の一実施例に係る半導体集積
回路のパターンレイアウト構造を示すものであり、同図
（ａ）は各スタンダードセルの基本構造、（ｂ）は実際
の回路パターンにおける構造例を示すものである。
回路のパターンレイアウト構造を示すものであり、同図
（ａ）は各スタンダードセルの基本構造、（ｂ）は実際
の回路パターンにおける構造例を示すものである。
【００２１】図１（ａ）において、ｒはセル枠であり、
その内側中央部はロジック部とされ、両端部はそれぞ
れ電源部，とされ、ロジック部と電源部との間
には配線領域が設けられ、ロジック部と電源部と
の間には配線領域が設けられている。配線領域，
は他のスタンダードセルのロジック部との配線を形成す
るために使用される領域である。
その内側中央部はロジック部とされ、両端部はそれぞ
れ電源部，とされ、ロジック部と電源部との間
には配線領域が設けられ、ロジック部と電源部と
の間には配線領域が設けられている。配線領域，
は他のスタンダードセルのロジック部との配線を形成す
るために使用される領域である。
【００２２】図１（ｂ）は図４に示す回路に対してレイ
アウトを形成したもので、同図における符号によりその
回路との対応を示してある。
アウトを形成したもので、同図における符号によりその
回路との対応を示してある。
【００２３】図示から明らかなように、それぞれのゲー
ト（１）〜（４）を構成する４個のセルがアレイ状に配
置され、各枠ｒの側縁に電源部ラインＹ１，Ｙ２が走
り、セル間配線Ｃ，Ｄ，Ｅは枠ｒ内部の配線領域もし
くはにおいてなされており、外部に対する信号入出力
配線Ａ，Ｂ，Ｚだけ枠ｒ外に引出されている。これによ
り、配線Ｃ，Ｄ，Ｅの配線長が短くなりその寄生抵抗や
容量が低減されることとなる。また、枠ｒ外部で確保す
べき配線領域面積を削減することができる。さらに配線
Ｃ，Ｄ，Ｅは従来電源部Ｙ１等と交差していたが、その
交差が無くなった分だけ層間コンタクトが削減されるこ
ととなる。
ト（１）〜（４）を構成する４個のセルがアレイ状に配
置され、各枠ｒの側縁に電源部ラインＹ１，Ｙ２が走
り、セル間配線Ｃ，Ｄ，Ｅは枠ｒ内部の配線領域もし
くはにおいてなされており、外部に対する信号入出力
配線Ａ，Ｂ，Ｚだけ枠ｒ外に引出されている。これによ
り、配線Ｃ，Ｄ，Ｅの配線長が短くなりその寄生抵抗や
容量が低減されることとなる。また、枠ｒ外部で確保す
べき配線領域面積を削減することができる。さらに配線
Ｃ，Ｄ，Ｅは従来電源部Ｙ１等と交差していたが、その
交差が無くなった分だけ層間コンタクトが削減されるこ
ととなる。
【００２４】図２は図１に示すレイアウトの設計方法の
望ましい一例を示すものである。
望ましい一例を示すものである。
【００２５】この図において、まず、自動配置・配線プ
ログラム等にてセルを配置し、仮配線を行う（ＳＴ
１）。
ログラム等にてセルを配置し、仮配線を行う（ＳＴ
１）。
【００２６】次に、レイアウトに対してセルの配線領域
，を活用し、信号線の低抵抗・低容量化を図ると共
にパターン面積を最小にできるように配線のレイアウト
をセル内で行う（ＳＴ２）。
，を活用し、信号線の低抵抗・低容量化を図ると共
にパターン面積を最小にできるように配線のレイアウト
をセル内で行う（ＳＴ２）。
【００２７】セル内配線を終了したら、セル内で配線で
きなかった信号線に対して配線プログラムにてレイアウ
トを実施し（ＳＴ３）、完成となる。
きなかった信号線に対して配線プログラムにてレイアウ
トを実施し（ＳＴ３）、完成となる。
【００２８】以上の方法でレイアウトすることにより、
従来ではセル外で配線されていた信号線がセル内で配線
可能となる。したがって、従来技術のようにセル外で配
線しなければならないということがなくなり、かつ接し
ているセルの配線だけではなく離れたセルの配線もセル
内でできるという利点を有する。
従来ではセル外で配線されていた信号線がセル内で配線
可能となる。したがって、従来技術のようにセル外で配
線しなければならないということがなくなり、かつ接し
ているセルの配線だけではなく離れたセルの配線もセル
内でできるという利点を有する。
【００２９】なお、このようなレイアウトの他、スタン
ダードセル複数個の配置レイアウト及び枠内配線領域を
利用したスタンダードセル間の配線レイアウトをまず作
成し、その後、枠内配線領域内の配線以外の配線につい
て自動配線プログラムにより枠外配線領域利用レイアウ
トを作成する方法も考えられる。
ダードセル複数個の配置レイアウト及び枠内配線領域を
利用したスタンダードセル間の配線レイアウトをまず作
成し、その後、枠内配線領域内の配線以外の配線につい
て自動配線プログラムにより枠外配線領域利用レイアウ
トを作成する方法も考えられる。
【００３０】
【発明の効果】以上説明したように本発明によれば、セ
ル間配線の配線長が短くなりその寄生抵抗や容量が低減
され、動作の信頼性向上を図ることができる。
ル間配線の配線長が短くなりその寄生抵抗や容量が低減
され、動作の信頼性向上を図ることができる。
【００３１】また、枠ｒ外部で確保すべき配線領域面積
を削減することができ、チップサイズの小形化、あるい
は高集積化に寄与することができる。
を削減することができ、チップサイズの小形化、あるい
は高集積化に寄与することができる。
【００３２】さらにセル間配線は従来電源部等と交差し
ていたが、その交差が無くなった分だけ層間コンタクト
が削減されることとなり、このことからもチップサイズ
の小形化、あるいは高集積化に寄与することができる。
ていたが、その交差が無くなった分だけ層間コンタクト
が削減されることとなり、このことからもチップサイズ
の小形化、あるいは高集積化に寄与することができる。
【図１】本発明の一実施例に係る半導体集積回路のレイ
アウト構造を示す平面図。
アウト構造を示す平面図。
【図２】本発明の一実施例に係る半導体集積回路のレイ
アウト方法を示す流れ図。
アウト方法を示す流れ図。
【図３】従来の半導体集積回路のレイアウト構造を示す
平面図。
平面図。
【図４】図１（ｂ）、図３（ｂ）に示すレイアウトの対
象となる論理回路図。
象となる論理回路図。
【符号の説明】 ロジック部 ， 電源部 ， 配線領域 ｒ セル枠 Ｃ，Ｄ，Ｅ セル間配線 Ｘ 層間コンタクト Ｙ１，Ｙ２ 電源部
Claims (4)
- 【請求項１】複数のスタンダードセルが組合わされた半
導体集積回路であって、 前記複数のスタンダードセルのうち相互に電気的接続が
なされるロジック部を有する第１、第２のスタンダード
セルが、それらのロジック部と電源部との間に前記電気
的接続用のための配線部を有することを特徴とする半導
体集積回路。 - 【請求項２】第１、第２のスタンダードセルは、 各ロジック部と第１の電源部との間に配置される第１の
枠内配線領域と、 前記各ロジック部と第２の電源部との間に配置される第
２の枠内配線領域とを備えていることを特徴とする請求
項２記載の半導体集積回路。 - 【請求項３】スタンダードセル複数個の配置及び配線レ
イアウトを自動配置・自動配線プログラムにより仮作成
する第１の段階と、 枠内配線領域を利用するようにスタンダードセル間の配
線レイアウトを修正する第２の段階とを含んでいること
を特徴とする半導体集積回路のレイアウト設計方法。 - 【請求項４】スタンダードセル複数個の配置レイアウト
及び枠内配線領域を利用したスタンダードセル間の配線
レイアウトを作成する第１の段階と、 前記枠内配線領域内の配線以外の配線について自動配線
プログラムにより枠外配線領域利用レイアウトを作成す
る第２の段階とを含んでいることを特徴とする半導体集
積回路のレイアウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32047492A JPH06169016A (ja) | 1992-11-30 | 1992-11-30 | 半導体集積回路及びそのレイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32047492A JPH06169016A (ja) | 1992-11-30 | 1992-11-30 | 半導体集積回路及びそのレイアウト設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06169016A true JPH06169016A (ja) | 1994-06-14 |
Family
ID=18121851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32047492A Pending JPH06169016A (ja) | 1992-11-30 | 1992-11-30 | 半導体集積回路及びそのレイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06169016A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6513147B1 (en) | 1999-06-18 | 2003-01-28 | Nec Corporation | Semiconductor integrated circuit device and layout method using primitive cells having indentical core designs |
| US6785877B1 (en) | 1999-06-28 | 2004-08-31 | Nec Electronics Corporation | Standard cell, standard cell array, and system and method for placing and routing standard cells |
-
1992
- 1992-11-30 JP JP32047492A patent/JPH06169016A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6513147B1 (en) | 1999-06-18 | 2003-01-28 | Nec Corporation | Semiconductor integrated circuit device and layout method using primitive cells having indentical core designs |
| US6785877B1 (en) | 1999-06-28 | 2004-08-31 | Nec Electronics Corporation | Standard cell, standard cell array, and system and method for placing and routing standard cells |
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