JPH05235164A - 半導体集積回路の自動配置処理システム - Google Patents
半導体集積回路の自動配置処理システムInfo
- Publication number
- JPH05235164A JPH05235164A JP3315885A JP31588591A JPH05235164A JP H05235164 A JPH05235164 A JP H05235164A JP 3315885 A JP3315885 A JP 3315885A JP 31588591 A JP31588591 A JP 31588591A JP H05235164 A JPH05235164 A JP H05235164A
- Authority
- JP
- Japan
- Prior art keywords
- block
- bonding pad
- interface
- wiring
- placement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【構成】計算機１０は集積回路の設計に際し、自動配置
配線処理をする。入力データ１１は回路接続の情報で接
続とボンディングパットブロックの接続情報をもつ。規
則情報１２は、配置可能位置、配線幅の指定等の情報。
インタフェースブロック配置処理部１４は、パットブロ
ック処理部１３の結果を元にインタフェイスブロック配
線処理部１５で接続を行う。内部ブロック配置部１６
は、インタフェースブロック配置位置処理部１４の結果
を共に内部ブロックの配置が最適になるよう配置、ブロ
ック間配線処理部１７により内部ブロック相互と内部ブ
ロックとインタフェースブロック間の接続がされ、最後
に自動配置配線処理結果１８が出力され処理が完了す
る。 【効果】ボンディンクとインタフェースブロックとの配
置配線を最適にでき、ボンディングパットとインタフェ
ース間の内部ブロック配線に比べ最適に結線、回路のチ
ップダイサイズを最小化できる。
配線処理をする。入力データ１１は回路接続の情報で接
続とボンディングパットブロックの接続情報をもつ。規
則情報１２は、配置可能位置、配線幅の指定等の情報。
インタフェースブロック配置処理部１４は、パットブロ
ック処理部１３の結果を元にインタフェイスブロック配
線処理部１５で接続を行う。内部ブロック配置部１６
は、インタフェースブロック配置位置処理部１４の結果
を共に内部ブロックの配置が最適になるよう配置、ブロ
ック間配線処理部１７により内部ブロック相互と内部ブ
ロックとインタフェースブロック間の接続がされ、最後
に自動配置配線処理結果１８が出力され処理が完了す
る。 【効果】ボンディンクとインタフェースブロックとの配
置配線を最適にでき、ボンディングパットとインタフェ
ース間の内部ブロック配線に比べ最適に結線、回路のチ
ップダイサイズを最小化できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の配線
設計における自動レイアウト処理システムに関し、特に
スタンダードセル方式の自動配置配線処理システムに関
する。
設計における自動レイアウト処理システムに関し、特に
スタンダードセル方式の自動配置配線処理システムに関
する。
【０００２】
【従来の技術】従来、この種の半導体集積回路装置の配
置配線処理システムとしては、図５に示すように、事前
に配線処理部１５ａによりボンディングパットとインタ
ーフェース回路構成部をひとまとめにしてインターフェ
ースブロックを構成してインターフェースブロックの配
置を行う事により同時にボンディングパットも配置され
る様に入力情報を構成したおき、自動配置配線処理シス
テムとしては、インターフェース配置処理部１４ａによ
りインターフェースブロックの配置を行い、内部ブロッ
ク配置処理部１６ａにより内部ブロックの配置を行い、
配線処理部１７ａにより内部ブロックとインターフェー
スブロック及び配線処理部１６ａにより内部ブロック相
互の配線のみを行う処理方式が主であった。
置配線処理システムとしては、図５に示すように、事前
に配線処理部１５ａによりボンディングパットとインタ
ーフェース回路構成部をひとまとめにしてインターフェ
ースブロックを構成してインターフェースブロックの配
置を行う事により同時にボンディングパットも配置され
る様に入力情報を構成したおき、自動配置配線処理シス
テムとしては、インターフェース配置処理部１４ａによ
りインターフェースブロックの配置を行い、内部ブロッ
ク配置処理部１６ａにより内部ブロックの配置を行い、
配線処理部１７ａにより内部ブロックとインターフェー
スブロック及び配線処理部１６ａにより内部ブロック相
互の配線のみを行う処理方式が主であった。
【０００３】この方式の場合、図６に示すように、チッ
プ２１内においてボンディングパットブロック２４とイ
ンターフェースブロック２５とが配線領域２３内に設け
られているが、インターフェースブロック２５がボンデ
ィングパットとインターフェース回路構成部をひとまと
めにして作られているために、通常縦長の大きなブロッ
クとなってしまう。そのため処理結果の半導体集積回路
装置では、図６に示すように、チップ２１の四隅に空領
域２６が発生し、チップのダイサイズが大きくなってし
まうという問題点がある。
プ２１内においてボンディングパットブロック２４とイ
ンターフェースブロック２５とが配線領域２３内に設け
られているが、インターフェースブロック２５がボンデ
ィングパットとインターフェース回路構成部をひとまと
めにして作られているために、通常縦長の大きなブロッ
クとなってしまう。そのため処理結果の半導体集積回路
装置では、図６に示すように、チップ２１の四隅に空領
域２６が発生し、チップのダイサイズが大きくなってし
まうという問題点がある。
【０００４】近年、この問題点を解決するために、イン
ターフェース回路を構成するインターフェースブロック
２５とボンディングパットを構成するボンディングパッ
トブロック２４とを分離して、図５と同様の処理手法に
て、インターフェースブロック及び内部ブロックを配置
配線処理した後に、インターフェースブロックとボンデ
ィングパットブロックを結線する処理システムがある。
ターフェース回路を構成するインターフェースブロック
２５とボンディングパットを構成するボンディングパッ
トブロック２４とを分離して、図５と同様の処理手法に
て、インターフェースブロック及び内部ブロックを配置
配線処理した後に、インターフェースブロックとボンデ
ィングパットブロックを結線する処理システムがある。
【０００５】
【発明が解決しようとする課題】この従来の配置配線処
理システムでは、図７に示すように、ボンディングパッ
トブロック２４とインターフェースブロック２５の配置
位置関係が最適化されていないため、ボンディングパッ
トブロック２４とインターフェースブロック２５の配線
が２７〜２９が冗長になり、配線領域３０が大きくなり
半導体集積回路装置のチップのタイサイズが増大してし
まうという問題点がある。
理システムでは、図７に示すように、ボンディングパッ
トブロック２４とインターフェースブロック２５の配置
位置関係が最適化されていないため、ボンディングパッ
トブロック２４とインターフェースブロック２５の配線
が２７〜２９が冗長になり、配線領域３０が大きくなり
半導体集積回路装置のチップのタイサイズが増大してし
まうという問題点がある。
【０００６】特に、ボンディングパットとインターフェ
ース回路との間は、内部論理構成部分と比較して大電流
を流す必要があるため配線幅を太くする必要があり、現
状の技術レベルでは、数十μｍ以上の配線幅を取ってい
る。この場合、図７に示す配線の様に３本の配線２７〜
２９が平行に設けられた場合、ボンディングパットブロ
ック２４とインターフェースブロック２５との間の配線
領域を数百μｍ近くとらなくてはならない事となる。
ース回路との間は、内部論理構成部分と比較して大電流
を流す必要があるため配線幅を太くする必要があり、現
状の技術レベルでは、数十μｍ以上の配線幅を取ってい
る。この場合、図７に示す配線の様に３本の配線２７〜
２９が平行に設けられた場合、ボンディングパットブロ
ック２４とインターフェースブロック２５との間の配線
領域を数百μｍ近くとらなくてはならない事となる。
【０００７】本発明の目的は、このような問題を解決
し、配線領域を少くすると共に、チップサイズを小さく
できるようにした半導体集積回路の自動配置処理システ
ムを提供することにある。
し、配線領域を少くすると共に、チップサイズを小さく
できるようにした半導体集積回路の自動配置処理システ
ムを提供することにある。
【０００８】
【課題を解決するための手段】本発明の構成は、計算機
により半導体集積回路の配線設計の際にスタンダードセ
ル方式による自動配置処理を行い、前記半導体集積回路
チップの最内側に配置され回路を形成する内部ブロック
と、半導体集積回路の外部信号の入出力をボンディング
パットを介して行うインターフェースブロックと、前記
ボンディングパット自身が配置配線処理の対象となるボ
ンディングパットの配置を行う処理手段と、前記ボンデ
ィングパットブロックの配置位置から前記インターフェ
ースブロックの配置位置を設定するインターフェースブ
ロック配置手段と、前記ボンディングパットと前記イン
ターフェースブロックとを配線するブロック間配線処理
手段と、前記インターフェースブロック配置位置から前
記内部ブロックの配置位置を設定する内部ブロック配置
手段と、前記内部ブロック相互あるいは前記内部ブロッ
クとインターフェースブロックとの配線を実行する配線
実行手段とを有することを特徴とする。
により半導体集積回路の配線設計の際にスタンダードセ
ル方式による自動配置処理を行い、前記半導体集積回路
チップの最内側に配置され回路を形成する内部ブロック
と、半導体集積回路の外部信号の入出力をボンディング
パットを介して行うインターフェースブロックと、前記
ボンディングパット自身が配置配線処理の対象となるボ
ンディングパットの配置を行う処理手段と、前記ボンデ
ィングパットブロックの配置位置から前記インターフェ
ースブロックの配置位置を設定するインターフェースブ
ロック配置手段と、前記ボンディングパットと前記イン
ターフェースブロックとを配線するブロック間配線処理
手段と、前記インターフェースブロック配置位置から前
記内部ブロックの配置位置を設定する内部ブロック配置
手段と、前記内部ブロック相互あるいは前記内部ブロッ
クとインターフェースブロックとの配線を実行する配線
実行手段とを有することを特徴とする。
【０００９】本発明において、インターフェースブロッ
ク配置手段が、外部より入力されたボンディングパット
ブロックの配置位置及びボンディングパットブロックと
インターフェースブロックの結線情報に従ってインター
フェースブロックの配置位置を決定する手段とすること
もできる。
ク配置手段が、外部より入力されたボンディングパット
ブロックの配置位置及びボンディングパットブロックと
インターフェースブロックの結線情報に従ってインター
フェースブロックの配置位置を決定する手段とすること
もできる。
【００１０】
【実施例】図１は本発明の一実施例のシステム構成を示
すブロック図である。図において、計算機システム１０
は半導体集積回路の設計に際して、自動配置配線処理を
するシステムである。この処理システム１０への入力デ
ータ１１は半導体集積回路装置の回路接続の情報であ
り、本実施例の場合、内部ブロックとインターフェース
ブロックの接続情報とともに、ボンディングパットブロ
ックの接続情報をもっている。
すブロック図である。図において、計算機システム１０
は半導体集積回路の設計に際して、自動配置配線処理を
するシステムである。この処理システム１０への入力デ
ータ１１は半導体集積回路装置の回路接続の情報であ
り、本実施例の場合、内部ブロックとインターフェース
ブロックの接続情報とともに、ボンディングパットブロ
ックの接続情報をもっている。
【００１１】また、自動配置配線処理に先立って必要と
なる規則情報１２は、各ブロックの配置可能位置、及び
形状や端子の情報、配線幅の指定等を行う情報である。
パットブロック配置処理部１３は、入力データ１１から
規則情報１２の制約条件を満足する場所を選択して、ボ
ンディングパットブロックの配置位置を決定する。
なる規則情報１２は、各ブロックの配置可能位置、及び
形状や端子の情報、配線幅の指定等を行う情報である。
パットブロック配置処理部１３は、入力データ１１から
規則情報１２の制約条件を満足する場所を選択して、ボ
ンディングパットブロックの配置位置を決定する。
【００１２】次に、インターフェースブロック配置処理
部１４は、パットブロック処理部１３の結果を元に、イ
ンターフェースブロックの配置位置を決定し、ボンディ
ングパットブロック−インターフェースブロック配線処
理部１５にて、接続を行う。次の内部ブロック配置処理
部１６はインターフェースブロック配置処理部１４の結
果を共に内部ブロックの配置が最適になる様に配置し、
ブロック間配線処理部１７によって内部ブロック相互及
び内部ブロックとインターフェースブロック間の接続が
され、最後に、自動配置配線処理結果１８が出力させ処
理が完了する。
部１４は、パットブロック処理部１３の結果を元に、イ
ンターフェースブロックの配置位置を決定し、ボンディ
ングパットブロック−インターフェースブロック配線処
理部１５にて、接続を行う。次の内部ブロック配置処理
部１６はインターフェースブロック配置処理部１４の結
果を共に内部ブロックの配置が最適になる様に配置し、
ブロック間配線処理部１７によって内部ブロック相互及
び内部ブロックとインターフェースブロック間の接続が
され、最後に、自動配置配線処理結果１８が出力させ処
理が完了する。
【００１３】次に、インターフェースブロック配置処理
部１４の処理の一例を詳細に説明する。この処理部１４
は、ボンディングパットブロック配置処理部１３にて決
定されたボンディングパットブロック配置位置と、回路
接続情報１１に記述されている各ボンディングパットブ
ロックに結線されるべきインターフェースブロックの接
続情報と、設計ルール情報１２に記述されているインタ
ーフェースブロックの形状及び半導体集積回路装置のチ
ップ上のインターフェースブロック配置可能領域の情報
を受けとってインターフェースブロックの配置位置を決
定する。
部１４の処理の一例を詳細に説明する。この処理部１４
は、ボンディングパットブロック配置処理部１３にて決
定されたボンディングパットブロック配置位置と、回路
接続情報１１に記述されている各ボンディングパットブ
ロックに結線されるべきインターフェースブロックの接
続情報と、設計ルール情報１２に記述されているインタ
ーフェースブロックの形状及び半導体集積回路装置のチ
ップ上のインターフェースブロック配置可能領域の情報
を受けとってインターフェースブロックの配置位置を決
定する。
【００１４】この処理方法の一例としては、図２に示す
様に、ボンディグパットブロック、インターフェースブ
ロックともに、各辺ごとにＡ１〜Ａｎのように一列に配
置されることを前提とした次のような処理方法となる。 （１）ボンディングパットブロックの配置されている辺
にインターフェースブロックを割当ている。
様に、ボンディグパットブロック、インターフェースブ
ロックともに、各辺ごとにＡ１〜Ａｎのように一列に配
置されることを前提とした次のような処理方法となる。 （１）ボンディングパットブロックの配置されている辺
にインターフェースブロックを割当ている。
【００１５】この処理は、図２の半導体集積回路装置の
チップの配置図に示した様に、上下左右にＡ，Ｂ，Ｃ，
Ｄと名称付けし、各辺に並ぶボンディングパットブロッ
クに順番に、Ａ１，Ａ２，…，Ａｎの様に名称付けして
おき、接続情報に従ってインターフェースブロックに
〔インターフェースブロック名称（Ａｎ）〕の様なラベ
ル付けを行う。 （２）処理（１）によってチップ各辺に割当てられたイ
ンターフェースブロックが対応する辺に配置可能である
かを評価し、配置不可能であれば後述の処理（４）を行
う。こと処理は各辺ごとに順次実行され、四辺ともに配
置可能となるまで、次の処理（３）と共に繰返し実行さ
れる。全辺が配置可能となれば、処理（４）に移る。 （３）一番左（または右）のボンディングパットブロッ
クに接続されるべきインターフェースブロックを左（ま
たは右）隣りの辺に移動させる。この処理は、左右交互
に実行され、例えば図２のＡ辺の場合、Ａ１をＤ辺に移
動させ、Ａ２〜ＡｎがＡ辺に配置可能が否かを評価し、
不可能なときは次に、ＡｎをＢ辺に移動させる。この処
理は、対象にした辺が配置可能になれば処理を処理
（２）に戻す。 （４）各辺ごとに対応するボンディングパットブロック
２４の近傍にインターフェースブロック２５を配置す
る。
チップの配置図に示した様に、上下左右にＡ，Ｂ，Ｃ，
Ｄと名称付けし、各辺に並ぶボンディングパットブロッ
クに順番に、Ａ１，Ａ２，…，Ａｎの様に名称付けして
おき、接続情報に従ってインターフェースブロックに
〔インターフェースブロック名称（Ａｎ）〕の様なラベ
ル付けを行う。 （２）処理（１）によってチップ各辺に割当てられたイ
ンターフェースブロックが対応する辺に配置可能である
かを評価し、配置不可能であれば後述の処理（４）を行
う。こと処理は各辺ごとに順次実行され、四辺ともに配
置可能となるまで、次の処理（３）と共に繰返し実行さ
れる。全辺が配置可能となれば、処理（４）に移る。 （３）一番左（または右）のボンディングパットブロッ
クに接続されるべきインターフェースブロックを左（ま
たは右）隣りの辺に移動させる。この処理は、左右交互
に実行され、例えば図２のＡ辺の場合、Ａ１をＤ辺に移
動させ、Ａ２〜ＡｎがＡ辺に配置可能が否かを評価し、
不可能なときは次に、ＡｎをＢ辺に移動させる。この処
理は、対象にした辺が配置可能になれば処理を処理
（２）に戻す。 （４）各辺ごとに対応するボンディングパットブロック
２４の近傍にインターフェースブロック２５を配置す
る。
【００１６】以上の様な処理により最適な配置位置を決
定し、以後の処理では、インターフェースブロックの配
置位置は前提条件として、（移動させないで）処理す
る。
定し、以後の処理では、インターフェースブロックの配
置位置は前提条件として、（移動させないで）処理す
る。
【００１７】図３は本実施例により設計された半導体集
積回路チップ２１のチップ配置図である。チップ２１の
内部ブロック境界２３より外側に、相互接続されたボン
ディングパットブロック２４とインターフェースブロッ
ク２５とが配置され、ボンディングパット境界２２より
外側にボンディグパット２４が配置されている。
積回路チップ２１のチップ配置図である。チップ２１の
内部ブロック境界２３より外側に、相互接続されたボン
ディングパットブロック２４とインターフェースブロッ
ク２５とが配置され、ボンディングパット境界２２より
外側にボンディグパット２４が配置されている。
【００１８】本実施例の半導体集積回路の配置配線処理
方式によれば、ボンディングパットブロックとインター
フェーブロックの配置位置関係が最適に決定され得るの
で、この部分の配線領域が最小となる。反面、インター
フェースブロックがボンディングパットブロックとの関
係で最適化されているため、若干大きくなる可能性はあ
る。しかし、インターフェースブロック間の配線幅が数
十μｍ以上あり、インターフェーブロックと内部ブロッ
ク間の配線幅が数μｍ以下であることを考慮すると、半
導体集積回路装置のチップ全体のダイサイズを小さくす
るためには、インターフェースブロックと、ボンディン
グパットとの間の配線長を最小化する方が効果が高いこ
とがわかる。
方式によれば、ボンディングパットブロックとインター
フェーブロックの配置位置関係が最適に決定され得るの
で、この部分の配線領域が最小となる。反面、インター
フェースブロックがボンディングパットブロックとの関
係で最適化されているため、若干大きくなる可能性はあ
る。しかし、インターフェースブロック間の配線幅が数
十μｍ以上あり、インターフェーブロックと内部ブロッ
ク間の配線幅が数μｍ以下であることを考慮すると、半
導体集積回路装置のチップ全体のダイサイズを小さくす
るためには、インターフェースブロックと、ボンディン
グパットとの間の配線長を最小化する方が効果が高いこ
とがわかる。
【００１９】この様にこの配線処理方法によれば、半導
体集積回路装置のチップのダイサイズ小形化により効果
のあるインターフェースブロックとパットブロック間の
配線の最小化をすることにより、全体のチップサイズの
最小化が可能となる。
体集積回路装置のチップのダイサイズ小形化により効果
のあるインターフェースブロックとパットブロック間の
配線の最小化をすることにより、全体のチップサイズの
最小化が可能となる。
【００２０】図４は本発明の第２の実施例のシステム構
成を示ずブロック図である。本実施例では、図１に対し
て半導体集積回路装置のピン配置情報１９が追加されて
いる。
成を示ずブロック図である。本実施例では、図１に対し
て半導体集積回路装置のピン配置情報１９が追加されて
いる。
【００２１】実際の半導体集積回路装置の設計において
は、事前にピンの配置条件やパッケージが決定している
場合が多く、この場合、リードフレームによってピンと
接続されるボンディングパットもピン配置に従って配置
される必要がある。
は、事前にピンの配置条件やパッケージが決定している
場合が多く、この場合、リードフレームによってピンと
接続されるボンディングパットもピン配置に従って配置
される必要がある。
【００２２】本実施例は、そのため、設計ルール条件１
２にはさらに、特定のパッケージに対する、ピン番号と
ボンディグパット位置の条件が追加される。このように
して、本実施例の処理方法では、回路接続情報１１、設
計ルール情報１２、Ｉ／Ｏピン情報１９により決定され
るボンディングパットブロックの配置位置をもとにイン
ターフェースブロック配置処理１４から処理を始める形
式となっている。
２にはさらに、特定のパッケージに対する、ピン番号と
ボンディグパット位置の条件が追加される。このように
して、本実施例の処理方法では、回路接続情報１１、設
計ルール情報１２、Ｉ／Ｏピン情報１９により決定され
るボンディングパットブロックの配置位置をもとにイン
ターフェースブロック配置処理１４から処理を始める形
式となっている。
【００２３】
【発明の効果】以上説明したように本発明は、ボンディ
ングパットブロックとインターフェースブロックの配置
配線を最適にできるので、ボンディングパットブロック
とインターフェースブロック間の内部ブロックの配線に
比べて幅の太い配線が最適に結線され、半導体集積回路
のチップのダイサイズを最小化することが可能となると
いう効果を有する。
ングパットブロックとインターフェースブロックの配置
配線を最適にできるので、ボンディングパットブロック
とインターフェースブロック間の内部ブロックの配線に
比べて幅の太い配線が最適に結線され、半導体集積回路
のチップのダイサイズを最小化することが可能となると
いう効果を有する。
【図１】本発明の一実施例を説明するブロック図。
【図２】図１を説明する半導体集積回路チップの配置
図。
図。
【図３】図１を説明するチップの部分配置図。
【図４】本発明の第２の実施例を説明するブロック図。
【図５】従来例の配置処理システムを説明するブロック
図。
図。
【図６】図５による配置を説明するチップの部分配置
図。
図。
【図７】従来例による他の配置を説明する部分配置図。
１０ 計算機システム １１ 回路接続情報（入力情報） １２ 設計ルール情報（入力情報） １３ ボンディングパットブロック配置処理部 １４ インターフェースブロック配置処理部 １５ ボンディングパットブロック−インターフェー
スブロック配線処理部 １６ 内部ブロック配置処理部 １７ 内部ブロック−インターフェースブロック間配
線処理部 １８ 処理結果（出力情報） １９ Ｉ／Ｏピン情報 ２１ 半導体集積回路装置のチップ ２２ ボンディングパットブロックとインターフェー
スブロックの配置領域の境界 ２３ インターフェースブロックと内部ブロックの配
置領域の境界 ２４ ボンディングパットブロック ２５ インターフェースブロック ２６ チップ上の空領域 ２７，２８，２９ インターフェースブロックとボン
ディングパットブロック間の配線 ３０ 配線領域 Ａ１〜Ａｎ，Ｂ１〜Ｂｎ，Ｃ１〜Ｃｎ，Ｄ１〜Ｄｎ
各辺のボンディングパ
スブロック配線処理部 １６ 内部ブロック配置処理部 １７ 内部ブロック−インターフェースブロック間配
線処理部 １８ 処理結果（出力情報） １９ Ｉ／Ｏピン情報 ２１ 半導体集積回路装置のチップ ２２ ボンディングパットブロックとインターフェー
スブロックの配置領域の境界 ２３ インターフェースブロックと内部ブロックの配
置領域の境界 ２４ ボンディングパットブロック ２５ インターフェースブロック ２６ チップ上の空領域 ２７，２８，２９ インターフェースブロックとボン
ディングパットブロック間の配線 ３０ 配線領域 Ａ１〜Ａｎ，Ｂ１〜Ｂｎ，Ｃ１〜Ｃｎ，Ｄ１〜Ｄｎ
各辺のボンディングパ
Claims (2)
- 【請求項１】 計算機により半導体集積回路の配線設計
の際にスタンダードセル方式による自動配置処理を行
い、前記半導体集積回路チップの最内側に配置され回路
を形成する内部ブロックと、半導体集積回路の外部信号
の入出力をボンディングパットを介して行うインターフ
ェースブロックと、前記ボンディングパット自身が配置
配線処理の対象となるボンディングパットブロックとを
有するチップの自動配置処理システムにおいて、前記ボ
ンディングパットの配置を行う処理手段と、前記ボンデ
ィングパットブロックの配置位置から前記インターフェ
ースブロックの配置位置を決定するインターフェースブ
ロック配置手段と、前記ボンディングパットと前記イン
ターフェースブロックとを配線するブロック間配線処理
手段と、前記インターフェースブロック配置位置から前
記内部ブロックの配置位置を決定する内部ブロック配置
手段と、前記内部ブロック相互あるいは前記内部ブロッ
クとインターフェースブロックとの配線を実行する配線
実行手段とを有することを特徴とする半導体集積回路の
自動配置処理システム。 - 【請求項２】 インターフェースブロック配置手段が、
外部より入力されたボンディングパットの配置位置及び
そのボンディングパットとインターフェースブロックの
結線情報に従ってインターフェースブロックの配置位置
を決定する手段である請求項１記載の半導体集積回路の
自動配置処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315885A JPH05235164A (ja) | 1991-11-29 | 1991-11-29 | 半導体集積回路の自動配置処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315885A JPH05235164A (ja) | 1991-11-29 | 1991-11-29 | 半導体集積回路の自動配置処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235164A true JPH05235164A (ja) | 1993-09-10 |
Family
ID=18070777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3315885A Pending JPH05235164A (ja) | 1991-11-29 | 1991-11-29 | 半導体集積回路の自動配置処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021196573A1 (zh) * | 2020-03-30 | 2021-10-07 | 安徽省东科半导体有限公司 | 芯片设计中填补环的自动布局方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04256338A (ja) * | 1991-02-08 | 1992-09-11 | Nec Corp | 集積回路の自動レイアウト方式 |
| JPH04322372A (ja) * | 1991-04-23 | 1992-11-12 | Mitsubishi Electric Corp | レイアウトパターン作成装置 |
| JPH05210707A (ja) * | 1992-01-31 | 1993-08-20 | Mitsubishi Electric Corp | 半導体装置開発支援方法及び装置 |
-
1991
- 1991-11-29 JP JP3315885A patent/JPH05235164A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04256338A (ja) * | 1991-02-08 | 1992-09-11 | Nec Corp | 集積回路の自動レイアウト方式 |
| JPH04322372A (ja) * | 1991-04-23 | 1992-11-12 | Mitsubishi Electric Corp | レイアウトパターン作成装置 |
| JPH05210707A (ja) * | 1992-01-31 | 1993-08-20 | Mitsubishi Electric Corp | 半導体装置開発支援方法及び装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021196573A1 (zh) * | 2020-03-30 | 2021-10-07 | 安徽省东科半导体有限公司 | 芯片设计中填补环的自动布局方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6075381A (en) | Programmable logic block in an integrated circuit | |
| JPS6344734A (ja) | 半導体装置 | |
| JPH05259287A (ja) | 集積回路の電源配線布設方法 | |
| JPH04328847A (ja) | 集積回路のレイアウトシステム | |
| JP2742735B2 (ja) | 半導体集積回路装置およびそのレイアウト設計方法 | |
| US20020049958A1 (en) | Logical synthesizing apparatus for converting a hardware functional description into gate-level circuit information | |
| JP2004047516A (ja) | 半導体集積回路装置及び半導体集積回路装置のレイアウト方法 | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| JP3412745B2 (ja) | 半導体回路におけるクロック供給装置およびその設計方法 | |
| JPH05235164A (ja) | 半導体集積回路の自動配置処理システム | |
| JPH09181187A (ja) | 集積回路のクロック配線設計法 | |
| JPH04256338A (ja) | 集積回路の自動レイアウト方式 | |
| US6226775B1 (en) | Semiconductor integrated circuit designing method of an interconnection thereof and recording medium in which the method is recorded for empty area | |
| JP2910734B2 (ja) | レイアウト方法 | |
| JPH0547929A (ja) | 自動配置配線方法 | |
| JPH0461359A (ja) | １／０パッドセルの配置方法 | |
| JP3017038B2 (ja) | 半導体集積回路の設計方式 | |
| JP3064925B2 (ja) | レイアウト方法 | |
| JPH05175334A (ja) | 半導体集積回路及びそのレイアウト方法 | |
| JPH06204435A (ja) | 半導体集積回路のクロックツリー設計方法及びそれによる半導体集積回路 | |
| JP2912300B2 (ja) | Ａｓｉｃのレイアウト方法 | |
| JPH0563141A (ja) | 半導体集積回路及びそのレイアウト設計方法 | |
| JPH07240468A (ja) | 半導体装置の信号線の形成方法 | |
| JP2972719B2 (ja) | 半導体集積回路装置及びその配置方法 | |
| JPH0844776A (ja) | 半導体集積回路のクロック配線回路の設計方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981020 |