JPH0461359A - １／０パッドセルの配置方法 - Google Patents
１／０パッドセルの配置方法Info
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- JPH0461359A JPH0461359A JP17356790A JP17356790A JPH0461359A JP H0461359 A JPH0461359 A JP H0461359A JP 17356790 A JP17356790 A JP 17356790A JP 17356790 A JP17356790 A JP 17356790A JP H0461359 A JPH0461359 A JP H0461359A
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- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
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- 239000002699 waste material Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、既存のフレームを再利用して新規のＬＳＩチ
ップを設計製造する際に用いられるＩ／Ｏパッドセルの
配置方法に関するものである。
ップを設計製造する際に用いられるＩ／Ｏパッドセルの
配置方法に関するものである。
第８図は、従来のＬＳＩチップの設計製造の過程を示す
フローチャートである。以下、この第８図を参照して従
来の設計製造過程について説明する。
フローチャートである。以下、この第８図を参照して従
来の設計製造過程について説明する。
まず、ＬＳＩチップの設計仕様において、そのチップの
ビン数を決定する（ステップ３２１）。ビン数を決める
と、次にこのビン数に合ったパンケージを選択する（ス
テップ５２２）。ある特定の機能を実行するための内部
回路を設計した後（ステップ５２３） 、外部信号との
入出力のための１７０バツドセルをこの内部回路の周辺
に、ビン数または面積などを考慮しながら配置して、チ
ップ設計を終了する（ステップ５２４）、１次いで、チ
ップの大きさ、形状及び選択したパンケージに適合する
ように、フレームを新規に設計し直した後（ステップ５
２５） 、パンケージングを行ってＬＳＩチップの設計
製造を完了する。
ビン数を決定する（ステップ３２１）。ビン数を決める
と、次にこのビン数に合ったパンケージを選択する（ス
テップ５２２）。ある特定の機能を実行するための内部
回路を設計した後（ステップ５２３） 、外部信号との
入出力のための１７０バツドセルをこの内部回路の周辺
に、ビン数または面積などを考慮しながら配置して、チ
ップ設計を終了する（ステップ５２４）、１次いで、チ
ップの大きさ、形状及び選択したパンケージに適合する
ように、フレームを新規に設計し直した後（ステップ５
２５） 、パンケージングを行ってＬＳＩチップの設計
製造を完了する。
上述したような設計製造過程にあっては、新しいＬＳＩ
チップを設計する毎にそのフレームも新規に設計する必
要があり、設計時間またはコストの点において無駄が多
い上いう問題点があった。
チップを設計する毎にそのフレームも新規に設計する必
要があり、設計時間またはコストの点において無駄が多
い上いう問題点があった。
本発明はかかる事情に鑑みてなさねたものであり、既存
のフレームに適合させてＩ／Ｏバッドセルを配置するこ
とが可能であり、従来のようにＬＳＩチップの設計の度
にフレームを新規に設計し直す必要がなく、ＬＳＩチッ
プの設計時間及び設計コストを大幅に低減できるＩ／Ｏ
バッドセルの配置方法を捷供することを目的とする。
のフレームに適合させてＩ／Ｏバッドセルを配置するこ
とが可能であり、従来のようにＬＳＩチップの設計の度
にフレームを新規に設計し直す必要がなく、ＬＳＩチッ
プの設計時間及び設計コストを大幅に低減できるＩ／Ｏ
バッドセルの配置方法を捷供することを目的とする。
本発明に係るＩ／Ｏバンドセルの配置方法は、既存のフ
レームの各インナーリードからのワイヤリングが可能で
あるような領域をＬＳＩチップにおいて求め、この領域
にＩ／Ｏパッドセルを仮配置し、Ｉ／Ｏバッドセルの位
置及び各１／Ｏバツドセルへのワイヤリングが所定の条
件を満たすように、仮配置したＩ／Ｏパッドセルを領域
内で移動させてＴ／Ｏパ、７Ｆセルの最終的な配置位置
を決定することを特徴とする７ （作用〕 本発明のＩ／Ｏバンドセルの配置方法にあっては、この
ようにして、既存のフレームに合せてＩ／Ｏバッドセル
の設置領域が設定された後、隣合う Ｉ／Ｏバッドセル
間の短絡及びワイヤリング同士の短絡が発生しないよう
にＩ／Ｏパッドセルの配置位置が決定される。
レームの各インナーリードからのワイヤリングが可能で
あるような領域をＬＳＩチップにおいて求め、この領域
にＩ／Ｏパッドセルを仮配置し、Ｉ／Ｏバッドセルの位
置及び各１／Ｏバツドセルへのワイヤリングが所定の条
件を満たすように、仮配置したＩ／Ｏパッドセルを領域
内で移動させてＴ／Ｏパ、７Ｆセルの最終的な配置位置
を決定することを特徴とする７ （作用〕 本発明のＩ／Ｏバンドセルの配置方法にあっては、この
ようにして、既存のフレームに合せてＩ／Ｏバッドセル
の設置領域が設定された後、隣合う Ｉ／Ｏバッドセル
間の短絡及びワイヤリング同士の短絡が発生しないよう
にＩ／Ｏパッドセルの配置位置が決定される。
以下、本発明をその実施例を示す図面に基づいて具体的
に説明する。
に説明する。
第１図はＬＳＩチップのＩ／Ｏパフドセルと既存のフレ
ームのインナーリードとをワイヤボンディングした状態
を示す平面図である。図中５は、ある特定の機能を実行
する内部回路６が中央に形成されるＬＳＩチップを示す
。ＬＳＩチップ５の周縁部には内部回路を取り囲む態様
にて複数個のＴ／Ｏバツドセル１が設けられており、Ｌ
ＳＩチップ５の周縁はダイパッド３にて被覆されている
。ＬＳＩチップ５から適長離晴させた、各１／Ｏバツド
セル１に対向する位置には、既存のフレーム（図示せず
）の複数本のインナーリード２が配置されている。そし
て、対応する各インナーリード２と各１／Ｏバツドセル
１とはワイヤ４によりワイヤボンディングされている。
ームのインナーリードとをワイヤボンディングした状態
を示す平面図である。図中５は、ある特定の機能を実行
する内部回路６が中央に形成されるＬＳＩチップを示す
。ＬＳＩチップ５の周縁部には内部回路を取り囲む態様
にて複数個のＴ／Ｏバツドセル１が設けられており、Ｌ
ＳＩチップ５の周縁はダイパッド３にて被覆されている
。ＬＳＩチップ５から適長離晴させた、各１／Ｏバツド
セル１に対向する位置には、既存のフレーム（図示せず
）の複数本のインナーリード２が配置されている。そし
て、対応する各インナーリード２と各１／Ｏバツドセル
１とはワイヤ４によりワイヤボンディングされている。
第２図は、本発明を利用して１、Ｓｌチップを設計製造
する過程を示すフローチャートであり、以下、このＬＳ
Ｉチップの設計製造過程について第２図を参照して説明
する。
する過程を示すフローチャートであり、以下、このＬＳ
Ｉチップの設計製造過程について第２図を参照して説明
する。
まず、ＬＳＩチップの設計仕様において、ピン数を決定
する（ステップ５１１）。次に決定したピン数に応じて
、ピン数が適合する範囲内にてパッケージを選択した後
（ステップ５１２）、ある特定の機能を実行するための
内部回路を設計する（ステップ５１３）。次いで、選択
したバフケージに合セで使用する既存のフレームを選択
する（ステップ５１４）。１つのパッケージに対して通
常複数の既存のフレームが存在するが、本発明ではこれ
らの既存のフレームから、チップの大きさ及び形状を考
慮して最適な既存のフレームを１個または複数個選択す
る。そして、パッケージの形状及びピン数の制限を満た
、しながら、 Ｉ／Ｏパッドセルｌの配置位置を決定す
る（ステップ３１５〜５１９）。
する（ステップ５１１）。次に決定したピン数に応じて
、ピン数が適合する範囲内にてパッケージを選択した後
（ステップ５１２）、ある特定の機能を実行するための
内部回路を設計する（ステップ５１３）。次いで、選択
したバフケージに合セで使用する既存のフレームを選択
する（ステップ５１４）。１つのパッケージに対して通
常複数の既存のフレームが存在するが、本発明ではこれ
らの既存のフレームから、チップの大きさ及び形状を考
慮して最適な既存のフレームを１個または複数個選択す
る。そして、パッケージの形状及びピン数の制限を満た
、しながら、 Ｉ／Ｏパッドセルｌの配置位置を決定す
る（ステップ３１５〜５１９）。
以下、本発明の要旨である１／Ｏパ、ドセルの配置手順
について説明する。なお、以下の説明では１個の最適な
既存のフレームを選択したとする。
について説明する。なお、以下の説明では１個の最適な
既存のフレームを選択したとする。
第３図〜第６図はこの手順を説明するための第１図の部
分拡大図である。
分拡大図である。
フレームを選択した後のステップＳ１５の動作内容につ
いて説明する。まず、選択したフレームの各インナーリ
ード２に対してどのようなＴ／Ｏバツドセル１を対応さ
せるかという情報を、使用可能なすべてのＴ／Ｏバツド
セル１を予め格納しであるライブラリの中から任意に選
んで指定する。この際、各インナーリード２に対応する
Ｉ／ＯパッドセルｌをＬＳＩチップ５上の任意の位置に
配置できるわけではなく、アセンブリの設計基準により
その配置位置は限定される。ここでのアセンブリの設計
基準は、例えば以下に示す３点である。
いて説明する。まず、選択したフレームの各インナーリ
ード２に対してどのようなＴ／Ｏバツドセル１を対応さ
せるかという情報を、使用可能なすべてのＴ／Ｏバツド
セル１を予め格納しであるライブラリの中から任意に選
んで指定する。この際、各インナーリード２に対応する
Ｉ／ＯパッドセルｌをＬＳＩチップ５上の任意の位置に
配置できるわけではなく、アセンブリの設計基準により
その配置位置は限定される。ここでのアセンブリの設計
基準は、例えば以下に示す３点である。
■ワイヤ４のたるみによる短絡を防止するためのワイヤ
リングの長さの上限（第３図における距離１） ■ワイヤ４の断線等を防止するためのインナーリード２
の両端とワイヤ４との間隔の下限（第３図における距離
ｄ＋） ■ＬＳＩチップ５． Ｉ／Ｏパッドセル１間の短絡を
防止するためのＬＳＩチップ５０辺縁とＩ／Ｏバッドセ
ルｌとの間隔の下限（第３図における距Ｂｄｔ＞各イン
ナーリード２に対して以上の３点の条件を満足する領域
を算出して、この領域（第３図にハンチングを付した領
域Ａ）をＩ／Ｏパッドセル１の配置可能領域とする。
リングの長さの上限（第３図における距離１） ■ワイヤ４の断線等を防止するためのインナーリード２
の両端とワイヤ４との間隔の下限（第３図における距離
ｄ＋） ■ＬＳＩチップ５． Ｉ／Ｏパッドセル１間の短絡を
防止するためのＬＳＩチップ５０辺縁とＩ／Ｏバッドセ
ルｌとの間隔の下限（第３図における距Ｂｄｔ＞各イン
ナーリード２に対して以上の３点の条件を満足する領域
を算出して、この領域（第３図にハンチングを付した領
域Ａ）をＩ／Ｏパッドセル１の配置可能領域とする。
次いで、夫々の配置可能領域Ａ内に各Ｉ／Ｏパッドセル
１を仮配置し、その後下記の（１）〜（２）の条件を満
足するように配置可能領域Ａ内において各１／Ｏバツド
セル１を移動させ、２条件を満足する任意の位置に各１
／Ｏバンドセル１を配置する（ステップＳ１６〜５１９
）。
１を仮配置し、その後下記の（１）〜（２）の条件を満
足するように配置可能領域Ａ内において各１／Ｏバツド
セル１を移動させ、２条件を満足する任意の位置に各１
／Ｏバンドセル１を配置する（ステップＳ１６〜５１９
）。
（１１隣合う Ｉ／Ｏバッドセル１同士の短絡を防止す
るために、各１／Ｏパツドセル１は、隣合う Ｉ／Ｏパ
ッドセル１からアセンブリの設計基準にて定められる最
小間隔（第４図における距１ｉ１ｄ）以上の距離を隔て
て配置しなければならない。
るために、各１／Ｏパツドセル１は、隣合う Ｉ／Ｏパ
ッドセル１からアセンブリの設計基準にて定められる最
小間隔（第４図における距１ｉ１ｄ）以上の距離を隔て
て配置しなければならない。
（２）各Ｉ／Ｏパッドセル１にボンディングされるワイ
ヤ４は、他のＩ／ＯバッドセルＩにボンディングされる
ワイヤ４から一定の間隔を保っていなければならない。
ヤ４は、他のＩ／ＯバッドセルＩにボンディングされる
ワイヤ４から一定の間隔を保っていなければならない。
そして、条件（１）を満足していない隣合った２個のＩ
／Ｏパッドセル１がある場合には（ステップ８１６：Ｙ
ＥＳ）、両者の間隔を広げるように、一方または両方の
Ｉ／Ｏパッドセル１を、ＬＳＩチップ５の辺縁に平行な
方向く第５図における矢符方向）に移動させる（ステッ
プ５１７）。なお、この際条件（１１を満たすように、
また配置可能領域Ａから出ないようにＩ／Ｏバンドセル
１を移動させる必要がある。
／Ｏパッドセル１がある場合には（ステップ８１６：Ｙ
ＥＳ）、両者の間隔を広げるように、一方または両方の
Ｉ／Ｏパッドセル１を、ＬＳＩチップ５の辺縁に平行な
方向く第５図における矢符方向）に移動させる（ステッ
プ５１７）。なお、この際条件（１１を満たすように、
また配置可能領域Ａから出ないようにＩ／Ｏバンドセル
１を移動させる必要がある。
すべてのＩ／Ｏバフドセル１について条件（１）が満足
すると（ステップ３１６：Ｎｏ）、ステップ３１Ｂへ進
む、そして、条件（２）を満足していない部分がある場
合には（ステップ３１８：ＹＥＳ） 、その部分の両端
の１７０パッドセル１，１が遠ざかるように、一方また
は両方のＩ／Ｏパッドセル１を、ＬＳＩチップ５の辺縁
に垂直な方向（第６図における矢符方向）に移動させる
（ステップ５１９）。なお、この際条件（２）を満たす
ように、また配置可能領域Ａから出ないようにＩ／Ｏバ
ッドセル１を移動させる必要がある。
すると（ステップ３１６：Ｎｏ）、ステップ３１Ｂへ進
む、そして、条件（２）を満足していない部分がある場
合には（ステップ３１８：ＹＥＳ） 、その部分の両端
の１７０パッドセル１，１が遠ざかるように、一方また
は両方のＩ／Ｏパッドセル１を、ＬＳＩチップ５の辺縁
に垂直な方向（第６図における矢符方向）に移動させる
（ステップ５１９）。なお、この際条件（２）を満たす
ように、また配置可能領域Ａから出ないようにＩ／Ｏバ
ッドセル１を移動させる必要がある。
以上のようにして、各１／Ｏバツドセル１の配置を完了
する。本発明のＩ／Ｏパッドセル１の配置方法では、前
記■〜■、 （１）、 （２）の各条件を満たすように
各１／Ｏパツドセル１を配置するので、既存のフレーム
を使用した場合にあっても、短絡を完全に防止したＬＳ
Ｉを設計製造することが可能である。
する。本発明のＩ／Ｏパッドセル１の配置方法では、前
記■〜■、 （１）、 （２）の各条件を満たすように
各１／Ｏパツドセル１を配置するので、既存のフレーム
を使用した場合にあっても、短絡を完全に防止したＬＳ
Ｉを設計製造することが可能である。
ところで、平行移動により前記＋１１． （２１の各条
件を満足し得ない場合には、Ｉ／Ｏパッドセル１を回転
させてその方向を変えたり、チップの大きさを増減させ
たり、フレームを変更したりするようにしても良い。
件を満足し得ない場合には、Ｉ／Ｏパッドセル１を回転
させてその方向を変えたり、チップの大きさを増減させ
たり、フレームを変更したりするようにしても良い。
また、予め特定のＩ／Ｏバフドセル１の方向または絶対
位置を指定しておいても、本発明を適用することは可能
である。
位置を指定しておいても、本発明を適用することは可能
である。
なお、上述の実施例では１個のフレームを選択した例に
ついて説明したが、複数個のフレームを同時に利用する
こととしても良い。このような場合には、夫々のフレー
ムのインナーリードに対する！／Ｏパッドセルの配置可
能領域（第７図における実線内の領域Ｂ及び破線内の領
域Ｃ）を算出し、その共通領域（第７図におけるハンチ
ングを付した領域Ａ）をＩ／Ｏパフドセル１の配置可能
領域とするようにすれば良い。
ついて説明したが、複数個のフレームを同時に利用する
こととしても良い。このような場合には、夫々のフレー
ムのインナーリードに対する！／Ｏパッドセルの配置可
能領域（第７図における実線内の領域Ｂ及び破線内の領
域Ｃ）を算出し、その共通領域（第７図におけるハンチ
ングを付した領域Ａ）をＩ／Ｏパフドセル１の配置可能
領域とするようにすれば良い。
以上詳述したように本発明では、短絡を起こすことなく
既存のフレームに対してＩ／Ｏバッドセルを自動的に配
置することが可能であるので、新規にＬＳＩを設計製造
する際に既存のフレームを使用できる。この結果、従来
のようにチップを設計する度に新規にフレームを設計し
直すことが不要となり、また複数のフレームについてど
ちらにも使用可能なｒ／Ｏバッドセルの配置を実現でき
、設計時間及び設計コストの大幅な低減を図ることが可
能である等、本発明は優れた効果を奏する。
既存のフレームに対してＩ／Ｏバッドセルを自動的に配
置することが可能であるので、新規にＬＳＩを設計製造
する際に既存のフレームを使用できる。この結果、従来
のようにチップを設計する度に新規にフレームを設計し
直すことが不要となり、また複数のフレームについてど
ちらにも使用可能なｒ／Ｏバッドセルの配置を実現でき
、設計時間及び設計コストの大幅な低減を図ることが可
能である等、本発明は優れた効果を奏する。
第１図はＩ／Ｏバッドセルとインナーリードとをワイヤ
ボンディングした状態を示す平面図、第２図は本発明を
利用したＬＳＩの設計製造過程を示すフローチャート、
第３図〜第７図は本発明を説明するための第１図の部分
拡大図、第８図は従来のＬＳＩの設計製造過程を示すフ
ローチャートである。 １・・・Ｉ／Ｏバッドセル ２・・・インナーリード３
・・・ダイパッド ４・・・ワイヤ ５・・・ＬＳＩチ
ップＡ・・・配置可能領域 なお、図中、同一符号は同一、又は相当部分を示す。
ボンディングした状態を示す平面図、第２図は本発明を
利用したＬＳＩの設計製造過程を示すフローチャート、
第３図〜第７図は本発明を説明するための第１図の部分
拡大図、第８図は従来のＬＳＩの設計製造過程を示すフ
ローチャートである。 １・・・Ｉ／Ｏバッドセル ２・・・インナーリード３
・・・ダイパッド ４・・・ワイヤ ５・・・ＬＳＩチ
ップＡ・・・配置可能領域 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）既存のフレームを使用するＬＳＩチップについて
Ｉ／Ｏパッドセルを配置する方法であって、前記ＬＳＩ
チップにおいて、既存のフレームの各インナーリードか
らのワイヤリングが可能である配置可能領域を求める過
程と、 使用するフレームが１種類である場合には この配置可能領域に、使用するフレームが複数種類であ
る場合には各配置可能領域の共通領域に、Ｉ／Ｏパッド
セルを仮配置し、Ｉ／Ｏパッドセルの位置及びＩ／Ｏパ
ッドセルへのワイヤリングが所定の条件を満たすように
、前記配置可能領域内または前記共通領域内におけるＩ
／Ｏパッドセルの配置位置を決定する過程と を有することを特徴とするＩ／Ｏパッドセルの配置方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17356790A JPH0461359A (ja) | 1990-06-29 | 1990-06-29 | １／０パッドセルの配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17356790A JPH0461359A (ja) | 1990-06-29 | 1990-06-29 | １／０パッドセルの配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461359A true JPH0461359A (ja) | 1992-02-27 |
Family
ID=15962953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17356790A Pending JPH0461359A (ja) | 1990-06-29 | 1990-06-29 | １／０パッドセルの配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60166993A (ja) * | 1984-02-10 | 1985-08-30 | 三菱電機株式会社 | 単語音声認識装置 |
| JP2010117962A (ja) * | 2008-11-14 | 2010-05-27 | Fujitsu Microelectronics Ltd | レイアウト設計方法および半導体集積回路 |
-
1990
- 1990-06-29 JP JP17356790A patent/JPH0461359A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60166993A (ja) * | 1984-02-10 | 1985-08-30 | 三菱電機株式会社 | 単語音声認識装置 |
| JP2010117962A (ja) * | 2008-11-14 | 2010-05-27 | Fujitsu Microelectronics Ltd | レイアウト設計方法および半導体集積回路 |
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