JP2002043531A - システムデバイスおよびその製造方法 - Google Patents
システムデバイスおよびその製造方法Info
- Publication number
- JP2002043531A JP2002043531A JP2000230059A JP2000230059A JP2002043531A JP 2002043531 A JP2002043531 A JP 2002043531A JP 2000230059 A JP2000230059 A JP 2000230059A JP 2000230059 A JP2000230059 A JP 2000230059A JP 2002043531 A JP2002043531 A JP 2002043531A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- input
- output
- system device
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1433—Application-specific integrated circuit [ASIC]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】新たにチップの機種展開の変更などが発生した
場合に、機種設計開発にかかる時間と労力を削減するこ
とができる。 【解決手段】１チップマイクロコンピュータチップ３
は、スタックドパッケージに搭載する２チップのうちの
一方チップの端子レイアウト構成として、入出力回路部
とパッド部３１を分離して、入出力回路部をチップ本来
の仕様を有する回路内に含めたレイアウト設計データと
することにより、パッド部３１の自由で最適な個所への
配置を可能にしている。つまり、対象となるチップの端
子配置に対して最初の工程からの全レイアウトの設計を
やり直すことなく、フラッシュメモリチップ２の各入出
力端子２１に対して最短位置となるように、各パッド部
３１を任意に配置することが可能となる。
場合に、機種設計開発にかかる時間と労力を削減するこ
とができる。 【解決手段】１チップマイクロコンピュータチップ３
は、スタックドパッケージに搭載する２チップのうちの
一方チップの端子レイアウト構成として、入出力回路部
とパッド部３１を分離して、入出力回路部をチップ本来
の仕様を有する回路内に含めたレイアウト設計データと
することにより、パッド部３１の自由で最適な個所への
配置を可能にしている。つまり、対象となるチップの端
子配置に対して最初の工程からの全レイアウトの設計を
やり直すことなく、フラッシュメモリチップ２の各入出
力端子２１に対して最短位置となるように、各パッド部
３１を任意に配置することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば１チップマ
イクロコンピュータチップおよびフラッシュメモリチッ
プなどの複数チップをパッケージ内に実装したシステム
デバイスおよびその製造方法に関する。
イクロコンピュータチップおよびフラッシュメモリチッ
プなどの複数チップをパッケージ内に実装したシステム
デバイスおよびその製造方法に関する。
【０００２】
【従来の技術】従来、この種のシステムデバイスは、既
存のマイクロコンピュータと、ロジック部とを組合せた
半導体回路装置で構成されている。この複合デバイスを
設計する場合、例えば特開平３−２３６５８号公報に示
すように、マイクロコンピュータの設計データとロジッ
ク部の設計データとを併せて、１つのチップ内にマイク
ロコンピュータとロジック部とを一体化することが提案
されている。この場合は、ロジック部やマイクロコンピ
ュータ部に変更があった場合には、その都度、初めから
全設計をやり直す必要があり、設計効率が悪った。
存のマイクロコンピュータと、ロジック部とを組合せた
半導体回路装置で構成されている。この複合デバイスを
設計する場合、例えば特開平３−２３６５８号公報に示
すように、マイクロコンピュータの設計データとロジッ
ク部の設計データとを併せて、１つのチップ内にマイク
ロコンピュータとロジック部とを一体化することが提案
されている。この場合は、ロジック部やマイクロコンピ
ュータ部に変更があった場合には、その都度、初めから
全設計をやり直す必要があり、設計効率が悪った。
【０００３】これに対して、例えば上記２つの機能部
（マイクロコンピュータとロジック部）を別々のチップ
として用意しておき、スタックドパッケージ方式を使っ
て１つのシステムデバイスを形成する方法が考えられ
る。
（マイクロコンピュータとロジック部）を別々のチップ
として用意しておき、スタックドパッケージ方式を使っ
て１つのシステムデバイスを形成する方法が考えられ
る。
【０００４】ここで、２チップ構成のシステムデバイス
をスタックドパッケージ技術を用いて形成する場合につ
いて、以下に図３および図４を参照して詳細に説明す
る。
をスタックドパッケージ技術を用いて形成する場合につ
いて、以下に図３および図４を参照して詳細に説明す
る。
【０００５】図３は従来のシステムデバイスの概略的な
レイアウト構成例を示す平面図である。図３において、
システムデバイス２００は、１チップマイクロコンピュ
ータチップ２１０と、その内側で積層されたフラッシュ
メモリチップ２２０とを有している。１チップマイクロ
コンピュータチップ２１０は両端縁に複数個の入出力端
子２１１を有し、フラッシュメモリーチップ２２０も外
周端縁に複数個の入出力端子２２１を有している。双方
の入出力端子２１１，２２１において、共有となる端子
はスタックドパッケージのデザインルールに従って配置
され、アセンブリ時にインナーリード２３０にワイヤに
て接続されるようになっている。
レイアウト構成例を示す平面図である。図３において、
システムデバイス２００は、１チップマイクロコンピュ
ータチップ２１０と、その内側で積層されたフラッシュ
メモリチップ２２０とを有している。１チップマイクロ
コンピュータチップ２１０は両端縁に複数個の入出力端
子２１１を有し、フラッシュメモリーチップ２２０も外
周端縁に複数個の入出力端子２２１を有している。双方
の入出力端子２１１，２２１において、共有となる端子
はスタックドパッケージのデザインルールに従って配置
され、アセンブリ時にインナーリード２３０にワイヤに
て接続されるようになっている。
【０００６】これらの１チップマイクロコンピュータチ
ップ２１０とフラッシュメモリチップ２２０は、スタッ
クドパッケージ化されている。この場合、２つのチップ
のうちフラッシュメモリチップ２２０の端子配置に対し
て、１チップマイクロコンピュータチップ２１０の端子
配置をスタックドパッケージの技術を最大限に活用する
ために、スタックドパッケージ化に伴うデザインルール
に従い端子配置しておき、アセンブリの際に、アドレス
バス信号、データバス信号、制御信号用の双方チップの
入出力端子２１１，２２１のパッド部同士をリードフレ
ームのインナーリード２３０に接続するようになってい
る。
ップ２１０とフラッシュメモリチップ２２０は、スタッ
クドパッケージ化されている。この場合、２つのチップ
のうちフラッシュメモリチップ２２０の端子配置に対し
て、１チップマイクロコンピュータチップ２１０の端子
配置をスタックドパッケージの技術を最大限に活用する
ために、スタックドパッケージ化に伴うデザインルール
に従い端子配置しておき、アセンブリの際に、アドレス
バス信号、データバス信号、制御信号用の双方チップの
入出力端子２１１，２２１のパッド部同士をリードフレ
ームのインナーリード２３０に接続するようになってい
る。
【０００７】図４の（ａ）は従来の入出力端子の回路
図、（ｂ）はそのレイアウト構成図である。図４の
（ａ）において、入出力端子２１１（または２２１）は
入出力回路部２１１ａ（または２２１ａ）とパッド部２
１１ｂ（または２２１ｂ）とで構成されており、入力回
路、出力回路、入出力回路、特有な専用回路と言った入
出力回路部２１１ａ（または２２１ａ）にパッド部２１
１ｂ（または２２１ｂ）が付加された図４の（ｂ）のよ
うなレイアウト構成になっている。
図、（ｂ）はそのレイアウト構成図である。図４の
（ａ）において、入出力端子２１１（または２２１）は
入出力回路部２１１ａ（または２２１ａ）とパッド部２
１１ｂ（または２２１ｂ）とで構成されており、入力回
路、出力回路、入出力回路、特有な専用回路と言った入
出力回路部２１１ａ（または２２１ａ）にパッド部２１
１ｂ（または２２１ｂ）が付加された図４の（ｂ）のよ
うなレイアウト構成になっている。
【０００８】これらの入出力回路部２１１ａ（または２
２１ａ）とパッド部２１１ｂ（または２２１ｂ）は、チ
ップ内部の設計データとは別にレイアウトデータを得る
ことにより、レイアウト設計を行っていた。各チップの
レイアウトデータは、機能ブロック（仕様回路部）と入
出力端子２１１または２２１を一つのレイアウト設計デ
ータとして扱っている。即ち、このようなレイアウト構
成を有したレイアウト設計データを、スタックドパッケ
ージのデザインルールに従い、仕様を満たす端子数に相
当する端子の該当数だけ配置し、最初の工程から機能ブ
ロックも含めて再レイアウトを行う必要が生じる。つま
り、フラッシュメモリチップ２２０の端子配置に対して
１チップマイクロコンピュータチップ２１０側の端子配
置を最適な配置にする場合、従来の端子レイアウト構成
のままのチップの設計データを使おうとすると、最初の
レイアウト工程からの全レイアウト設計が必要になって
しまう。
２１ａ）とパッド部２１１ｂ（または２２１ｂ）は、チ
ップ内部の設計データとは別にレイアウトデータを得る
ことにより、レイアウト設計を行っていた。各チップの
レイアウトデータは、機能ブロック（仕様回路部）と入
出力端子２１１または２２１を一つのレイアウト設計デ
ータとして扱っている。即ち、このようなレイアウト構
成を有したレイアウト設計データを、スタックドパッケ
ージのデザインルールに従い、仕様を満たす端子数に相
当する端子の該当数だけ配置し、最初の工程から機能ブ
ロックも含めて再レイアウトを行う必要が生じる。つま
り、フラッシュメモリチップ２２０の端子配置に対して
１チップマイクロコンピュータチップ２１０側の端子配
置を最適な配置にする場合、従来の端子レイアウト構成
のままのチップの設計データを使おうとすると、最初の
レイアウト工程からの全レイアウト設計が必要になって
しまう。
【０００９】
【発明が解決しようとする課題】しかし、上記従来の設
計開発手法では、以下に示すような問題を有していた。
例えばフラッシュメモリチップ２２０における入出力端
子２２１の端子配置に対する、１チップマイクロコンピ
ュータチップ２１０側における入出力端子２１１の端子
配置を、従来の端子レイアウト構成で設計開発を行った
際に、スタックドパッケージに搭載するフラッシュメモ
リチップ２２０の端子配置のみしか対応できず、新たに
１チップマイクロコンピュータチップ２１０とフラッシ
ュメモリチップ２２０以外の機種展開の変更などが発生
した場合、再度、対象となるチップの端子配置に対して
１チップマイクロコンピュータチップ２１０側の端子配
置を最初の工程からの全レイアウト設計をやり直さなけ
ればならず、機種設計開発に多大な時間と労力が費やさ
れていた。
計開発手法では、以下に示すような問題を有していた。
例えばフラッシュメモリチップ２２０における入出力端
子２２１の端子配置に対する、１チップマイクロコンピ
ュータチップ２１０側における入出力端子２１１の端子
配置を、従来の端子レイアウト構成で設計開発を行った
際に、スタックドパッケージに搭載するフラッシュメモ
リチップ２２０の端子配置のみしか対応できず、新たに
１チップマイクロコンピュータチップ２１０とフラッシ
ュメモリチップ２２０以外の機種展開の変更などが発生
した場合、再度、対象となるチップの端子配置に対して
１チップマイクロコンピュータチップ２１０側の端子配
置を最初の工程からの全レイアウト設計をやり直さなけ
ればならず、機種設計開発に多大な時間と労力が費やさ
れていた。
【００１０】本発明は、上記従来の問題を解決するもの
で、新たにチップの機種展開の変更などが発生した場合
にも、機種設計開発にかかる時間と労力を削減すること
ができるシステムデバイスを提供することを目的とす
る。
で、新たにチップの機種展開の変更などが発生した場合
にも、機種設計開発にかかる時間と労力を削減すること
ができるシステムデバイスを提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明のシステムデバイ
スは、複数チップをパッケージ内に実装したシステムデ
バイスにおいて、該パッケージ内に搭載する少なくとも
１チップの各入出力端子の入出力回路部と入出力接続部
とをそれぞれ分離することにより、各入出力接続部を任
意に配置可能とするべく、該入力回路部をチップ本来の
仕様回路側に設けたものであり、そのことにより上記目
的が達成される。
スは、複数チップをパッケージ内に実装したシステムデ
バイスにおいて、該パッケージ内に搭載する少なくとも
１チップの各入出力端子の入出力回路部と入出力接続部
とをそれぞれ分離することにより、各入出力接続部を任
意に配置可能とするべく、該入力回路部をチップ本来の
仕様回路側に設けたものであり、そのことにより上記目
的が達成される。
【００１２】上記構成により、１チップの各入出力端子
の入出力回路部と入出力接続部とを分離して入力回路部
をチップ本来の仕様回路側に設けるようにしたので、フ
レキシブルなパッド配置が可能となって、新たにチップ
の機種展開の変更などが発生した場合にも、再度、対象
となるチップの端子配置に対して最初の工程からの全レ
イアウトの設計をやり直す必要がなくなり、機種設計開
発にかかる時間と労力を削減することが可能となる。
の入出力回路部と入出力接続部とを分離して入力回路部
をチップ本来の仕様回路側に設けるようにしたので、フ
レキシブルなパッド配置が可能となって、新たにチップ
の機種展開の変更などが発生した場合にも、再度、対象
となるチップの端子配置に対して最初の工程からの全レ
イアウトの設計をやり直す必要がなくなり、機種設計開
発にかかる時間と労力を削減することが可能となる。
【００１３】また、好ましくは、本発明のシステムデバ
イスにおいて、複数チップのうち少なくとも１チップは
既存の設計データまたは専用設計データから作られた半
導体集積回路とし、他の少なくとも１チップは、分離し
た入出力接続部を、既存１チップの、対応した入出力接
続部との距離が最短となるように配置した半導体集積回
路である。また、好ましくは、本発明のシステムデバイ
スの製造方法は、複数チップをパッケージ内に実装する
システムデバイスの製造方法において、複数チップのう
ち少なくとも１チップとして既存チップを用意し、残り
のチップのうち少なくとも１チップは、その各入出力端
子の入出力回路部と入出力接続部とをそれぞれ分離し
て、入出力回路部をチップ本来の仕様回路側に設けるこ
とにより、その分離した入出力接続部を、該既存チップ
の対応した入出力接続部との距離が最短となるように形
成するものであり、そのことにより上記目的が達成され
る。
イスにおいて、複数チップのうち少なくとも１チップは
既存の設計データまたは専用設計データから作られた半
導体集積回路とし、他の少なくとも１チップは、分離し
た入出力接続部を、既存１チップの、対応した入出力接
続部との距離が最短となるように配置した半導体集積回
路である。また、好ましくは、本発明のシステムデバイ
スの製造方法は、複数チップをパッケージ内に実装する
システムデバイスの製造方法において、複数チップのう
ち少なくとも１チップとして既存チップを用意し、残り
のチップのうち少なくとも１チップは、その各入出力端
子の入出力回路部と入出力接続部とをそれぞれ分離し
て、入出力回路部をチップ本来の仕様回路側に設けるこ
とにより、その分離した入出力接続部を、該既存チップ
の対応した入出力接続部との距離が最短となるように形
成するものであり、そのことにより上記目的が達成され
る。
【００１４】上記構成により、フレキシブルなパッド配
置が可能なチップと他の既存チップとを例えばスタック
ド化する際に、前者のチップは、後者のチップの該当端
子に対して最短位置にパッド配置することが可能とな
る。よって、フレキシブルな入出力接続部とこれに対応
する既存チップの入出力接続部とを接続するだけでよい
ので、新たにチップの機種展開の変更などが発生した場
合にも、従来のように最初の工程からのレイアウト変更
を行う必要がなくなる。
置が可能なチップと他の既存チップとを例えばスタック
ド化する際に、前者のチップは、後者のチップの該当端
子に対して最短位置にパッド配置することが可能とな
る。よって、フレキシブルな入出力接続部とこれに対応
する既存チップの入出力接続部とを接続するだけでよい
ので、新たにチップの機種展開の変更などが発生した場
合にも、従来のように最初の工程からのレイアウト変更
を行う必要がなくなる。
【００１５】さらに、好ましくは、請求項３記載のシス
テムデバイスの製造方法において、残りのチップのうち
少なくとも１チップはウエハ状態で、入出力回路部と入
出力接続部間の配線工程の前工程まで準備しておき、既
存のチップに応じて配線パターンのみを変更してウエハ
工程を済ませた後に、これらのチップをスタック形成し
てワイヤボンドを行い、樹脂封止により一体的に形成す
るようにしてもよい。
テムデバイスの製造方法において、残りのチップのうち
少なくとも１チップはウエハ状態で、入出力回路部と入
出力接続部間の配線工程の前工程まで準備しておき、既
存のチップに応じて配線パターンのみを変更してウエハ
工程を済ませた後に、これらのチップをスタック形成し
てワイヤボンドを行い、樹脂封止により一体的に形成す
るようにしてもよい。
【００１６】この構成により、配線前の工程までウエハ
を作りだめした場合には、ユーザ仕様が解った段階で、
メタル配線データを設計すればよく、また、配線工程ま
でウエハを作りだめした場合には、ユーザ仕様が解った
段階で、メタル配線データのみを設計し直したりするこ
とで、開発期間の短縮ができるし、更には、メタル配線
だけではなく、入出力接続部単位での並べ替えを、相手
のチップに合わせて最適な配置状態とすることも簡単に
できる。これらの場合に、開発期間短縮とコストダウン
と言う立場で考えると、上記のウエハをメタル配線工程
の前まで準備しておく方式が、最も有効である。
を作りだめした場合には、ユーザ仕様が解った段階で、
メタル配線データを設計すればよく、また、配線工程ま
でウエハを作りだめした場合には、ユーザ仕様が解った
段階で、メタル配線データのみを設計し直したりするこ
とで、開発期間の短縮ができるし、更には、メタル配線
だけではなく、入出力接続部単位での並べ替えを、相手
のチップに合わせて最適な配置状態とすることも簡単に
できる。これらの場合に、開発期間短縮とコストダウン
と言う立場で考えると、上記のウエハをメタル配線工程
の前まで準備しておく方式が、最も有効である。
【００１７】
【発明の実施の形態】以下、本発明のシステムデバイス
を半導体スタックデバイスに適用した場合の実施形態に
ついて図面を参照しながら説明するが、まず、半導体ス
タックデバイスを構成する半導体１チップマイクロコン
ピュータチップについて説明する。
を半導体スタックデバイスに適用した場合の実施形態に
ついて図面を参照しながら説明するが、まず、半導体ス
タックデバイスを構成する半導体１チップマイクロコン
ピュータチップについて説明する。
【００１８】図１は、本発明の一実施形態における概略
的な１チップマイクロコンピュータチップのレイアウト
構成図である。図１において、半導体デバイスとしての
１チップマイクロコンピュータチップ３は、内部回路３
５と、内部回路３５の外周縁部に配設された入出力端子
３５１とパッド部３１とを接続する接続ライン３２１
（配線パターンなどのメタル配線層）およびパッド部３
１を含むの配線エリア３２とを有している。接続ライン
３２１は配線パターンなどのメタル配線層（メタル層の
１層、２層、３層）で構成されている。また、パッド部
３１の配置は、マイクロコンピュータ単体としてパッケ
ージングする場合に最適な端子配置を示している。本発
明においては、詳細に後述するが、入出力回路部とパッ
ド部３１を分離して、入出力回路部をチップ本来の仕様
を有する内部回路３５内に含めたレイアウトとしてい
る。これによって、パッド部３１は、スタックドパッケ
ージに搭載する際、対象となるチップ（後述する例えば
フラッシュメモリチップ２）の端子配置の、後述するパ
ッド部２１とワイヤボンディングする時、最良な位置に
配置することができるものである。
的な１チップマイクロコンピュータチップのレイアウト
構成図である。図１において、半導体デバイスとしての
１チップマイクロコンピュータチップ３は、内部回路３
５と、内部回路３５の外周縁部に配設された入出力端子
３５１とパッド部３１とを接続する接続ライン３２１
（配線パターンなどのメタル配線層）およびパッド部３
１を含むの配線エリア３２とを有している。接続ライン
３２１は配線パターンなどのメタル配線層（メタル層の
１層、２層、３層）で構成されている。また、パッド部
３１の配置は、マイクロコンピュータ単体としてパッケ
ージングする場合に最適な端子配置を示している。本発
明においては、詳細に後述するが、入出力回路部とパッ
ド部３１を分離して、入出力回路部をチップ本来の仕様
を有する内部回路３５内に含めたレイアウトとしてい
る。これによって、パッド部３１は、スタックドパッケ
ージに搭載する際、対象となるチップ（後述する例えば
フラッシュメモリチップ２）の端子配置の、後述するパ
ッド部２１とワイヤボンディングする時、最良な位置に
配置することができるものである。
【００１９】図２は、本発明の一実施形態における半導
体スタックデバイスの平面図である。図２において、シ
ステムデバイスとしての半導体スタックデバイス１は、
フラッシュメモリチップ２と、１チップマイクロコンピ
ュータチップ３とを１パッケージ内に実装したものであ
る。
体スタックデバイスの平面図である。図２において、シ
ステムデバイスとしての半導体スタックデバイス１は、
フラッシュメモリチップ２と、１チップマイクロコンピ
ュータチップ３とを１パッケージ内に実装したものであ
る。
【００２０】フラッシュメモリチップ２としては、スタ
ックパッケージ品のマイクロコンピュータに搭載する場
合、既存のチップを採用する。したがって、フラッシュ
メモリチップ２には、フラッシュメモリ２の仕様を満た
す入出力端子２１が外周縁部に複数個、レイアウトされ
ている。この入出力端子２１には入出力回路部および、
入出力接続部としてのパッド部を含んでレイアウトされ
ている。
ックパッケージ品のマイクロコンピュータに搭載する場
合、既存のチップを採用する。したがって、フラッシュ
メモリチップ２には、フラッシュメモリ２の仕様を満た
す入出力端子２１が外周縁部に複数個、レイアウトされ
ている。この入出力端子２１には入出力回路部および、
入出力接続部としてのパッド部を含んでレイアウトされ
ている。
【００２１】１チップマイクロコンピュータチップ３
は、スタックドパッケージに搭載する２チップのうちの
一方チップの端子レイアウト構成として、入出力回路部
とパッド部３１を分離して、入出力回路部をチップ本来
の仕様を有する内部回路３５内に含めたレイアウト設計
データとすることにより、パッド部３１の自由で最適な
個所への配置を可能にしている。つまり、対象となるチ
ップの端子配置に対して最初の工程からの全レイアウト
の設計をやり直すことなく、フラッシュメモリチップ２
の各入出力端子２１に対して最短位置となるように、各
パッド部３１を任意に配置することが可能となる。この
パッド部３１はワイヤなどの接続ライン（図示せず）を
介して、対応する入出力端子２１に接続されるようにな
っている。
は、スタックドパッケージに搭載する２チップのうちの
一方チップの端子レイアウト構成として、入出力回路部
とパッド部３１を分離して、入出力回路部をチップ本来
の仕様を有する内部回路３５内に含めたレイアウト設計
データとすることにより、パッド部３１の自由で最適な
個所への配置を可能にしている。つまり、対象となるチ
ップの端子配置に対して最初の工程からの全レイアウト
の設計をやり直すことなく、フラッシュメモリチップ２
の各入出力端子２１に対して最短位置となるように、各
パッド部３１を任意に配置することが可能となる。この
パッド部３１はワイヤなどの接続ライン（図示せず）を
介して、対応する入出力端子２１に接続されるようにな
っている。
【００２２】１チップマイクロコンピュータチップ３の
入出力端子としては、１チップマイクロコンピュータチ
ップ３が本来兼ね備えている端子の数と、スタックドパ
ッケージに搭載される双方のチップをテストする場合を
考慮した端子も含まれており、レイアウトデザインルー
ルに従ってマイクロコンピュータ内の入出力に係る全セ
ルが必要である。
入出力端子としては、１チップマイクロコンピュータチ
ップ３が本来兼ね備えている端子の数と、スタックドパ
ッケージに搭載される双方のチップをテストする場合を
考慮した端子も含まれており、レイアウトデザインルー
ルに従ってマイクロコンピュータ内の入出力に係る全セ
ルが必要である。
【００２３】ここで、パッド部３１の配置に関して柔軟
性に富んだ（フレキシブルな）レイアウトデータを有す
るスタックドパッケージ搭載チップの開発手法（半導体
スタックデバイス１の製造方法）について以下に詳細に
説明する。
性に富んだ（フレキシブルな）レイアウトデータを有す
るスタックドパッケージ搭載チップの開発手法（半導体
スタックデバイス１の製造方法）について以下に詳細に
説明する。
【００２４】本発明は、システムＬＳＩの開発に当たっ
て、従来からある設計資産を活用して、開発期間を大幅
に短縮し、且つコストダウンを達成するための技術に関
するものであり、ＡＳＩＣ（Application Specified
ＩＣ；カスタムＩＣや、専用標準ＩＣのＰＬＤやＡＳＳ
Ｐなど）の開発にも適用できる。その一環として、スタ
ックドパッケージを使って、各設計資産を各々のチップ
にし、これらチップを集めて見かけ上一つのＬＳＩ（大
規模集積回路）と同様のシステム（ＬＳＩ）デバイスを
実現するものである。
て、従来からある設計資産を活用して、開発期間を大幅
に短縮し、且つコストダウンを達成するための技術に関
するものであり、ＡＳＩＣ（Application Specified
ＩＣ；カスタムＩＣや、専用標準ＩＣのＰＬＤやＡＳＳ
Ｐなど）の開発にも適用できる。その一環として、スタ
ックドパッケージを使って、各設計資産を各々のチップ
にし、これらチップを集めて見かけ上一つのＬＳＩ（大
規模集積回路）と同様のシステム（ＬＳＩ）デバイスを
実現するものである。
【００２５】本実施形態では、スタックドパッケージに
搭載する対象となるフラッシュメモリチップ２の入出力
端子２１の配置に対応させるように、１チップマイクロ
コンピュータチップ３のパッド部３１をフレキシブルに
配置し、このパッド部３１に対応する入出力回路部を配
線層（メタル配線パターン）にて接続する。新たにチッ
プの機種展開の変更などが発生した場合にも、ワイヤに
よる配線や、配線層として使用される第１配線層（シン
グルメタル）等の最終レイアウト工程に近い工程から開
始できるので、開発効率による期間短縮を可能とした技
術を提供することができるのである。
搭載する対象となるフラッシュメモリチップ２の入出力
端子２１の配置に対応させるように、１チップマイクロ
コンピュータチップ３のパッド部３１をフレキシブルに
配置し、このパッド部３１に対応する入出力回路部を配
線層（メタル配線パターン）にて接続する。新たにチッ
プの機種展開の変更などが発生した場合にも、ワイヤに
よる配線や、配線層として使用される第１配線層（シン
グルメタル）等の最終レイアウト工程に近い工程から開
始できるので、開発効率による期間短縮を可能とした技
術を提供することができるのである。
【００２６】配置されたフラッシュメモリチップ２に対
応するレイアウトセル（パッド部３１）と、フラッシュ
メモリチップ２の仕様回路レイアウト部（入出力端子２
１）は、一度、レイアウトデータとして完成させておく
ことで、以後、レイアウトデータを変更することなく、
メタル配線パターンのみの変更で対応でき、使用できる
レイアウトデータセルである。レイアウトデータとして
完成させておくことは、将来、一部のセル移動のみで開
発を行うケースもあるからである。そのフラッシュメモ
リチップ２内に配置されているセル（入出力端子２１）
をマイクロコンピュータチップ３のパッド部３１のセル
と接続する際に、使用するプロセスにも依るが、シング
ルメタル、ダブルメタル、トリプルメタルと言った使用
プロセスの材質を使用した工程からレイアウトを開始し
て、パッド部３１のセルと接続し、最短の位置にパッド
部３１のセルを配置することが可能となる。
応するレイアウトセル（パッド部３１）と、フラッシュ
メモリチップ２の仕様回路レイアウト部（入出力端子２
１）は、一度、レイアウトデータとして完成させておく
ことで、以後、レイアウトデータを変更することなく、
メタル配線パターンのみの変更で対応でき、使用できる
レイアウトデータセルである。レイアウトデータとして
完成させておくことは、将来、一部のセル移動のみで開
発を行うケースもあるからである。そのフラッシュメモ
リチップ２内に配置されているセル（入出力端子２１）
をマイクロコンピュータチップ３のパッド部３１のセル
と接続する際に、使用するプロセスにも依るが、シング
ルメタル、ダブルメタル、トリプルメタルと言った使用
プロセスの材質を使用した工程からレイアウトを開始し
て、パッド部３１のセルと接続し、最短の位置にパッド
部３１のセルを配置することが可能となる。
【００２７】要するに、既存のフラッシュメモリチップ
２には変更なく、大量に用意されている。これに対し
て、マイクロコンピュータチップ３を、対応する入出力
端子のパッド部３１が最短の配置となるように、既存の
設計データを活かして、入出力に係るパッド部３１のみ
設計変更で対応し、プロセスを経てマイクロコンピュー
タチップ３が製作される。これらのチップ同士をスタッ
クし、各パッド部間をワイヤで接続する。
２には変更なく、大量に用意されている。これに対し
て、マイクロコンピュータチップ３を、対応する入出力
端子のパッド部３１が最短の配置となるように、既存の
設計データを活かして、入出力に係るパッド部３１のみ
設計変更で対応し、プロセスを経てマイクロコンピュー
タチップ３が製作される。これらのチップ同士をスタッ
クし、各パッド部間をワイヤで接続する。
【００２８】以上のように、フラッシュメモリチップ２
などの既存の標準チップを使って、マイクロコンピュー
タチップ３をスタックドパッケージで実装する本実施形
態において、メモリであれば、普通、アドレス端子や、
データ端子などの配置は、ある程度決まっているので、
新たにこれらのメモリに対する、スタックすべきマイク
ロコンピュータチップ３を設計開発する場合には、マイ
クロコンピュータチップ３側の入出力に関わる入出力端
子は、一般的なメモリの入出力端子に近いところに（対
応する様に）設計データとしてセル単位で用意してお
く。マイクロコンピュータチップ３のユーザからの仕様
が決まったときに、入出力関係のセルだけを、スタック
する相手のメモリに合わせて、パッド部３１の配置だけ
を修正する。こうすることで、マイクロコンピュータチ
ップ３の完成までの工程を短縮化することができる。
などの既存の標準チップを使って、マイクロコンピュー
タチップ３をスタックドパッケージで実装する本実施形
態において、メモリであれば、普通、アドレス端子や、
データ端子などの配置は、ある程度決まっているので、
新たにこれらのメモリに対する、スタックすべきマイク
ロコンピュータチップ３を設計開発する場合には、マイ
クロコンピュータチップ３側の入出力に関わる入出力端
子は、一般的なメモリの入出力端子に近いところに（対
応する様に）設計データとしてセル単位で用意してお
く。マイクロコンピュータチップ３のユーザからの仕様
が決まったときに、入出力関係のセルだけを、スタック
する相手のメモリに合わせて、パッド部３１の配置だけ
を修正する。こうすることで、マイクロコンピュータチ
ップ３の完成までの工程を短縮化することができる。
【００２９】次に、今回の実施形態の場合に関しては、
まずメモリ部分の設計データは、ほぼそのまま使用す
る。つまり、メモリは標準品として扱うので、配線工程
前までウエハ状態で作りだめしておいても良いし、若し
くは配線工程まで済ませてやはりウエハ状態で作りだめ
しておいても良い。
まずメモリ部分の設計データは、ほぼそのまま使用す
る。つまり、メモリは標準品として扱うので、配線工程
前までウエハ状態で作りだめしておいても良いし、若し
くは配線工程まで済ませてやはりウエハ状態で作りだめ
しておいても良い。
【００３０】例えば、同一パッケージ内に搭載する２チ
ップの端子配置は、端子配置を合わそうとする１チップ
マイクロコンピュータチップ３側が機種展開による開発
機種のベースとなるチップの時、信号端子を構成するパ
ッド部３１が接続されていない入出力回路部（パッド部
以外のこと）までレイアウトを行っておく。この１チッ
プマイクロコンピュータチップ３をベースとしたスタッ
クドパッケージ技術を利用した開発展開機種の仕様に合
う搭載チップであるフラッシュメモリチップ２の端子配
置に対しては、最適なパッド部３１の配置による接続
（メタル配線のみの修正）を行うだけでよい。メタル配
線前の工程までウエハを作りだめしておける。このよう
に、パッド部３１の配置のみ自由に設定するレイアウト
を行うことにより、最初からの再度のレイアウト変更を
必要とせず、スタックドパッケージ技術を用いた開発効
率の大幅な向上を図ることができる。
ップの端子配置は、端子配置を合わそうとする１チップ
マイクロコンピュータチップ３側が機種展開による開発
機種のベースとなるチップの時、信号端子を構成するパ
ッド部３１が接続されていない入出力回路部（パッド部
以外のこと）までレイアウトを行っておく。この１チッ
プマイクロコンピュータチップ３をベースとしたスタッ
クドパッケージ技術を利用した開発展開機種の仕様に合
う搭載チップであるフラッシュメモリチップ２の端子配
置に対しては、最適なパッド部３１の配置による接続
（メタル配線のみの修正）を行うだけでよい。メタル配
線前の工程までウエハを作りだめしておける。このよう
に、パッド部３１の配置のみ自由に設定するレイアウト
を行うことにより、最初からの再度のレイアウト変更を
必要とせず、スタックドパッケージ技術を用いた開発効
率の大幅な向上を図ることができる。
【００３１】また、設計資産（データ）をできるだけ活
用して、開発期間短縮とコストダウンをするために、上
記の場合でもマイクロコンピュータチップ３に対しては
ウエハ状態で、メタル配線工程まで作りだめしておい
て、スタックする相手のフラッシュメモリチップ２の入
出力端子２１に合わせて、配線データの変更のみで対応
することもできる。この場合は、メタル配線工程まで為
されているために、フラッシュメモリチップ２の入出力
端子２１に合わせた最適設計にはならないが、厳しい仕
様を必要としない場合は、トータルのコストを安くでき
て有効である。勿論、開発期間の短縮化も達成できるこ
とは言うまでもないことである。ここで、開発期間短縮
とコストダウンと言う立場で考えると、上記のウエハを
メタル配線工程の前までつくりだめしておく方式が、最
も有効と言える。この場合、マイクロコンピュータチッ
プ３側の設計データは、入出力に関わるセルのパッド部
３１の変更（移動）は無い。つまり、メタル配線のデー
タだけを変更すればよい。
用して、開発期間短縮とコストダウンをするために、上
記の場合でもマイクロコンピュータチップ３に対しては
ウエハ状態で、メタル配線工程まで作りだめしておい
て、スタックする相手のフラッシュメモリチップ２の入
出力端子２１に合わせて、配線データの変更のみで対応
することもできる。この場合は、メタル配線工程まで為
されているために、フラッシュメモリチップ２の入出力
端子２１に合わせた最適設計にはならないが、厳しい仕
様を必要としない場合は、トータルのコストを安くでき
て有効である。勿論、開発期間の短縮化も達成できるこ
とは言うまでもないことである。ここで、開発期間短縮
とコストダウンと言う立場で考えると、上記のウエハを
メタル配線工程の前までつくりだめしておく方式が、最
も有効と言える。この場合、マイクロコンピュータチッ
プ３側の設計データは、入出力に関わるセルのパッド部
３１の変更（移動）は無い。つまり、メタル配線のデー
タだけを変更すればよい。
【００３２】また、他のやり方として、マイクロコンピ
ュータチップ３の入出力に関わるパッド部３１の配置の
みを、スタックする相手のチップ（フラッシュメモリチ
ップ２）の入出力端子２１に合わせて変更することで
も、開発期間の短縮と言う点では効果がある。この場合
は、パッド部３１の配置が為されていることで、マスク
（レイヤー）としては全層の変更となるので、上記メタ
ル配線のみの変更の場合と比べて、コスト上のメリット
は少ない。
ュータチップ３の入出力に関わるパッド部３１の配置の
みを、スタックする相手のチップ（フラッシュメモリチ
ップ２）の入出力端子２１に合わせて変更することで
も、開発期間の短縮と言う点では効果がある。この場合
は、パッド部３１の配置が為されていることで、マスク
（レイヤー）としては全層の変更となるので、上記メタ
ル配線のみの変更の場合と比べて、コスト上のメリット
は少ない。
【００３３】以上のように、マイクロコンピュータに対
して、ユーザ等からの仕様に基づいて、従来の設計資産
（データ）を活かして一部修正（メタル配線の変更、パ
ットレイアウト変更など）などで対応することができ
る。つまり、マイクロコンピュータチップ３の開発完了
期間は、新たに設計から行う場合に比べて、大幅に短縮
できる。
して、ユーザ等からの仕様に基づいて、従来の設計資産
（データ）を活かして一部修正（メタル配線の変更、パ
ットレイアウト変更など）などで対応することができ
る。つまり、マイクロコンピュータチップ３の開発完了
期間は、新たに設計から行う場合に比べて、大幅に短縮
できる。
【００３４】したがって、本実施形態では、既存の設計
データに基づいたフラッシュメモリチップ２を、大量に
用意しておくことでメモリ部分はコストダウンできてい
る。マイクロコンピュータチップ３の設計データについ
ても、今回組み合わせるメモリに合わせて、スタック実
装されたときに最適な配線パターンとなるように、デー
タを修正できる。つまり、従来からある設計データを少
し修正する（メタル配線の変更、セル単位での配置換
え）だけなので、設計に関わる開発期間はかなり短縮で
きる。例えば、メモリと同じようにメタル配線前の工程
までウエハを作りだめしておき、ユーザ仕様が解った段
階で、メタル配線データを設計したり、また、メタル配
線工程までウエハを作りだめしておき、ユーザ仕様が解
った段階で、メタル配線データのみを設計し直したりす
ることで、開発期間の短縮ができる。更には、メタル配
線だけではなく、設計データを修正するにしても、チッ
プ内のセル（パッド部３１）単位での並べ替えを、相手
のフラッシュメモリチップ２の該当パッド部に合わせて
最適な配置状態とすることによっても、開発期間の短縮
ができる。これらの場合に、開発期間短縮とコストダウ
ンと言う立場で考えると、上記のウエハをメタル配線工
程の前まで準備しておく方式が、最も有効である。
データに基づいたフラッシュメモリチップ２を、大量に
用意しておくことでメモリ部分はコストダウンできてい
る。マイクロコンピュータチップ３の設計データについ
ても、今回組み合わせるメモリに合わせて、スタック実
装されたときに最適な配線パターンとなるように、デー
タを修正できる。つまり、従来からある設計データを少
し修正する（メタル配線の変更、セル単位での配置換
え）だけなので、設計に関わる開発期間はかなり短縮で
きる。例えば、メモリと同じようにメタル配線前の工程
までウエハを作りだめしておき、ユーザ仕様が解った段
階で、メタル配線データを設計したり、また、メタル配
線工程までウエハを作りだめしておき、ユーザ仕様が解
った段階で、メタル配線データのみを設計し直したりす
ることで、開発期間の短縮ができる。更には、メタル配
線だけではなく、設計データを修正するにしても、チッ
プ内のセル（パッド部３１）単位での並べ替えを、相手
のフラッシュメモリチップ２の該当パッド部に合わせて
最適な配置状態とすることによっても、開発期間の短縮
ができる。これらの場合に、開発期間短縮とコストダウ
ンと言う立場で考えると、上記のウエハをメタル配線工
程の前まで準備しておく方式が、最も有効である。
【００３５】このシステムデバイスの開発手法（製造方
法）を、従来技術である特開平３−２３６５８号公報な
どのようなマイクロコンピュータ部とメモリ部を同じチ
ップで実現する場合と比較すると、システムトータルで
考えて、大幅な開発期間短縮とコストダウンが達成でき
る。つまり、パッド部３１とそれに対応する入出力回路
部とを接続する配線層（メタル配線）の工程からのレイ
アウトでよいので、開発期間の大幅な短縮が図られる。
法）を、従来技術である特開平３−２３６５８号公報な
どのようなマイクロコンピュータ部とメモリ部を同じチ
ップで実現する場合と比較すると、システムトータルで
考えて、大幅な開発期間短縮とコストダウンが達成でき
る。つまり、パッド部３１とそれに対応する入出力回路
部とを接続する配線層（メタル配線）の工程からのレイ
アウトでよいので、開発期間の大幅な短縮が図られる。
【００３６】以上のように、本実施形態によれば、一
度、１チップマイクロコンピュータチップ３の仕様回路
部分に入出力端子の入出力回路部までを含めた仕様を満
たす回路のレイアウトが為された設計データを作成して
おくことで、この仕様をベースとして機種展開を行う
際、スタックドパッケージに搭載する相手方のフラッシ
ュメモリチップ２の入出力端子２１の配置に対して、少
なくとも最適なパッド部３１の配置を行うレイアウト工
程だけで済む。このため、スタックドパッケージ技術を
用いた機種設計開発による開発期間短縮および開発効率
の大幅な向上を図ることができる。
度、１チップマイクロコンピュータチップ３の仕様回路
部分に入出力端子の入出力回路部までを含めた仕様を満
たす回路のレイアウトが為された設計データを作成して
おくことで、この仕様をベースとして機種展開を行う
際、スタックドパッケージに搭載する相手方のフラッシ
ュメモリチップ２の入出力端子２１の配置に対して、少
なくとも最適なパッド部３１の配置を行うレイアウト工
程だけで済む。このため、スタックドパッケージ技術を
用いた機種設計開発による開発期間短縮および開発効率
の大幅な向上を図ることができる。
【００３７】なお、本実施形態では、１チップマイクロ
コンピュータチップ３およびフラッシュメモリチップ２
の２チップに限って説明を行ったが、これに限らず、こ
れらのチップ２，３の他に、または、これらのチップ
２，３に代えて、他の機能を有するチップを用いてもよ
い。即ち、本実施形態では、マイクロコンピュータチッ
プ３とフラッシュメモリチップ２との２チップをスタッ
クドパッケージとして統合した例について説明したが、
当然この技術は、複数のチップをスタックしてパッケー
ジングする場合にも適用できることは言うまでもないこ
とである。
コンピュータチップ３およびフラッシュメモリチップ２
の２チップに限って説明を行ったが、これに限らず、こ
れらのチップ２，３の他に、または、これらのチップ
２，３に代えて、他の機能を有するチップを用いてもよ
い。即ち、本実施形態では、マイクロコンピュータチッ
プ３とフラッシュメモリチップ２との２チップをスタッ
クドパッケージとして統合した例について説明したが、
当然この技術は、複数のチップをスタックしてパッケー
ジングする場合にも適用できることは言うまでもないこ
とである。
【００３８】
【発明の効果】以上のように、請求項１によれば、１チ
ップの各入出力端子の入出力回路部と入出力接続部とを
分離して入力回路部をチップ本来の仕様回路側に設ける
ようにしたため、フレキシブルなパッド配置を行うこと
ができて、新たにチップの機種展開の変更などが発生し
た場合にも、再度、対象となるチップの端子配置に対し
て最初の工程からの全レイアウトの設計をやり直す必要
がなく、機種設計開発にかかる時間と労力を効率的なも
のとすることができる。
ップの各入出力端子の入出力回路部と入出力接続部とを
分離して入力回路部をチップ本来の仕様回路側に設ける
ようにしたため、フレキシブルなパッド配置を行うこと
ができて、新たにチップの機種展開の変更などが発生し
た場合にも、再度、対象となるチップの端子配置に対し
て最初の工程からの全レイアウトの設計をやり直す必要
がなく、機種設計開発にかかる時間と労力を効率的なも
のとすることができる。
【００３９】また、請求項２，３によれば、フレキシブ
ルなパッド配置可能なチップと他の既存のチップとを例
えばスタックド化する際に、前者のチップは、後者のチ
ップに対する該当端子の最適な最短位置にパッド配置す
ることができる。よって、フレキシブルな入出力接続部
とこれに対応する既存チップの入出力接続部とを接続す
るだけでよいので、従来のように最初の工程からのレイ
アウト変更を行う必要をなくすことができる。このよう
な柔軟性に富んだパッド配置のレイアウトデータ構成を
有するスタックドパッケージ搭載チップの開発手法を得
ることができる。
ルなパッド配置可能なチップと他の既存のチップとを例
えばスタックド化する際に、前者のチップは、後者のチ
ップに対する該当端子の最適な最短位置にパッド配置す
ることができる。よって、フレキシブルな入出力接続部
とこれに対応する既存チップの入出力接続部とを接続す
るだけでよいので、従来のように最初の工程からのレイ
アウト変更を行う必要をなくすことができる。このよう
な柔軟性に富んだパッド配置のレイアウトデータ構成を
有するスタックドパッケージ搭載チップの開発手法を得
ることができる。
【００４０】さらに、請求項４によれば、配線前の工程
までウエハを作りだめした場合には、ユーザ仕様が解っ
た段階で、メタル配線データを設計すればよく、また、
配線工程までウエハを作りだめした場合には、ユーザ仕
様が解った段階で、メタル配線データのみを設計し直し
たりすることで、開発期間の短縮ができる。更には、メ
タル配線だけではなく、入出力接続部単位での並べ替え
を、相手のチップに合わせて最適な配置状態とすること
でも、開発期間の短縮ができる。これらの場合に、開発
期間短縮とコストダウンと言う立場で考えると、上記の
ウエハをメタル配線工程の前まで準備しておく方式が、
最も有効である。
までウエハを作りだめした場合には、ユーザ仕様が解っ
た段階で、メタル配線データを設計すればよく、また、
配線工程までウエハを作りだめした場合には、ユーザ仕
様が解った段階で、メタル配線データのみを設計し直し
たりすることで、開発期間の短縮ができる。更には、メ
タル配線だけではなく、入出力接続部単位での並べ替え
を、相手のチップに合わせて最適な配置状態とすること
でも、開発期間の短縮ができる。これらの場合に、開発
期間短縮とコストダウンと言う立場で考えると、上記の
ウエハをメタル配線工程の前まで準備しておく方式が、
最も有効である。
【図１】本発明の一実施形態における概略的な１チップ
マイクロコンピュータチップのレイアウト構成図であ
る。
マイクロコンピュータチップのレイアウト構成図であ
る。
【図２】本発明の一実施形態における半導体スタックデ
バイスの平面図である。
バイスの平面図である。
【図３】従来のシステムデバイスのスタックド化した概
略的なレイアウトチップ構成の一例を示す平面図であ
る。
略的なレイアウトチップ構成の一例を示す平面図であ
る。
【図４】（ａ）は従来の入出力端子を示す回路図、
（ｂ）はそのレイアウト構成図である。
（ｂ）はそのレイアウト構成図である。
１ 半導体スタックデバイス（システムデバイス） ２ フラッシュメモリチップ ２１ 入出力端子 ３ １チップマイクロコンピュータチップ ３１ パッド部（入出力接続部） ３２ 配線エリア ３２１ 接続ライン ３５ 内部回路 ３５１ 入出力端子
Claims (4)
- 【請求項１】 複数チップをパッケージ内に実装したシ
ステムデバイスにおいて、該パッケージ内に搭載する少
なくとも１チップの各入出力端子の入出力回路部と入出
力接続部とをそれぞれ分離することにより、各入出力接
続部を任意に配置可能とするべく、該入力回路部をチッ
プ本来の仕様回路側に設けたシステムデバイス。 - 【請求項２】 前記複数チップのうち少なくとも１チッ
プは既存の設計データまたは専用設計データから作られ
た半導体集積回路とし、他の少なくとも１チップは、前
記分離した入出力接続部を、該既存の１チップの対応し
た入出力接続部との距離が最短となるように配置した半
導体集積回路である請求項１記載のシステムデバイス。 - 【請求項３】 複数チップをパッケージ内に実装するシ
ステムデバイスの製造方法において、該複数チップのう
ち少なくとも１チップとして既存チップを用意し、残り
のチップのうち少なくとも１チップは、その各入出力端
子の入出力回路部と該入出力接続部とをそれぞれ分離し
て、該入出力回路部をチップ本来の仕様回路側に設ける
ことにより、その分離した入出力接続部を、該既存チッ
プの対応した入出力接続部との距離が最短となるように
形成するシステムデバイスの製造方法。 - 【請求項４】 請求項３記載のシステムデバイスの製造
方法において、前記残りのチップのうち少なくとも１チ
ップはウエハ状態で、前記入出力回路部と入出力接続部
間の配線工程の前工程まで準備しておき、前記既存のチ
ップに応じて配線パターンのみを変更してウエハ工程を
済ませた後に、樹脂封止により一体的に形成するシステ
ムデバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000230059A JP3674838B2 (ja) | 2000-07-28 | 2000-07-28 | システムデバイスおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000230059A JP3674838B2 (ja) | 2000-07-28 | 2000-07-28 | システムデバイスおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043531A true JP2002043531A (ja) | 2002-02-08 |
| JP3674838B2 JP3674838B2 (ja) | 2005-07-27 |
Family
ID=18723075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000230059A Expired - Fee Related JP3674838B2 (ja) | 2000-07-28 | 2000-07-28 | システムデバイスおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3674838B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100412988B1 (ko) * | 2002-04-03 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 칩의 자동 배치 설계 방법 |
| US7061785B2 (en) | 2002-08-06 | 2006-06-13 | Renesas Technology Corp. | Stacked large-scale integrated circuit (LSI) semiconductor device with miniaturization and thinning of package |
| US7170114B2 (en) | 2003-10-09 | 2007-01-30 | Renesas Technology Corp. | Semiconductor device |
| JP2014116613A (ja) * | 2014-01-09 | 2014-06-26 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| US9406102B2 (en) | 2009-07-28 | 2016-08-02 | Seiko Epson Corporation | Integrated circuit device and electronic apparatus |
-
2000
- 2000-07-28 JP JP2000230059A patent/JP3674838B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100412988B1 (ko) * | 2002-04-03 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 칩의 자동 배치 설계 방법 |
| US7061785B2 (en) | 2002-08-06 | 2006-06-13 | Renesas Technology Corp. | Stacked large-scale integrated circuit (LSI) semiconductor device with miniaturization and thinning of package |
| US7286386B2 (en) | 2002-08-06 | 2007-10-23 | Renesas Technology Corp. | Semiconductor device |
| CN100433324C (zh) * | 2002-08-06 | 2008-11-12 | 株式会社日立制作所 | 具有小型、薄型化封装的叠层大规模集成电路半导体器件 |
| US7170114B2 (en) | 2003-10-09 | 2007-01-30 | Renesas Technology Corp. | Semiconductor device |
| US9406102B2 (en) | 2009-07-28 | 2016-08-02 | Seiko Epson Corporation | Integrated circuit device and electronic apparatus |
| JP2014116613A (ja) * | 2014-01-09 | 2014-06-26 | Seiko Epson Corp | 集積回路装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3674838B2 (ja) | 2005-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3268740B2 (ja) | Ａｓｉｃの設計製造方法、スタンダードセル、エンベッテドアレイ、及びマルチ・チップ・パッケージ | |
| JP5183186B2 (ja) | 半導体装置 | |
| EP1935006A2 (en) | Semiconductor stacked die/wafer configuration and packaging and method thereof | |
| JPH04328847A (ja) | 集積回路のレイアウトシステム | |
| JP2002043531A (ja) | システムデバイスおよびその製造方法 | |
| JPH06151641A (ja) | 半導体装置 | |
| JP4822799B2 (ja) | 集積回路のレイアウト方法及びレイアウト装置 | |
| US6622293B1 (en) | Method and system for designing wire layout without causing antenna error | |
| JPH05243482A (ja) | 半導体集積回路 | |
| US5340767A (en) | Method of forming and selectively coupling a plurality of modules on an integrated circuit chip | |
| JP4112280B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2000068488A (ja) | 半導体集積回路のレイアウト方法 | |
| US20070284712A1 (en) | Semiconductor integrated circuit device, and method of designing and manufacturing the same | |
| JPH0786537A (ja) | 半導体装置およびその製造方法 | |
| JP2002270779A (ja) | 半導体装置 | |
| KR100249717B1 (ko) | 고정 배선에 의해 기능 블록을 접속하는 게이트 어레이 시스템 및 그 래이아웃 방법 | |
| JPH0461359A (ja) | １／０パッドセルの配置方法 | |
| JPH04361538A (ja) | 大規模集積回路 | |
| JP2002134621A (ja) | マスクデータ合成方法、マスクデータ検証方法及び半導体集積装置 | |
| JP3891813B2 (ja) | 集積論理回路の階層設計方法 | |
| JP2001313340A (ja) | 半導体集積回路 | |
| JP2636784B2 (ja) | 半導体装置 | |
| JP2004214564A (ja) | マイクロコンピュータのレイアウト方法および設計方法 | |
| JP2000101054A (ja) | ゲートアレイ集積回路の設計方法及びこれを用いたゲートアレイ集積回路 | |
| JPH02164051A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040408 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040819 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041014 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050421 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050421 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080513 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |