JP2000101054A - ゲートアレイ集積回路の設計方法及びこれを用いたゲートアレイ集積回路 - Google Patents
ゲートアレイ集積回路の設計方法及びこれを用いたゲートアレイ集積回路Info
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- JP2000101054A JP2000101054A JP10265827A JP26582798A JP2000101054A JP 2000101054 A JP2000101054 A JP 2000101054A JP 10265827 A JP10265827 A JP 10265827A JP 26582798 A JP26582798 A JP 26582798A JP 2000101054 A JP2000101054 A JP 2000101054A
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Abstract
(57)【要約】
【課題】 チップサイズの増大を抑えるゲートアレイ集
積回路の設計方法を提供する。 【解決手段】 チップの中央部分に定義された内部ブロ
ック領域１０と、内部ブロック領域１０の外側に定義さ
れた入出力回路優先内部領域２０とに、トランジスタ等
で構成され、ゲートアレイ集積回路の内部ロジック回路
を形成するためのコアユニットセル１１、２１をマトリ
クス状に配置しておく。そして、ゲートアレイ集積回路
の入力回路と出力回路のプリドライバとは、入出力回路
優先内部領域２０に配置し、該入出力回路優先内部領域
２０の未使用部分に、内部ブロック領域１０に収まらな
い内部ロジック回路を形成する。
積回路の設計方法を提供する。 【解決手段】 チップの中央部分に定義された内部ブロ
ック領域１０と、内部ブロック領域１０の外側に定義さ
れた入出力回路優先内部領域２０とに、トランジスタ等
で構成され、ゲートアレイ集積回路の内部ロジック回路
を形成するためのコアユニットセル１１、２１をマトリ
クス状に配置しておく。そして、ゲートアレイ集積回路
の入力回路と出力回路のプリドライバとは、入出力回路
優先内部領域２０に配置し、該入出力回路優先内部領域
２０の未使用部分に、内部ブロック領域１０に収まらな
い内部ロジック回路を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイ集積
回路の設計方法とそのゲートアレイ集積回路に関するも
のである。
回路の設計方法とそのゲートアレイ集積回路に関するも
のである。
【０００２】
【従来の技術】従来、この分野の技術としては、例え
ば、次のような文献に記載されるものがあった。 文献；特開平５−２０６４１８号公報 図２は、従来のゲートアレイ集積回路の構成を示す平面
図である。従来のゲートアレイ集積回路は、内部ブロッ
ク領域１と該内部ブロック領域１を囲む入出力ブロック
領域２と、該入出力ブロック領域２の外側に配置された
複数のパッド３とを有している。内部ブロック領域１に
は、内部ロジック回路を構成する単位トランジスタ等か
らなるコアユニットセル１ａがマトリクス状に配置され
ている。入出力ブロック領域２は、内部ロジック回路に
信号を入出力する入出力回路を構成するために必要なト
ランジスタの組み合わせを持つ、ＩＯユニットセル２ａ
が、内部ブロック領域１を囲むように隙間なく配置され
ている。ＩＯユニットセル２ａは、高駆動ドライバを構
成するために最適な大きなサイズのトランジスタを有す
る出力トランジスタ部２ａｏと、その大きなサイズのト
ランジスタを駆動するためめの小さなサイズのトランジ
スタを有するプリドライバ部２ａｐとからなっている。
ば、次のような文献に記載されるものがあった。 文献；特開平５−２０６４１８号公報 図２は、従来のゲートアレイ集積回路の構成を示す平面
図である。従来のゲートアレイ集積回路は、内部ブロッ
ク領域１と該内部ブロック領域１を囲む入出力ブロック
領域２と、該入出力ブロック領域２の外側に配置された
複数のパッド３とを有している。内部ブロック領域１に
は、内部ロジック回路を構成する単位トランジスタ等か
らなるコアユニットセル１ａがマトリクス状に配置され
ている。入出力ブロック領域２は、内部ロジック回路に
信号を入出力する入出力回路を構成するために必要なト
ランジスタの組み合わせを持つ、ＩＯユニットセル２ａ
が、内部ブロック領域１を囲むように隙間なく配置され
ている。ＩＯユニットセル２ａは、高駆動ドライバを構
成するために最適な大きなサイズのトランジスタを有す
る出力トランジスタ部２ａｏと、その大きなサイズのト
ランジスタを駆動するためめの小さなサイズのトランジ
スタを有するプリドライバ部２ａｐとからなっている。
【０００３】図３（ａ），（ｂ）は、入出力回路の構成
例を示す図である。プリドライバ部２ａｐのトランジス
タにより、内部ロジック回路から出力する信号の予備駆
動を行うプリドライバ４が形成され、出力トランジスタ
部２ａｏのトランジスタにより、その予備駆動された信
号を駆動する出力ドライバが形成され、これらを接続す
ると共に、出力ドライバのトランジスタをパッド３に接
続することで、図３（ａ）の出力回路が構成される。Ｉ
Ｏユニットセル２ａで入力回路を構成するときにきは、
出力トランジスタ部２ａｏのトランジスタを利用して静
電保護素子６を形成し、プリドライバ部２ａｐのトラン
ジスタを用いてバッフア７，８を形成して接続すること
により、図３（ｂ）の入力回路が構成される。ＩＯユニ
ットセル２ａのトランジスタ構成と、コアユニットセル
１ａのトランジスタ構成とは異なり、入出力ブロック２
には、内部ロジック回路が形成できなかった。
例を示す図である。プリドライバ部２ａｐのトランジス
タにより、内部ロジック回路から出力する信号の予備駆
動を行うプリドライバ４が形成され、出力トランジスタ
部２ａｏのトランジスタにより、その予備駆動された信
号を駆動する出力ドライバが形成され、これらを接続す
ると共に、出力ドライバのトランジスタをパッド３に接
続することで、図３（ａ）の出力回路が構成される。Ｉ
Ｏユニットセル２ａで入力回路を構成するときにきは、
出力トランジスタ部２ａｏのトランジスタを利用して静
電保護素子６を形成し、プリドライバ部２ａｐのトラン
ジスタを用いてバッフア７，８を形成して接続すること
により、図３（ｂ）の入力回路が構成される。ＩＯユニ
ットセル２ａのトランジスタ構成と、コアユニットセル
１ａのトランジスタ構成とは異なり、入出力ブロック２
には、内部ロジック回路が形成できなかった。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
図２のゲートアレイ集積回路では、次のような課題があ
った。図４は、図２の課題を示す平面図である。ＩＯユ
ニットセル２ａを有する入出力ブロック領域２は、入力
回路或いは出力回路の専用配置領域となっており、内部
ロジック回路を配置できなかった。そのため、入出力回
路の数に対して内部ロジック回路の規模が大きいコアネ
ックの回路デザインの場合には、内部ブロック領域２が
広がるので、その入出力ブロック領域２中のＩＯユニッ
トセル２ａにおいて、使用しないものが増加する。つま
り，無駄な未使用部９が増加するという問題があった。
前記文献は、その使用しないＩＯユニットセル２ａのプ
リドライバ部２ａｐに相当する位置を、内部ロジック回
路の自動配線領域として利用することにより、内部ブロ
ック領域１での未配線を防止する技術が示されている
が、無駄な未使用部９が図４と同程度には発生する存在
することに代わりがない。
図２のゲートアレイ集積回路では、次のような課題があ
った。図４は、図２の課題を示す平面図である。ＩＯユ
ニットセル２ａを有する入出力ブロック領域２は、入力
回路或いは出力回路の専用配置領域となっており、内部
ロジック回路を配置できなかった。そのため、入出力回
路の数に対して内部ロジック回路の規模が大きいコアネ
ックの回路デザインの場合には、内部ブロック領域２が
広がるので、その入出力ブロック領域２中のＩＯユニッ
トセル２ａにおいて、使用しないものが増加する。つま
り，無駄な未使用部９が増加するという問題があった。
前記文献は、その使用しないＩＯユニットセル２ａのプ
リドライバ部２ａｐに相当する位置を、内部ロジック回
路の自動配線領域として利用することにより、内部ブロ
ック領域１での未配線を防止する技術が示されている
が、無駄な未使用部９が図４と同程度には発生する存在
することに代わりがない。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、内部ロジック回路
と、内部ロジック回路に信号を入力する入力回路と、内
部ロジック回路から出力する信号を予備駆動するプリド
ライバ及び予備駆動された信号を駆動して外部に出力す
る出力ドライバからなる出力回路とを有するゲートアレ
イ集積回路を半導体チップに配置配線するゲートアレイ
集積回路の設計方法において、次のような方法を講じて
いる。半導体チップの周辺部に出力ドライバとなる出力
用トランジスタを配列し、該周辺部の内側には、内部ロ
ジック回路を構成する単位トランジスタを用いて形成し
たセルをマトリクス状に配列しておき、半導体チップに
おける内側の部分の中央部分を内部ブロック領域と定義
すると共に該内側の部分の内部ブロック領域の外側を入
出力回路優先内部領域と定義する。そして、入力回路及
びプリドライバをその入出力回路優先内部領域のコアユ
ニットセルを選択的に接続することで構成し、内部ロジ
ック回路を内部ブロック領域及び入出力回路優先内部領
域のコアユニットセルを選択的に接続することで構成
し、半導体チップの周辺部に配列されたトランジスタと
プリドライバとを選択的に接続することで出力回路を構
成するようにしている。
に、本発明のうちの第１の発明は、内部ロジック回路
と、内部ロジック回路に信号を入力する入力回路と、内
部ロジック回路から出力する信号を予備駆動するプリド
ライバ及び予備駆動された信号を駆動して外部に出力す
る出力ドライバからなる出力回路とを有するゲートアレ
イ集積回路を半導体チップに配置配線するゲートアレイ
集積回路の設計方法において、次のような方法を講じて
いる。半導体チップの周辺部に出力ドライバとなる出力
用トランジスタを配列し、該周辺部の内側には、内部ロ
ジック回路を構成する単位トランジスタを用いて形成し
たセルをマトリクス状に配列しておき、半導体チップに
おける内側の部分の中央部分を内部ブロック領域と定義
すると共に該内側の部分の内部ブロック領域の外側を入
出力回路優先内部領域と定義する。そして、入力回路及
びプリドライバをその入出力回路優先内部領域のコアユ
ニットセルを選択的に接続することで構成し、内部ロジ
ック回路を内部ブロック領域及び入出力回路優先内部領
域のコアユニットセルを選択的に接続することで構成
し、半導体チップの周辺部に配列されたトランジスタと
プリドライバとを選択的に接続することで出力回路を構
成するようにしている。
【０００６】第２の発明は、第１の発明のゲートアレイ
集積回路の設計方法において、半導体チップの周辺部に
配列された出力用トランジスタを選択的に入力回路に接
続することにより、静電保護素子を形成するようしてい
る。第３の発明は、第１または第２の発明のゲートアレ
イ集積回路の設計方法において、内部ロジック回路のう
ちの入力回路及び出力回路に直接インタフェースし他の
回路に比して高速動作を必要とする回路を優先的に入出
力回路優先内部領域に構成するようにしている。第４の
発明は、第１または第２の発明のゲートアレイ集積回路
の設計方法において、内部ロジック回路のうちの入力回
路及び出力回路に直接インタフェースし、ゲートアレイ
集積回路のバウンダリースキャンテストに用いる回路を
優先的に入出力回路優先内部領域に構成するようにして
いる。
集積回路の設計方法において、半導体チップの周辺部に
配列された出力用トランジスタを選択的に入力回路に接
続することにより、静電保護素子を形成するようしてい
る。第３の発明は、第１または第２の発明のゲートアレ
イ集積回路の設計方法において、内部ロジック回路のう
ちの入力回路及び出力回路に直接インタフェースし他の
回路に比して高速動作を必要とする回路を優先的に入出
力回路優先内部領域に構成するようにしている。第４の
発明は、第１または第２の発明のゲートアレイ集積回路
の設計方法において、内部ロジック回路のうちの入力回
路及び出力回路に直接インタフェースし、ゲートアレイ
集積回路のバウンダリースキャンテストに用いる回路を
優先的に入出力回路優先内部領域に構成するようにして
いる。
【０００７】第５の発明は、半導体チップに形成され、
内部ロジック回路と、内部ロジック回路に信号を入力す
る入力回路と、内部ロジック回路から出力する信号を予
備駆動するプリドライバ及び該予備駆動された信号を駆
動して外部に出力する出力ドライバからなる出力回路と
を有するゲートアレイ集積回路において、次のような構
成にしている。即ち、前記半導体チップは、周辺部に出
力用トランジスタを配列し、周辺部の内側にコアユニッ
トセルをマトリクス状に配列した構成とし、前記入力回
路及び前記プリドライバは、半導体チップの内側の部分
における外側のコアユニットセルにより形成し、内部ロ
ジック回路は、半導体チップの内側の部分における外側
のコアユニットセルと中心部分のコアユニットセルとに
より形成し、出力ドライバは出力用トランジスタにより
形成している。
内部ロジック回路と、内部ロジック回路に信号を入力す
る入力回路と、内部ロジック回路から出力する信号を予
備駆動するプリドライバ及び該予備駆動された信号を駆
動して外部に出力する出力ドライバからなる出力回路と
を有するゲートアレイ集積回路において、次のような構
成にしている。即ち、前記半導体チップは、周辺部に出
力用トランジスタを配列し、周辺部の内側にコアユニッ
トセルをマトリクス状に配列した構成とし、前記入力回
路及び前記プリドライバは、半導体チップの内側の部分
における外側のコアユニットセルにより形成し、内部ロ
ジック回路は、半導体チップの内側の部分における外側
のコアユニットセルと中心部分のコアユニットセルとに
より形成し、出力ドライバは出力用トランジスタにより
形成している。
【０００８】第６の発明は、第５の発明のゲートアレイ
集積回路において、半導体チップの周辺部に配列された
出力用トランジスタを選択的に入力回路に接続すること
により、静電保護素子を形成している。第７の発明は、
第５または第６の発明のゲートアレイ集積回路におい
て、内部ロジック回路のうちの入力回路及び出力回路に
直接インタフェースし他の回路に比して高速動作を必要
とする回路は、半導体チップの内側の部分における外側
のコアユニットセルにより構成している。第８の発明
は、第５または第６の発明のゲートアレイ集積回路にお
いて、内部ロジック回路のうちのゲートアレイ集積回路
のバウンダリースキャンテストに用いる回路は、半導体
チップの内側の部分における外側のコアユニットセルに
より構成している。
集積回路において、半導体チップの周辺部に配列された
出力用トランジスタを選択的に入力回路に接続すること
により、静電保護素子を形成している。第７の発明は、
第５または第６の発明のゲートアレイ集積回路におい
て、内部ロジック回路のうちの入力回路及び出力回路に
直接インタフェースし他の回路に比して高速動作を必要
とする回路は、半導体チップの内側の部分における外側
のコアユニットセルにより構成している。第８の発明
は、第５または第６の発明のゲートアレイ集積回路にお
いて、内部ロジック回路のうちのゲートアレイ集積回路
のバウンダリースキャンテストに用いる回路は、半導体
チップの内側の部分における外側のコアユニットセルに
より構成している。
【０００９】本発明によれば、以上のようにゲートアレ
イ集積回路の設計方法及びゲートアレイ集積回路を構成
したので、内部ロジック回路は、半導体チップの中央部
分に定義された内部ブロック領域及びその外側に定義さ
れた入出力回路優先内部領域のコアユニットセルにより
構成される。入力回路及びプリドライバは、入出力回路
優先内部領域のコアユニットセルにより構成される。即
ち、従来ではプリドライバのみが形成される領域に、内
部ブロック領域と同じセルが配置されて、入出力回路優
先内部領域として定義され、そこに入出力回路及び内部
ロジック回路の両方が形成される。そのため、内部ロジ
ック回路が構成される領域が相対的に増加する。従っ
て、前記課題が解決できるのである。
イ集積回路の設計方法及びゲートアレイ集積回路を構成
したので、内部ロジック回路は、半導体チップの中央部
分に定義された内部ブロック領域及びその外側に定義さ
れた入出力回路優先内部領域のコアユニットセルにより
構成される。入力回路及びプリドライバは、入出力回路
優先内部領域のコアユニットセルにより構成される。即
ち、従来ではプリドライバのみが形成される領域に、内
部ブロック領域と同じセルが配置されて、入出力回路優
先内部領域として定義され、そこに入出力回路及び内部
ロジック回路の両方が形成される。そのため、内部ロジ
ック回路が構成される領域が相対的に増加する。従っ
て、前記課題が解決できるのである。
【００１０】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すゲートアレイ集
積回路を形成した半導体チップの部分平面図である。こ
の半導体チップには、チップの中央部分に定義された内
部ブロック領域１０と、該内部ブロック領域１０の外側
に定義された入出力回路優先内部領域２０と、該入出力
回路優先内部領域２０の外側に定義された入出力専用ブ
ロック領域３０とを有している。内部ブロック領域１０
には、単位トランジスタ等で構成され、内部ロジック回
路を形成するためのコアユニットセル１１がマトリクス
状に配列されている。入出力回路優先内部領域２０に
は、内部ブロック領域１０中のコアユニットセル１１と
同様のコアユニットセル２１がマトリクス状に配列され
ている。入出力専用ブロック領域３０には、出力用トラ
ンジスタ３１が配列されている。この半導体チップの外
縁の内側には入力用或いは出力用のパッド４０が複数配
列されている。
積回路を形成した半導体チップの部分平面図である。こ
の半導体チップには、チップの中央部分に定義された内
部ブロック領域１０と、該内部ブロック領域１０の外側
に定義された入出力回路優先内部領域２０と、該入出力
回路優先内部領域２０の外側に定義された入出力専用ブ
ロック領域３０とを有している。内部ブロック領域１０
には、単位トランジスタ等で構成され、内部ロジック回
路を形成するためのコアユニットセル１１がマトリクス
状に配列されている。入出力回路優先内部領域２０に
は、内部ブロック領域１０中のコアユニットセル１１と
同様のコアユニットセル２１がマトリクス状に配列され
ている。入出力専用ブロック領域３０には、出力用トラ
ンジスタ３１が配列されている。この半導体チップの外
縁の内側には入力用或いは出力用のパッド４０が複数配
列されている。
【００１１】ゲートアレイ集積回路を設計し、図１の半
導体チップに、内部ロジック回路、図３（ａ）のような
出力回路、及び図３（ｂ）のような入力回路を有するゲ
ートアレイ集積回路を配置配線する場合、まず、コアユ
ニットセル２１を選択的に接続することで、静電気保護
素子６を除く入力回路を構成すると共に、コアユニット
セル２１を選択的に接続することで、出力回路における
プリドライバ４を構成する。そして、入出力回路優先内
部領域２０の残ったコアユニットセル２１及び内部ブロ
ック領域１０中のコアユニットセル１１を選択的に接続
することにより、内部ロジック回路を構成する。さら
に、入出力専用ブロック領域３０中の出力用トランジス
タ３１を選択的に入力回路に接続することにより、静電
気保護素子６を入力回路に付加し、図３（ｂ）の回路を
形成する。さらに、出力用トランジスタ３１を選択的に
前記プリドライバ４及びパッド４０間に接続することに
より、図３（ａ）の出力回路を構成する。
導体チップに、内部ロジック回路、図３（ａ）のような
出力回路、及び図３（ｂ）のような入力回路を有するゲ
ートアレイ集積回路を配置配線する場合、まず、コアユ
ニットセル２１を選択的に接続することで、静電気保護
素子６を除く入力回路を構成すると共に、コアユニット
セル２１を選択的に接続することで、出力回路における
プリドライバ４を構成する。そして、入出力回路優先内
部領域２０の残ったコアユニットセル２１及び内部ブロ
ック領域１０中のコアユニットセル１１を選択的に接続
することにより、内部ロジック回路を構成する。さら
に、入出力専用ブロック領域３０中の出力用トランジス
タ３１を選択的に入力回路に接続することにより、静電
気保護素子６を入力回路に付加し、図３（ｂ）の回路を
形成する。さらに、出力用トランジスタ３１を選択的に
前記プリドライバ４及びパッド４０間に接続することに
より、図３（ａ）の出力回路を構成する。
【００１２】以上のように、この第１の実施形態では、
半導体チップの中央部分のコアユニットセル１１の配列
された領域を内部ブロック領域１０と定義し、該内部ブ
ロック領域１０の外側のコアユニットセル２１の配列さ
れた領域を入出力回路優先内部領域２０と定義し、該入
出力回路優先内部領域２０の外側に入出力専用ブロック
領域３０を定義し、その入出力回路優先内部領域２０に
はコアユニットセル２１を配置して内部ロジック回路と
入力回路と出力回路のプリドライバとを配置することが
可能な構成としている。そして、入出力回路優先内部領
域２０に、コアユニットセル２１を用いて、内部ロジッ
ク回路の一部と入力回路と出力回路のプリドライバとを
形成している。このようにすることで、例えばコアネッ
クデザインのゲートアレイ集積回路を設計する場合で
も、入出力回路優先内部領域２０の未使用部分に配置す
ることができ、チップサイズの増大を防ぐことができ
る。
半導体チップの中央部分のコアユニットセル１１の配列
された領域を内部ブロック領域１０と定義し、該内部ブ
ロック領域１０の外側のコアユニットセル２１の配列さ
れた領域を入出力回路優先内部領域２０と定義し、該入
出力回路優先内部領域２０の外側に入出力専用ブロック
領域３０を定義し、その入出力回路優先内部領域２０に
はコアユニットセル２１を配置して内部ロジック回路と
入力回路と出力回路のプリドライバとを配置することが
可能な構成としている。そして、入出力回路優先内部領
域２０に、コアユニットセル２１を用いて、内部ロジッ
ク回路の一部と入力回路と出力回路のプリドライバとを
形成している。このようにすることで、例えばコアネッ
クデザインのゲートアレイ集積回路を設計する場合で
も、入出力回路優先内部領域２０の未使用部分に配置す
ることができ、チップサイズの増大を防ぐことができ
る。
【００１３】第２の実施形態 図５は、本発明の第２の実施形態を示すゲートアレイ集
積回路を形成した半導体チップの部分平面図であり、第
１の実施形態を示す図１中の要素と共通の要素には共通
の符号が付されている。この半導体チップは、第１の実
施形態と同様に定義された内部ブロック領域１０、入出
力回路優先内部領域２０及び入出力専用ブロック領域３
０と、パッド４０を有し、第１の実施形態と同様の設計
方法により、ゲートアレイ集積回路の内部ロジック回
路、入力回路及び出力回路が構成されている。ただし、
内部ロジック回路のうちの入出力回路優先内部領域２０
に配置設計された回路は、入力回路及び出力回路に直接
インタフェースし、他の回路に比して高速動作を必要と
する回路（高速動作回路）２２になっている。以上のよ
うに、この第２の実施形態では、高速動作を必要とする
回路２２を入出力回路優先内部領域２０に配置してい
る。このようにすることで、第１の実施形態の利点に加
えて、さらに、次のような利点が得られる。
積回路を形成した半導体チップの部分平面図であり、第
１の実施形態を示す図１中の要素と共通の要素には共通
の符号が付されている。この半導体チップは、第１の実
施形態と同様に定義された内部ブロック領域１０、入出
力回路優先内部領域２０及び入出力専用ブロック領域３
０と、パッド４０を有し、第１の実施形態と同様の設計
方法により、ゲートアレイ集積回路の内部ロジック回
路、入力回路及び出力回路が構成されている。ただし、
内部ロジック回路のうちの入出力回路優先内部領域２０
に配置設計された回路は、入力回路及び出力回路に直接
インタフェースし、他の回路に比して高速動作を必要と
する回路（高速動作回路）２２になっている。以上のよ
うに、この第２の実施形態では、高速動作を必要とする
回路２２を入出力回路優先内部領域２０に配置してい
る。このようにすることで、第１の実施形態の利点に加
えて、さらに、次のような利点が得られる。
【００１４】微細化と高速化に伴い、配線負荷による遅
延時間増大の問題になり、内部ブロック回路では特に配
線長によって動作速度が制限される。ここで、入力回路
及び出力回路に直接インタフェースし、高速動作を必要
とする回路２２を入出力回路優先内部領域２０に優先的
に配置することにより、該回路２２が入力回路及び出力
回路に対して最短配置となり、配線長も最短となるの
で、動作速度の向上が図れる。特に、外部から高速信号
を受け、内部ではそれを分周して用いるゲートアレイ回
路における分周器等を、回路２２として入出力回路優先
内部領域２０に配置すると、動作速度の向上が顕著にな
る。
延時間増大の問題になり、内部ブロック回路では特に配
線長によって動作速度が制限される。ここで、入力回路
及び出力回路に直接インタフェースし、高速動作を必要
とする回路２２を入出力回路優先内部領域２０に優先的
に配置することにより、該回路２２が入力回路及び出力
回路に対して最短配置となり、配線長も最短となるの
で、動作速度の向上が図れる。特に、外部から高速信号
を受け、内部ではそれを分周して用いるゲートアレイ回
路における分周器等を、回路２２として入出力回路優先
内部領域２０に配置すると、動作速度の向上が顕著にな
る。
【００１５】第３の実施形態 図６は、本発明の第３の実施形態を示すゲートアレイ集
積回路を形成した半導体チップの部分平面図であり、第
１の実施形態を示す図１中の要素と共通の要素には共通
の符号が付されている。この半導体チップは、第１の実
施形態と同様に定義された内部ブロック領域１０と、入
出力回路優先内部領域２０及び入出力専用ブロック領域
３０と、パッド４０とを有し、第１の実施形態と同様の
設計方法により、ゲートアレイ集積回路の内部ロジック
回路、入力回路及び出力回路が構成されている。ただ
し、内部ロジック回路のうちの入出力回路優先内部領域
２０に配置設計された回路は、入力回路及び出力回路に
直接インタフェースし、ゲートアレイ集積回路のバウン
ダリースキャンテストに用いる回路（ＢＳ）２３になっ
ている。以上のように、この第３の実施形態では、内部
ロジック回路のうちのバウンダリースキャンに用いる回
路２３を入出力回路優先内部領域２０に配置している。
このようにすることで、第１の実施形態の利点に加え
て、さらに、次のような利点が得られる。
積回路を形成した半導体チップの部分平面図であり、第
１の実施形態を示す図１中の要素と共通の要素には共通
の符号が付されている。この半導体チップは、第１の実
施形態と同様に定義された内部ブロック領域１０と、入
出力回路優先内部領域２０及び入出力専用ブロック領域
３０と、パッド４０とを有し、第１の実施形態と同様の
設計方法により、ゲートアレイ集積回路の内部ロジック
回路、入力回路及び出力回路が構成されている。ただ
し、内部ロジック回路のうちの入出力回路優先内部領域
２０に配置設計された回路は、入力回路及び出力回路に
直接インタフェースし、ゲートアレイ集積回路のバウン
ダリースキャンテストに用いる回路（ＢＳ）２３になっ
ている。以上のように、この第３の実施形態では、内部
ロジック回路のうちのバウンダリースキャンに用いる回
路２３を入出力回路優先内部領域２０に配置している。
このようにすることで、第１の実施形態の利点に加え
て、さらに、次のような利点が得られる。
【００１６】バウンダリースキャンに用いる回路２３を
入出力回路優先内部領域２０に優先的に配置することに
より、該回路２３が入力回路及び出力回路に対して最短
配置となり、配線長も最短となるので、遅延時間を低減
できる。また、そのバウンダリースキャンに用いる回路
２３を配置する領域には、他の内部ブロック回路も配置
が可能なので、バウンダリースキャンに用いる回路２３
の配置があらかじめ決められているゲートアレイ集積回
路とは異なり、バウンダリースキャンを行わない場合の
回路デザインにおいて、回路２３を配置する領域の未使
用セルを有効活用できる。なお、本発明は、上記実施形
態に限定されず種々の変形が可能である。例えば、出力
用トランジスタ３１を用いて入力回路の静電気保護素子
６を構成したが、静電気保護素子６を構成しなくてもよ
い。静電気保護素子６が不要な場合には、パッド４０と
入力回路のバッファ７，８を直接接続すればよい。
入出力回路優先内部領域２０に優先的に配置することに
より、該回路２３が入力回路及び出力回路に対して最短
配置となり、配線長も最短となるので、遅延時間を低減
できる。また、そのバウンダリースキャンに用いる回路
２３を配置する領域には、他の内部ブロック回路も配置
が可能なので、バウンダリースキャンに用いる回路２３
の配置があらかじめ決められているゲートアレイ集積回
路とは異なり、バウンダリースキャンを行わない場合の
回路デザインにおいて、回路２３を配置する領域の未使
用セルを有効活用できる。なお、本発明は、上記実施形
態に限定されず種々の変形が可能である。例えば、出力
用トランジスタ３１を用いて入力回路の静電気保護素子
６を構成したが、静電気保護素子６を構成しなくてもよ
い。静電気保護素子６が不要な場合には、パッド４０と
入力回路のバッファ７，８を直接接続すればよい。
【００１７】
【発明の効果】以上詳細に説明したように、第１〜第４
の発明によれば、半導体チップの周辺部に出力ドライバ
となるトランジスタを配列し、該周辺部の内側には、単
位トランジスタを用いて形成したコアユニットセルをマ
トリクス状に配列しておき、半導体チップの内側の部分
の中央部を内部ブロック領域と定義すると共に内部ブロ
ック領域の外側を入出力回路優先内部領域と定義し、入
力回路及びプリドライバを入出力回路優先内部領域のコ
アユニットセルを選択的に接続することで構成し、内部
ロジック回路を該内部ブロック領域及び該入出力回路優
先内部領域の該コアユニットセルを選択的に接続するこ
とで構成するので、従来ではプリドライバのみが形成さ
れる領域に、入出力回路及び内部ロジック回路の両方が
形成される。よって、例えばコアネックデザインのゲー
トアレイ集積回路を設計する場合でも、入出力回路優先
内部領域の未使用部分に内部ロジック回路を効果的に配
置することができ、チップサイズの増大を防ぐことがで
きる。第５〜第８の発明によれば、周辺部に出力用トラ
ンジスタを配列し、該周辺部の内側に単位トランジスタ
を用いて形成したコアユニットセルをマトリクス状に配
列した構成とし、入力回路及びプリドライバは、半導体
チップの内側の部分における外側のコアユニットセルに
より形成し、内部ロジック回路は、半導体チップの内側
の部分における外側のコアユニットセルと中央部分のコ
アユニットセルとにより形成したので、その半導体チッ
プの内側の部分における外側のコアユニットセルが有効
に利用でき、チップサイズが小形化できる。
の発明によれば、半導体チップの周辺部に出力ドライバ
となるトランジスタを配列し、該周辺部の内側には、単
位トランジスタを用いて形成したコアユニットセルをマ
トリクス状に配列しておき、半導体チップの内側の部分
の中央部を内部ブロック領域と定義すると共に内部ブロ
ック領域の外側を入出力回路優先内部領域と定義し、入
力回路及びプリドライバを入出力回路優先内部領域のコ
アユニットセルを選択的に接続することで構成し、内部
ロジック回路を該内部ブロック領域及び該入出力回路優
先内部領域の該コアユニットセルを選択的に接続するこ
とで構成するので、従来ではプリドライバのみが形成さ
れる領域に、入出力回路及び内部ロジック回路の両方が
形成される。よって、例えばコアネックデザインのゲー
トアレイ集積回路を設計する場合でも、入出力回路優先
内部領域の未使用部分に内部ロジック回路を効果的に配
置することができ、チップサイズの増大を防ぐことがで
きる。第５〜第８の発明によれば、周辺部に出力用トラ
ンジスタを配列し、該周辺部の内側に単位トランジスタ
を用いて形成したコアユニットセルをマトリクス状に配
列した構成とし、入力回路及びプリドライバは、半導体
チップの内側の部分における外側のコアユニットセルに
より形成し、内部ロジック回路は、半導体チップの内側
の部分における外側のコアユニットセルと中央部分のコ
アユニットセルとにより形成したので、その半導体チッ
プの内側の部分における外側のコアユニットセルが有効
に利用でき、チップサイズが小形化できる。
【図１】本発明の第１の実施形態を示すゲートアレイ集
積回路を形成した半導体チップの部分平面図である。
積回路を形成した半導体チップの部分平面図である。
【図２】従来のゲートアレイ集積回路の構成を示す平面
図である。
図である。
【図３】入出力回路の構成例を示す図である。
【図４】図２の課題を示す平面図である。
【図５】本発明の第２の実施形態を示すゲートアレイ集
積回路を形成した半導体チップの部分平面図である。
積回路を形成した半導体チップの部分平面図である。
【図６】本発明の第３の実施形態を示すゲートアレイ集
積回路を形成した半導体チップの部分平面図である。
積回路を形成した半導体チップの部分平面図である。
１０ 内部ブロック領域１０ １１，２１ コアユニットセル ２０ 入出力回路優先内部領域 ３０ 入出力専用ブロック領域 ３１ 出力用トランジスタ ４０ パッド
Claims (8)
- 【請求項１】 内部ロジック回路と、該内部ロジック回
路に信号を入力する入力回路と、該内部ロジック回路か
ら出力する信号を予備駆動するプリドライバ及び該予備
駆動された信号を駆動して外部に出力する出力ドライバ
からなる出力回路とを有するゲートアレイ集積回路を半
導体チップに配置配線するゲートアレイ集積回路の設計
方法において、 前記半導体チップの周辺部に前記出力ドライバとなる出
力用トランジスタを配列し、該周辺部の内側には、前記
内部ロジック回路を構成する単位トランジスタを用いて
形成したコアユニットセルをマトリクス状に配列してお
き、 前記半導体チップの前記内側の部分の中央部を内部ブロ
ック領域と定義すると共に該内側の部分における該内部
ブロック領域の外側を入出力回路優先内部領域と定義
し、前記入力回路及び前記プリドライバを該入出力回路
優先内部領域の前記コアユニットセルを選択的に接続す
ることで構成し、前記内部ロジック回路を該内部ブロッ
ク領域及び該入出力回路優先内部領域の該セルを選択的
に接続することで構成し、 前記半導体チップの周辺部に配列された前記出力用トラ
ンジスタと前記プリドライバとを選択的に接続すること
で前記出力回路を構成する、ことを特徴とするゲートア
レイ集積回路の設計方法。 - 【請求項２】 前記半導体チップの周辺部に配列された
前記出力用トランジスタを選択的に前記入力回路に接続
することにより、静電気保護素子を形成することを特徴
とする請求項１記載のゲートアレイ集積回路の設計方
法。 - 【請求項３】 前記内部ロジック回路のうちの前記入力
回路及び出力回路に直接インタフェースし他の回路に比
して高速動作を必要とする回路を優先的に前記入出力回
路優先内部領域に構成することを特徴とする請求項１ま
たは２記載のゲートアレイ集積回路の設計方法。 - 【請求項４】 前記内部ロジック回路のうちの前記入力
回路及び出力回路に直接インタフェースし前記ゲートア
レイ集積回路のバウンダリースキャンテストに用いる回
路を優先的に前記入出力回路優先内部領域に構成するこ
とを特徴とする請求項１または２記載のゲートアレイ集
積回路の設計方法。 - 【請求項５】 半導体チップに形成され、内部ロジック
回路と、該内部ロジック回路に信号を入力する入力回路
と、該内部ロジック回路から出力する信号を予備駆動す
るプリドライバ及び該予備駆動された信号を駆動して外
部に出力する出力ドライバからなる出力回路とを有する
ゲートアレイ集積回路において、 前記半導体チップは、周辺部に出力用トランジスタを配
列し、該周辺部の内側にトランジスタを用いて形成した
コアユニットセルをマトリクス状に配列した構成とし、 前記入力回路及び前記プリドライバは、前記半導体チッ
プの内側の部分における外側のコアユニットセルにより
形成し、 前記内部ロジック回路は、前記半導体チップの内側の部
分における前記外側のコアユニットセルと中央部分のコ
アユニットセルとにより形成し、 前記出力ドライバは前記出力用トランジスタにより形成
したことを特徴とするゲートアレイ集積回路。 - 【請求項６】 前記半導体チップの周辺部に配列された
前記出力用トランジスタを選択的に前記入力回路に接続
することにより、静電保護素子を形成したことを特徴と
する請求項５記載のゲートアレイ集積回路。 - 【請求項７】 前記内部ロジック回路のうちの前記入力
回路及び出力回路に直接インタフェースし他の回路に比
して高速動作を必要とする回路は、前記半導体チップの
内側の部分における前記外側のコアユニットセルにより
構成したことを特徴とする請求項５または６記載のゲー
トアレイ集積回路。 - 【請求項８】 前記内部ロジック回路のうちの前記入力
回路及び出力回路に直接インタフェースし前記ゲートア
レイ集積回路のバウンダリースキャンテストに用いる回
路は、前記半導体チップの内側の部分における前記外側
のコアユニットセルにより構成したことを特徴とする請
求項５または６記載のゲートアレイ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10265827A JP2000101054A (ja) | 1998-09-21 | 1998-09-21 | ゲートアレイ集積回路の設計方法及びこれを用いたゲートアレイ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10265827A JP2000101054A (ja) | 1998-09-21 | 1998-09-21 | ゲートアレイ集積回路の設計方法及びこれを用いたゲートアレイ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000101054A true JP2000101054A (ja) | 2000-04-07 |
Family
ID=17422613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10265827A Pending JP2000101054A (ja) | 1998-09-21 | 1998-09-21 | ゲートアレイ集積回路の設計方法及びこれを用いたゲートアレイ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000101054A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316334B1 (en) * | 1999-04-12 | 2001-11-13 | Tanner Research, Inc. | Method of fabricating various-sized passivated integrated circuit chips from a borderless gate array |
| JP2008206307A (ja) * | 2007-02-20 | 2008-09-04 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| CN101345437A (zh) * | 2007-07-13 | 2009-01-14 | 精工爱普生株式会社 | 送电装置及电子设备 |
-
1998
- 1998-09-21 JP JP10265827A patent/JP2000101054A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316334B1 (en) * | 1999-04-12 | 2001-11-13 | Tanner Research, Inc. | Method of fabricating various-sized passivated integrated circuit chips from a borderless gate array |
| JP2008206307A (ja) * | 2007-02-20 | 2008-09-04 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| CN101345437A (zh) * | 2007-07-13 | 2009-01-14 | 精工爱普生株式会社 | 送电装置及电子设备 |
| JP2009022126A (ja) * | 2007-07-13 | 2009-01-29 | Seiko Epson Corp | 送電装置及び電子機器 |
| JP4561786B2 (ja) * | 2007-07-13 | 2010-10-13 | セイコーエプソン株式会社 | 送電装置及び電子機器 |
| CN101345437B (zh) * | 2007-07-13 | 2012-12-12 | 精工爱普生株式会社 | 送电装置及电子设备 |
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