JP2008206307A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】外部デバイスを安定して効率良く駆動できる集積回路装置等の提供。
【解決手段】集積回路装置は、Ｎ型パワーＭＯＳトランジスタ及びＰ型パワーＭＯＳトランジスタにより構成される外部ドライバのＮ型パワーＭＯＳトランジスタを駆動するプリドライバＰＲ１と、Ｐ型パワーＭＯＳトランジスタを駆動するプリドライバＰＲ２と、低電位側電源パッドＰＶＳＳ１と、出力パッドＰＤＮ１、ＰＤＰ１と、高電位側電源パッドＰＶＤＤ１を含む。電源パッドＰＶＳＳ１、出力パッドＰＤＮ１、ＰＤＰ１はＤ１方向に沿って配置される。プリドライバＰＲ１は、電源パッドＰＶＳＳ１及び出力パッドＰＤＮ１のＤ２方向側に配置され、プリドライバＰＲ２は、出力パッドＰＤＰ１及び電源パッドＰＶＤＤ１のＤ２方向側に配置される。
【選択図】図３

Description

本発明は、集積回路装置及び電子機器に関する。

近年、電磁誘導を利用し、金属部分の接点がなくても電力伝送を可能にする無接点電力伝送（非接触電力伝送）が脚光を浴びている、この無接点電力伝送の適用例として、携帯電話機や家庭用機器（例えば電話機の子機）の充電などが提案されている。

無接点電力伝送の従来技術として特許文献１がある。この特許文献１では、送電ドライバの出力に接続されたコンデンサと１次コイルとにより共振回路を構成して、送電装置（１次側）から受電装置（２次側）に電力を供給している。また半導体パワーモジュールの従来技術として特許文献２がある。

１次コイルを駆動する送電ドライバ（外部ドライバ）は、例えば外付けのＮ型パワーＭＯＳトランジスタ及びＰ型パワーＭＯＳトランジスタにより構成できる。これらのＮ型、Ｐ型のパワーＭＯＳトランジスタ（ＭＯＳＦＥＴ）のサイズは大きく、寄生容量が大きい。従って、電力伝送の損失低減と高周波駆動に対応するためには、送電ドライバを制御する集積回路装置（送電制御装置）のプリドライバには、パワーＭＯＳトランジスタの寄生容量を高速で充放電できる性能が要求される。またＮ型、Ｐ型のパワーＭＯＳトランジスタが共にオンになる期間が生じると、高電位側電源から低電位側電源にこれらのトランジスタを介して貫通電流が流れてしまうという問題もある。
特開２００６−６０９０９号公報 特開平６−２１３３０号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、外部デバイスを安定して効率良く駆動できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、Ｎ型パワーＭＯＳトランジスタ及びＰ型パワーＭＯＳトランジスタにより構成される外部ドライバの前記Ｎ型パワーＭＯＳトランジスタを駆動する第１のプリドライバと、前記外部ドライバの前記Ｐ型パワーＭＯＳトランジスタを駆動する第２のプリドライバと、前記第１、第２のプリドライバに低電位側電源を供給するための低電位側電源パッドと、前記第１のプリドライバの出力信号を出力するための第１の出力パッドと、前記第２のプリドライバの出力信号を出力するための第２の出力パッドと、前記第１、第２のプリドライバに高電位側電源を供給するための高電位側電源パッドとを含み、前記低電位側電源パッド、前記第１、第２の出力パッド、前記高電位側電源パッドは、第１の方向に沿って配置され、前記第１のプリドライバは、前記第１の方向に直交する方向を第２の方向とした場合に、前記低電位側電源パッド及び前記第１の出力パッドの前記第２の方向側に配置され、前記第２のプリドライバは、前記第２の出力パッド及び前記高電位側電源パッドの前記第２の方向側に配置される集積回路装置に関係する。

本発明によれば、低電位側電源パッド及び第１の出力パッドの第２の方向側に、第１のプリドライバが配置され、第２の出力パッド及び高電位側電源パッドの第２の方向側に、第２のプリドライバが配置される。従って、低電位側電源パッドから第１のプリドライバへの配線や、高電位側電源パッドから第２のプリドライバへの配線を短くでき、配線の寄生抵抗を小さくできるため、外部ドライバを安定して効率良く駆動することが可能になる。

また本発明では、前記第１、第２のプリドライバに低電位側電源を供給するための低電位側電源線が、前記第１、第２のプリドライバの配置領域において前記第１の方向に沿って配線され、前記低電位側電源パッドと前記低電位側電源線を接続するための第１の接続線が、前記低電位側電源パッドから前記第１のプリドライバの低電位側電源接続ノードに対して前記第２の方向に沿って配線され、前記第１のプリドライバの出力に接続される第１の出力線が、前記第１のプリドライバの配置領域において前記第１の方向に沿って配線され、前記第１の出力パッドと前記第１の出力線を接続するための第２の接続線が、前記第１の出力パッドから前記第１のプリドライバの出力接続ノードに対して前記第２の方向に沿って配線され、前記第２のプリドライバの出力に接続される第２の出力線が、前記第２のプリドライバの配置領域において前記第１の方向に沿って配線され、前記第２の出力パッドと前記第２の出力線を接続するための第３の接続線が、前記第２の出力パッドから前記第２のプリドライバの出力接続ノードに対して前記第２の方向に沿って配線され、前記第１及び第２のプリドライバに高電位側電源を供給するための高電位側電源線が、前記第１、第２のプリドライバの配置領域において前記第１の方向に沿って配線され、前記高電位側電源パッドと前記高電位側電源線を接続するための第４の接続線が、前記高電位側電源パッドから前記第２のプリドライバの高電位側電源線接続ノードに対して前記第２の方向に沿って配線されてもよい。

このようにすれば、第１、第２のプリドライバに対して短い距離の配線で低電位側電源、高電位側電源を供給できる。また第１、第２のプリドライバからの出力信号を短い距離の配線で出力できる。これにより、配線の寄生抵抗を小さくでき、貫通電流やオーバシュート雑音等の低減が可能になる。

また本発明では、前記第１、第２のプリドライバの低電位側電源線及び高電位側電源線は、集積回路装置の他の回路の低電位側電源線及び高電位側電源線と分離されて配線されてもよい。

このようにすれば、第１、第２のプリドライバで発生するノイズが、低電位側電源線や高電位側電源線を介して他の回路に伝わるのを防止できる。

また本発明では、前記低電位側電源パッド、前記第１、第２の出力パッド及び前記高電位側電源パッドと、前記第１、第２のプリドライバとの間には、プリドライバ用の静電気保護素子が配置される静電気保護領域が設けられ、前記低電位側電源パッドに接続されると共に前記プリドライバ用の静電気保護素子に低電位側電源を供給するための静電気用の低電位側電源線が、前記静電気保護領域において前記第１の方向に沿って配線され、前記高電位側電源パッドに接続されると共に前記プリドライバ用の静電気保護素子に高電位側電源を供給するための静電気用の高電位側電源線が、前記静電気保護領域において前記第１の方向に沿って配線され、前記静電気用の低電位側電源線及び高電位側電源線が、他の回路の静電気用の低電位側電源線及び高電位側電源線と分離されて配線されてもよい。

このようにすれば、第１、第２のプリドライバで発生するノイズが、静電気用の低電位側電源線や高電位側電源線を介して他の回路に伝わるのを防止できる。

また本発明では、前記第１のプリドライバの配置領域では、前記第１のプリドライバを構成する第１のＰ型トランジスタと第１のＮ型トランジスタとが前記第２の方向に沿って配置され、前記第２のプリドライバの配置領域では、前記第２のプリドライバを構成する第２のＰ型トランジスタと第２のＮ型トランジスタとが前記第２の方向に沿って配置されてもよい。

このようにすれば、第１、第２のプリドライバをコンパクトにレイアウトすることが可能になる。

また本発明では、前記第１のＮ型トランジスタ、前記第１のＰ型トランジスタ、前記第２のＮ型トランジスタ、前記第２のＰ型トランジスタの各々は、並列接続された複数のユニットトランジスタにより構成され、その各々が前記第１のＮ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第１のＮ型用ゲート制御回路と、その各々が前記第１のＰ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第１のＰ型用ゲート制御回路と、その各々が前記第２のＮ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第２のＮ型用ゲート制御回路と、その各々が前記第２のＰ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第２のＰ型用ゲート制御回路とを含んでもよい。

このようにすれば、ゲート制御信号を用いて、第１のＮ型トランジスタ、第１のＰ型トランジスタ、第２のＮ型トランジスタ、第２のＰ型トランジスタのオン・オフの仕方を詳細に制御することが可能になる。

また本発明では、前記第１のＮ型用ゲート制御回路は、前記第１のＮ型トランジスタをオンにする場合には、前記第１のＮ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第１のＮ型トランジスタをオフにする場合には、前記第１のＮ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、前記第１のＰ型用ゲート制御回路は、前記第１のＰ型トランジスタをオンにする場合には、前記第１のＰ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第１のＰ型トランジスタをオフにする場合には、前記第１のＰ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、前記第２のＮ型用ゲート制御回路は、前記第２のＮ型トランジスタをオンにする場合には、前記第２のＮ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第２のＮ型トランジスタをオフにする場合には、前記第２のＮ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、前記第２のＰ型用ゲート制御回路は、前記第２のＰ型トランジスタをオンにする場合には、前記第２のＰ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第２のＰ型トランジスタをオフにする場合には、前記第２のＰ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力してもよい。

このようにすれば、第１のＮ型トランジスタ、第１のＰ型トランジスタ、第２のＮ型トランジスタ、第２のＰ型トランジスタがオンするときのオーバシュートノイズを低減できると共に貫通電流の発生を防止できる。

また本発明では、前記第２の方向の反対方向を第４の方向とした場合に、前記第１のＮ型トランジスタ及び前記第１のＰ型トランジスタを構成するユニットトランジスタの前記第２の方向側に、前記第１のＮ型用ゲート制御回路、前記第１のＰ型用ゲート制御回路の一方が配置され、前記第１のＮ型トランジスタ及び前記第１のＰ型トランジスタを構成するユニットトランジスタの前記第４の方向側に、前記第１のＮ型用ゲート制御回路、前記第１のＰ型用ゲート制御回路の他方が配置され、前記第２のＮ型トランジスタ及び前記第２のＰ型トランジスタを構成するユニットトランジスタの前記第２の方向側に、前記第２のＮ型用ゲート制御回路、前記第２のＰ型用ゲート制御回路の一方が配置され、前記第２のＮ型トランジスタ及び前記第２のＰ型トランジスタを構成するユニットトランジスタの前記第４の方向側に、前記第２のＮ型用ゲート制御回路、前記第２のＰ型用ゲート制御回路の他方が配置されてもよい。

このようにすれば、ゲート制御回路からのゲート制御信号をショートパスでユニットトランジスタに配線することができ、レイアウト効率を向上できる。またゲート制御信号線の寄生抵抗の低減等も図れる。

また本発明では、第２のＮ型パワーＭＯＳトランジスタ及び第２のＰ型パワーＭＯＳトランジスタにより構成される第２の外部ドライバの前記第２のＮ型パワーＭＯＳトランジスタを駆動する第３のプリドライバと、前記第２の外部ドライバの前記第２のＰ型パワーＭＯＳトランジスタを駆動する第４のプリドライバを含み、集積回路装置の前記第１の方向に沿った辺を第１の辺とし、集積回路装置の前記第２の方向に沿った辺を第２の辺とした場合に、前記第１、第２のプリドライバは、集積回路装置の前記第１の辺に沿って配置され、前記第３、第４のプリドライバは、集積回路装置の前記第２の辺に沿って配置されてもよい。

また本発明は、Ｎ型パワーＭＯＳトランジスタ及びＰ型パワーＭＯＳトランジスタにより構成される外部ドライバの前記Ｎ型パワーＭＯＳトランジスタを駆動する第１のプリドライバと、前記外部ドライバの前記Ｐ型パワーＭＯＳトランジスタを駆動する第２のプリドライバと、第２のＮ型パワーＭＯＳトランジスタ及び第２のＰ型パワーＭＯＳトランジスタにより構成される第２の外部ドライバの前記第２のＮ型パワーＭＯＳトランジスタを駆動する第３のプリドライバと、前記第２の外部ドライバの前記第２のＰ型パワーＭＯＳトランジスタを駆動する第４のプリドライバと、前記第１のプリドライバの出力信号を出力するための第１の出力パッドと、前記第２のプリドライバの出力信号を出力するための第２の出力パッドと、前記第３のプリドライバの出力信号を出力するための第３の出力パッドと、前記第４のプリドライバの出力信号を出力するための第４の出力パッドとを含み、集積回路装置の第１の方向に沿った辺を第１の辺とし、集積回路装置の前記第１の方向に直交する第２の方向に沿った辺を第２の辺とした場合に、前記第１、第２のプリドライバは、集積回路装置の前記第１の辺に沿って配置され、前記第３、第４のプリドライバは、集積回路装置の前記第２の辺に沿って配置される集積回路装置に関係する。

本発明によれば、第１、第２のプリドライバは集積回路装置の第１の辺に沿って配置され、第３、第４のドライバは集積回路装置の第２の辺に沿って配置される。従って、第１〜第４のプリドライバを、第１、第２の辺により形成される集積回路装置のコーナー領域に集めて配置することが可能になる。従って、第１〜第４のプリドライバと他の回路との間の電源分離等が容易になり、第１〜第４のプリドライバのノイズが他の回路に及ぼす悪影響を抑えることが可能になる。

また本発明では、前記第１、第２のプリドライバの前記第２の方向側であって、前記第３、第４のプリドライバの前記第１の方向側に、前記第１、第２、第３、第４のプリドライバを制御するための制御ロジック回路が配置されてもよい。

このようにすれば、制御ロジック回路と、第１、第２のプリドライバとの間の信号線をショートパスで配線でき、レイアウト効率を向上できる。

また本発明では、１次コイルと２次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送し、前記受電装置の負荷に対して電力を供給する無接点電力伝送システムの前記送電装置に設けられる集積回路装置であって、前記外部ドライバは、前記１次コイルの一端を駆動するための第１の送電ドライバであり、前記第２の外部ドライバは、前記１次コイルの他端を駆動するための第２の送電ドライバであってもよい。

このようにすれば、無接点電力伝送システムの第１、第２の送電ドライバを効率良く駆動することができ、電力伝送効率の向上等を図れる。

また本発明は、外部デバイスを駆動するドライバと、前記ドライバに低電位側電源を供給するための低電位側電源パッドと、前記ドライバの出力信号を出力するための出力パッドと、前記ドライバに高電位側電源を供給するための高電位側電源パッドとを含み、前記低電位側電源パッド、前記出力パッド、前記高電位側電源パッドは第１の方向に沿って配置され、前記ドライバは、前記第１の方向に直交する方向を第２の方向とした場合に、前記低電位側電源パッド、前記出力パッド及び前記高電位側電源パッドの前記第２の方向側に配置され、前記ドライバの配置領域では、前記ドライバを構成するＰ型トランジスタとＮ型トランジスタとが前記第２の方向に沿って配置され、前記Ｎ型トランジスタ、前記Ｐ型トランジスタの各々は、並列接続された複数のユニットトランジスタにより構成され、その各々が前記Ｎ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力するＮ型用ゲート制御回路と、その各々が前記Ｐ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力するＰ型用ゲート制御回路を含む集積回路装置に関係する。

本発明によれば、低電位側電源パッド、出力パッド、高電位側電源パッドが第１の方向に沿って配置され、低電位側電源パッド、出力パッド、高電位側電源パッドの第２の方向側にドライバが配置される。従って、低電位側電源パッドからドライバへの配線や、高電位側電源パッドからドライバへの配線を短くでき、配線の寄生抵抗を小さくできるため、外部デバイスを安定して効率良く駆動することが可能になる。

また本発明では、前記Ｎ型用ゲート制御回路は、前記Ｎ型トランジスタをオンにする場合には、前記Ｎ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記Ｎ型トランジスタをオフにする場合には、前記Ｎ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、前記Ｐ型用ゲート制御回路は、前記Ｐ型トランジスタをオンにする場合には、前記Ｐ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記Ｐ型トランジスタをオフにする場合には、前記Ｐ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力してもよい。

このようにすれば、Ｎ型トランジスタ、Ｐ型トランジスタがオンするときのオーバシュートノイズを低減できると共に貫通電流の発生を防止できる。

また本発明では、前記第２の方向の反対方向を第４の方向とした場合に、前記Ｎ型トランジスタ及び前記Ｐ型トランジスタを構成するユニットトランジスタの前記第２の方向側に、前記Ｎ型用ゲート制御回路、前記Ｐ型用ゲート制御回路の一方が配置され、前記Ｎ型トランジスタ及び前記Ｐ型トランジスタを構成するユニットトランジスタの前記第４の方向側に、前記Ｎ型用ゲート制御回路、前記Ｐ型用ゲート制御回路の他方が配置されてもよい。

このようにすれば、ゲート制御回路からのゲート制御信号をショートパスでユニットトランジスタに配線することができ、レイアウト効率を向上できる。またゲート制御信号線の寄生抵抗の低減等も図れる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動されるデバイスを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．プリドライバ
図１に本実施形態の集積回路装置、プリドライバの配置構成例を示す。図１において、集積回路装置の第１の辺ＳＤ１に沿った方向が第１の方向Ｄ１になっており、第１の方向に直交する方向が第２の方向Ｄ２になっている。また第１の方向Ｄ１の反対方向が第３の方向Ｄ３になっており、第２の方向Ｄ２の反対方向が第４の方向Ｄ４になっている。なお図１では、Ｄ１方向が右方向、Ｄ３方向が左方向になっているが、Ｄ１方向が左方向で、Ｄ３方向が右方向であってもよい。またＤ２方向が下方向、Ｄ４方向が上方向になっているが、Ｄ２方向が上方向で、Ｄ４方向が下方向であってもよい。

図１の集積回路装置は第１、第２のプリドライバＰＲ１、ＰＲ２を含む。また低電位側電源パッドＰＶＳＳ１、第１の出力パッドＰＤＮ１、第２の出力パッドＰＤＰ１、高電位側電源パッドＰＶＤＤ１を含む。これらのパッド（電極、端子）は、集積回路装置の例えば第１の辺ＳＤ１に沿って配置される。

集積回路装置の外部には、外部ドライバＤＲ１が設けられている。この外部ドライバＤＲ１は、外付け部品であるＮ型パワーＭＯＳトランジスタＰＴＮ１（広義にはＮ型トランジスタ、Ｎ型ＭＯＳトランジスタ）とＰ型パワーＭＯＳトランジスタＰＴＰ１（広義にはＰ型トランジスタ、Ｐ型ＭＯＳトランジスタ）により構成される。具体的には、トランジスタＰＴＰ１のソースには高電位側の電源ＶＤＤ１が供給され、トランジスタＰＴＮ１のソースには低電位側の電源ＶＳＳ１が供給され、ＰＴＰ１のドレインとＰＴＮ１のドレインが接続されている。この外部ドライバＤＲ１としては、無接点電力伝送において１次コイルを駆動する送電ドライバや、モータを駆動するモータドライバなどの様々なドライバが考えられる。

プリドライバＰＲ１は、外部ドライバＤＲ１のＮ型パワーＭＯＳトランジスタＰＴＮ１を駆動する。具体的にはプリドライバＰＲ１としては、Ｎ型トランジスタ及びＰ型トランジスタにより構成されるインバータ回路を用いることができる。そしてプリドライバＰＲ１の出力信号ＤＮ１が、出力パッドＰＤＮ１を介してＮ型パワーＭＯＳトランジスタＰＴＮ１のゲートに入力され、トランジスタＰＴＮ１のオン・オフ制御が行われる。

プリドライバＰＲ２は、外部ドライバＤＲ１のＰ型パワーＭＯＳトランジスタＰＴＰ１を駆動する。具体的には、プリドライバＰＲ２としては、Ｎ型トランジスタ及びＰ型トランジスタにより構成されるインバータ回路を用いることができる。そしてプリドライバＰＲ２の出力信号ＤＰ１が、出力パッドＰＤＰ１を介してＰ型パワーＭＯＳトランジスタＰＴＰ１のゲートに入力され、トランジスタＰＴＰ１のオン・オフ制御が行われる。

この場合に、出力信号ＤＮ１、ＤＰ１は、アクティブになる期間が互いにオーバラップしないノン・オーバラップ信号になっており、これにより、電源ＶＤＤ１からトランジスタＰＴＰ１、ＰＴＮ１を介して電源ＶＳＳ１に貫通電流が流れるのを防止できる。

電源パッドＰＶＳＳ１は、プリドライバＰＲ１、ＰＲ２に低電位側電源ＶＳＳ１を供給するためのパッドである。具体的にはプリドライバＰＲ１、ＰＲ２の低電位側の電源線ＶＳＬ１が、第１の接続線ＣＬ１を介して電源パッドＰＶＳＳ１に接続される。また電源ＶＳＳ１は、外部ドライバＤＲ１の低電位側の電源にもなっており、ＶＳＳ１の電源線は回路基板上の配線によりトランジスタＰＴＮ１のソースに接続される。

パッドＰＤＮ１は、プリドライバＰＲ１の出力信号ＤＮ１を出力するためのパッドである。具体的にはプリドライバＰＲ１の第１の出力線ＱＬ１が第２の接続線ＣＬ２を介してパッドＰＤＮ１に接続され、これらのＱＬ１、ＣＬ２、ＰＤＮ１を介して信号ＤＮ１が外部に出力される。

パッドＰＤＰ１は、プリドライバＰＲ２の出力信号ＤＰ１を出力するためのパッドである。具体的には、プリドライバＰＲ２の第２の出力線ＱＬ２が第３の接続線ＣＬ３を介してパッドＰＤＰ１に接続され、これらのＱＬ２、ＣＬ３、ＰＤＰ１を介して信号ＤＰ１が外部に出力される。

電源パッドＰＶＤＤ１は、プリドライバＰＲ１、ＰＲ２に高電位側電源ＶＤＤ１を供給するためのパッドである。具体的にはプリドライバＰＲ１、ＰＲ２の高電位側の電源線ＶＤＬ１が、第４の接続線ＣＬ４を介して電源パッドＰＶＤＤ１に接続される。また電源ＶＤＤ１は、外部ドライバＤＲ１の高電位側の電源にもなっており、ＶＤＤ１の電源線は回路基板上の配線によりトランジスタＰＴＰ１のソースに接続される。

図１に示すように本実施形態では、低電位側の電源パッドＰＶＳＳ１、第１、第２の出力パッドＰＤＮ１、ＰＤＰ１、高電位側の電源パッドＰＶＤＤ１が、Ｄ１方向に沿って配置される。具体的には電源パッドＰＶＳＳ１のＤ１方向側に出力パッドＰＤＮ１が配置され、ＰＤＮ１のＤ１方向側に出力パッドＰＤＰ１が配置され、ＰＤＰ１のＤ１方向側に電源パッドＰＶＤＤ１が配置される。

またプリドライバＰＲ１は、Ｄ１方向に直交する方向をＤ２方向とした場合に、電源パッドＰＶＳＳ１、出力パッドＰＤＮ１のＤ２方向側に配置される。またプリドライバＰＲ２は、出力パッドＰＤＰ１、電源パッドＰＶＤＤ１のＤ２方向側に配置される。

図２（Ａ）にプリドライバＰＲ１、ＰＲ２の回路構成例を示す。プリドライバＰＲ１はＰ型のトランジスタＴＰ１とＮ型のトランジスタＴＮ１により構成される。そしてトランジスタＴＰ１のソースには電源ＶＤＤ１が供給され、トランジスタＴＮ１のソースには電源ＶＳＳ１が供給される。プリドライバＰＲ２はＰ型のトランジスタＴＰ２とＮ型のトランジスタＴＮ２により構成される。そしてトランジスタＴＰ２のソースには電源ＶＤＤ１が供給され、トランジスタＴＮ２のソースには電源ＶＳＳ１が供給される。

外部ドライバＤＲ１のパワーＭＯＳトランジスタＰＴＰ１、ＰＴＮ１のトランジスタサイズは非常に大きい。従って、これらのトランジスタＰＴＰ１、ＰＴＮ１が共にオンになる期間が生じると、非常に大きな貫通電流が流れてしまう。従って例えばプリドライバＰＲ２の出力信号ＤＰ１がＬレベルになり、トランジスタＰＴＰ１がオンになっている期間では、トランジスタＰＴＮ１を確実にオフにする必要がある。そしてトランジスタＰＴＮ１を確実にオフにするためには、ノードＮＦ１、ＮＦ２を同電位にする必要があり、そのためにはＡ１、Ａ２に示す配線の寄生抵抗を最小限に抑えることが望ましい。

同様にプリドライバＰＲ１の出力信号ＤＮ１がＨレベルになり、トランジスタＰＴＮ１がオンになっている期間では、トランジスタＰＴＰ１を確実にオフにする必要がある。そのためにはノードＮＦ３、ＮＦ４を同電位にする必要があり、Ａ３、Ａ４に示す配線の寄生抵抗を最小限に抑えることが望ましい。

この点、本実施形態では図１に示すようにＤ１方向に沿ってパッドがＰＶＳＳ１、ＰＤＮ１、ＰＤＰ１、ＰＶＤＤ１の順で並んでいる。またパッドＰＶＳＳ１、ＰＤＮ１のＤ２方向側にプリドライバＰＲ１が配置され、パッドＰＤＰ１、ＰＶＤＤ１のＤ２方向側にプリドライバＰＲ２が配置されている。従って、パッドＰＶＳＳ１からプリドライバＰＲ１への配線や、パッドＰＤＮ１からプリドライバＰＲ１への配線を短くでき、図２（Ａ）のＡ１、Ａ２に示す配線の寄生抵抗を最小限に抑えることができる。これにより、トランジスタＰＴＰ１がオンになっている期間において、トランジスタＰＴＮ１を確実にオフにすることができ、貫通電流の発生を防止できる。

同様に図１では、パッドＰＶＤＤ１からプリドライバＰＲ２への配線や、パッドＰＤＰ１からプリドライバＰＲ２への配線を短くでき、図２（Ａ）のＡ３、Ａ４に示す配線の寄生抵抗を最小限に抑えることができる。これにより、トランジスタＰＴＮ１がオンになっている期間において、トランジスタＰＴＰ１を確実にオフにすることができ、貫通電流の発生を防止できる。

また図１の配置構成によれば、パッドＰＶＳＳ１、ＰＤＮ１、ＰＤＰ１、ＰＶＤＤ１及びプリドライバＰＲ１、ＰＲ２のＤ２方向での占有面積を小さくでき、レイアウト効率を向上できる。

更に図１の配置構成によれば、外部ドライバＤＲ１を構成するパワーＭＯＳトランジスタＰＴＮ１、ＰＴＰ１の回路基板への実装や、回路基板上での配線を簡素化でき、ノイズ低減や回路基板のコンパクト化を図れる。

図３に本実施形態の集積回路装置、プリドライバの更に詳細な配置構成例を示す。図３に示すように、第１のプリドライバＰＲ１の配置領域では、ＰＲ１を構成する第１のＰ型トランジスタＴＰ１と第１のＮ型トランジスタＴＮ１とがＤ２方向に沿って配置される。具体的にはトランジスタＴＰ１、ＴＮ１はＤ２方向に沿って隣接配置される。また第２のプリドライバＰＲ２の配置領域では、ＰＲ２を構成する第２のＰ型トランジスタＴＰ２と第２のＮ型トランジスタＴＮ２とがＤ２方向に沿って配置される。具体的にはトランジスタＴＰ２、ＴＮ２はＤ２方向に沿って隣接配置される。そして、これらのトランジスタＴＰ１、ＴＮ１、ＴＰ２、ＴＮ２のゲートは、図２（Ｂ）に示すようにＤ２方向に沿って配線される。

なお図３では、Ｄ２方向に沿ってＰ型トランジスタ、Ｎ型トランジスタの順で配置されているが、Ｄ２方向に沿ってＮ型トランジスタ、Ｐ型トランジスタの順に配置してもよい。

図３では、プリドライバＰＲ１、ＰＲ２に低電位側電源ＶＳＳ１を供給するための低電位側電源線ＶＳＬ１が、プリドライバＰＲ１、ＰＲ２の配置領域においてＤ１方向に沿って配線される。そして低電位側電源パッドＰＶＳＳ１と低電位側電源線ＶＳＬ１を接続するための第１の接続線ＣＬ１（引き出し線）が、電源パッドＰＶＳＳ１からプリドライバＰＲ１の低電位側電源接続ノードＮＥ１に対してＤ２方向に沿って配線される。

またプリドライバＰＲ１の出力に接続される第１の出力線ＱＬ１が、プリドライバＰＲ１の配置領域においてＤ１方向に沿って配線される。そして第１の出力パッドＰＤＮ１と第１の出力線ＱＬ１を接続するための第２の接続線ＣＬ２が、第１の出力パッドＰＤＮ１からプリドライバＰＲ１の出力接続ノードＮＥ２に対してＤ２方向に沿って配線される。

またプリドライバＰＲ２の出力に接続される第２の出力線ＱＬ２が、プリドライバＰＲ２の配置領域においてＤ１方向に沿って配線される。そして第２の出力パッドＰＤＰ１と第２の出力線ＱＬ２を接続するための第３の接続線ＣＬ３が、第２の出力パッドＰＤＰ１からプリドライバＰＲ２の出力接続ノードＮＥ３に対してＤ２方向に沿って配線される。

またプリドライバＰＲ１、ＰＲ２に高電位側電源ＶＤＤ１を供給するための高電位側電源線ＶＤＬ１が、プリドライバＰＲ１、ＰＲ２の配置領域においてＤ１方向に沿って配線される。そして高電位側電源パッドＰＶＤＤ１と高電位側電源線ＶＤＬ１を接続するための第４の接続線ＣＬ４が、高電位側電源パッドＰＶＤＤ１からプリドライバＰＲ２の高電位側電源線接続ノードＮＥ４に対してＤ２方向に沿って配線される。

なお接続線ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４は少なくともその一部がＤ２方向に沿った直線で配線されていればよく、例えばＤ１方向に沿って配線される部分があってもよい。また接続ノードＮＥ１、ＮＥ２、ＮＥ３、ＮＥ４の位置は図３の場所に限定されない。また電源線ＶＳＬ１、ＶＤＬ１、出力線ＱＬ１、ＱＬ２が配線される場所も図３に限定されず、例えばトランジスタＴＰ１、ＴＮ１、ＴＰ２、ＴＮ２の外側の領域に配線してもよい。

図３のように接続線ＣＬ１、ＣＬ２、電源線ＶＳＬ１、出力線ＱＬ１を配線すれば、電源パッドＰＶＳＳ１からトランジスタＴＮ１のソースに対して、短い距離の配線で電源ＶＳＳ１を供給できる。またトランジスタＴＰ１、ＴＮ１のドレインから出力パッドＰＤＮ１に対して、短い距離の配線で信号ＤＮ１を出力できる。従って図２（Ａ）のＡ１、Ａ２に示す配線の寄生抵抗を小さくでき、貫通電流やオーバシュート雑音を最小限に抑えることができる。

また図３のように接続線ＣＬ３、ＣＬ４、電源線ＶＤＬ１、出力線ＱＬ２を配線すれば、電源パッドＰＶＤＤ１からトランジスタＴＰ１のソースに対して、短い距離の配線で電源ＶＤＤ１を供給できる。またトランジスタＴＰ２、ＴＮ２のドレインから出力パッドＰＤＰ１に対して、短い距離の配線で信号ＤＰ１を出力できる。従って図２（Ａ）のＡ３、Ａ４に示す配線の寄生抵抗を小さくでき、貫通電流やオーバシュート雑音を最小限に抑えることができる。

即ち後述するように、高い駆動周波数で動作する外部ドライバＤＲ１でのオーバシュート雑音を最小限に抑えながら貫通電流の発生を防止するためには、トランジスタＰＴＰ１、ＰＴＮ１がオフからオンに変化するオン遷移期間については長くし、オンからオフに変化するオフ遷移期間については短くすることが望ましい。

従って図２（Ａ）のプリドライバＰＲ１のトランジスタＴＰ１をオンにして信号ＤＮ１をＬレベルからＨレベルに変化させる信号ＤＮ１のＨレベル遷移期間については長くし、トランジスタＴＮ１をオンにして信号ＤＮ１をＨレベルからＬレベルに変化させる信号ＤＮ１のＬレベル遷移期間については短くすることが望ましい。同様に、プリドライバＰＲ２のトランジスタＴＮ２をオンにして信号ＤＰ１をＨレベルからＬレベルに変化させる信号ＤＰ１のＬレベル遷移期間については長くし、トランジスタＴＰ２をオンにして信号ＤＰ１をＬレベルからＨレベルに変化させる信号ＤＰ１のＨレベル遷移期間については短くすることが望ましい。

この点、図３の配置構成によれば、図２（Ａ）のＡ５に示す配線の寄生抵抗は大きくなる一方で、Ａ１、Ａ２に示す配線の寄生抵抗は小さくなる。従って信号ＤＮ１のＨレベル遷移期間は長くなり、Ｌレベル遷移期間は短くなるため、外部ドライバＤＲ１のトランジスタＰＴＮ１のオン遷移期間を長くでき、オフ遷移期間を短くできる。これにより、オーバシュート雑音の低減と貫通電流の低減を両立できる。

また図３の配置構成によれば、図２（Ａ）のＡ６に示す示す寄生抵抗は大きくなる一方で、Ａ３、Ａ４に示す配線の寄生抵抗は小さくなる。従って信号ＤＰ１のＬレベル遷移期間は長くなり、Ｈレベル遷移期間は短くなるため、外部ドライバＤＲ１のトランジスタＰＴＰ１のオン遷移期間を長くでき、オフ遷移期間を短くできる。これにより、オーバシュート雑音の低減と貫通電流の低減を両立できる。

また図３ではＢ１、Ｂ２に示すように、プリドライバＰＲ１、ＰＲ２の低電位側電源線ＶＳＬ１や高電位側電源線ＶＤＬ１は、集積回路装置の他の回路の低電位側電源線や高電位側電源線と分離されて配線される。即ちＢ１、Ｂ２に示すポイントにおいてお互いの電源線が切断されて接続されないようになる。このようにすれば、外部ドライバＤＲ１の大きな寄生容量を充放電するために大きな電流が流れるプリドライバＰＲ１、ＰＲ２で発生するスイッチングノイズ（電源ノイズ）が、他の回路に悪影響を及ぼしたり、逆に他の回路のスイッチングノイズがプリドライバＰＲ１、ＰＲ２の動作に悪影響を及ぼす事態を防止できる。

また図３では、電源パッドＰＶＳＳ１、出力パッドＰＤＮ１、ＰＤＰ１、電源パッドＰＶＤＤ１と、プリドライバＰＲ１、ＰＲ２との間に、プリドライバ用の複数の静電気保護素子が配置される静電気保護領域ＥＳＤＲ１が設けられる。なお静電気保護素子としては例えばダイオードやサイリスタなどを用いることができ、例えば静電気保護素子はパッド毎に設けることができる。

そして低電位側の電源パッドＰＶＳＳ１に接続されると共にプリドライバ用の静電気保護素子に低電位側電源ＶＳＳ１を供給するための静電気用の低電位側電源線ＶＳＬＥＳ１が、静電気保護領域ＥＳＤＲ１においてＤ１方向に沿って配線される。また高電位側電源パッドＰＶＤＤ１に接続されると共にプリドライバ用の静電気保護素子に高電位側電源ＶＤＤ１を供給するための静電気用の高電位側電源線ＶＤＬＥＳ１が、静電気保護領域ＥＳＤＲ１においてＤ１方向に沿って配線される。

そして図３のＢ３、Ｂ４に示すように、これらの静電気用の低電位側電源線ＶＳＬＥＳ１及び高電位側電源線ＶＤＬＥＳ１が、他の回路の静電気保護素子用の低電位側電源線及び高電位側電源線と分離されて配線される。即ちＢ３、Ｂ４に示すポイントにおいてお互いの電源線が切断されて接続されないようになる。

このようにすれば、プリドライバＰＲ１、ＰＲ２で発生するスイッチングノイズが、電源線ＶＳＬＥＳ１、ＶＤＬＥＳ１を介して他の回路に伝わって悪影響を及ぼしたり、他の回路のスイッチングノイズがプリドライバＰＲ１、ＰＲ２の動作に悪影響を及ぼす事態を防止できる。

２．ゲート制御回路
図３のＮ型トランジスタＴＮ１は図４に示すような並列接続された複数のユニットトランジスタＴＮＵ１〜ＴＮＵ５で構成でき、Ｐ型トランジスタＴＰ１は並列接続された複数のユニットトランジスタＴＰＵ１〜ＴＰＵ５により構成できる。Ｎ型トランジスタＴＮ２、Ｐ型トランジスタＴＰ２も同様である。

これらのユニットトランジスタＴＮＵ１〜ＴＮＵ５、ＴＰＵ１〜ＴＰＵ５は図２（Ｂ）に示すように、そのゲート方向がＤ２方向に沿ったトランジスタになっている。そしてユニットトランジスタＴＮＵ１〜ＴＮＵ５のソースには電源ＶＳＳ１が供給され、ユニットトランジスタＴＰＵ１〜ＴＰＵ５のソースには電源ＶＤＤ１が供給される。またユニットトランジスタＴＮＵ１〜ＴＮＵ５のドレイン及びユニットトランジスタＴＰＵ１〜ＴＰＵ５のドレインは、信号ＤＮ１の出力ノードＮＧ１に共通接続される。

Ｎ型用ゲート制御回路１００はゲート制御信号ＧＮ１〜ＧＮ５を生成して出力する。具体的には、その各々が、Ｎ型トランジスタＴＮ１を構成する複数のユニットトランジスタＴＮＵ１〜ＴＮＵ５のゲートの各々に入力されるゲート制御信号ＧＮ１〜ＧＮ５を出力する。

そしてＮ型用ゲート制御回路１００は、Ｎ型トランジスタＴＮ１をオンにする場合には、ＴＮ１を構成する複数のユニットトランジスタＴＮＵ１〜ＴＮＵ５の各々を異なるタイミングでオンにするゲート制御信号ＧＮ１〜ＧＮ５を出力する。具体的には、例えばＧＮ５、ＧＮ４、ＧＮ３、ＧＮ２、ＧＮ１の順でゲート制御信号をＬレベルからＨレベルに変化させ、ＴＮＵ５、ＴＮＵ４、ＴＮＵ３、ＴＮＵ２、ＴＮＵ１の順でユニットトランジスタをオンにする。

一方、Ｎ型用ゲート制御回路１００は、Ｎ型トランジスタＴＮ１をオフにする場合には、ＴＮ１を構成する複数のユニットトランジスタＴＮＵ１〜ＴＮＵ５を同じタイミング（ほぼ同じタイミングである場合を含む）でオフにするゲート制御信号ＧＮ１〜ＧＮ５を出力する。具体的には、ゲート制御信号ＧＮ１〜ＧＮ５を同じタイミングでＨレベルからＬレベルに変化させ、ユニットトランジスタＴＮＵ１〜ＴＮＵ５を同じタイミングでオフにする。

Ｐ型用ゲート制御回路１０２はゲート制御信号ＧＰ１〜ＧＰ５を生成して出力する。具体的には、その各々が、Ｐ型トランジスタＴＰ１を構成する複数のユニットトランジスタＴＰＵ１〜ＴＰＵ５のゲートの各々に入力されるゲート制御信号ＧＰ１〜ＧＰ５を出力する。

そしてＰ型用ゲート制御回路１０２は、Ｐ型トランジスタＴＰ１をオンにする場合には、ＴＰ１を構成する複数のユニットトランジスタＴＰＵ１〜ＴＰＵ５の各々を異なるタイミングでオンにするゲート制御信号ＧＰ１〜ＧＰ５を出力する。具体的には、例えばＧＰ５、ＧＰ４、ＧＰ３、ＧＰ２、ＧＰ１の順でゲート制御信号をＨレベルからＬレベルに変化させ、ＴＰＵ５、ＴＰＵ４、ＴＰＵ３、ＴＰＵ２、ＴＰＵ１の順でユニットトランジスタをオンにする。

一方、Ｐ型用ゲート制御回路１０２は、Ｐ型トランジスタＴＰ１をオフにする場合には、ＴＰ１を構成する複数のユニットトランジスタＴＰＵ１〜ＴＰＵ５を同じタイミング（ほぼ同じタイミング）でオフにするゲート制御信号ＧＰ１〜ＧＰ５を出力する。具体的には、ゲート制御信号ＧＰ１〜ＧＰ５を同じタイミングでＬレベルからＨレベルに変化させ、ユニットトランジスタＴＰＵ１〜ＴＰＵ５を同じタイミングでオフにする。

なお後述する図６に示すように、Ｎ型トランジスタＴＮ２、Ｐ型トランジスタＴＰ２も、図４と同様の並列接続された複数のユニットトランジスタＴＮＵ６〜ＴＮＵ１０、ＴＰＵ６〜ＴＰＵ１０により構成される。そして、Ｎ型トランジスタＴＮ２を構成する複数のユニットトランジスタＴＮＵ６〜ＴＮＵ１０に対して複数のゲート制御信号を出力する第２のＮ型用のゲート制御回路１０４や、Ｐ型トランジスタＴＰ２を構成する複数のユニットトランジスタＴＰＵ６〜ＴＰＵ１０に対して複数のゲート制御信号を出力する第２のＰ型用のゲート制御回路１０６が、集積回路装置に設けられる。これらの第２のＮ型用、Ｐ型用のゲート制御回路１０４、１０６は、図４の第１のＮ型用、Ｐ型用のゲート制御回路１００、１０２と同様の構成で同様に動作をする。

図５に、ゲート制御回路１００、１０２（１０４、１０６）の具体的な構成例を示す。Ｎ型用のゲート制御回路１００は、ＮＡＮＤ回路ＮＡＮ１〜ＮＡＮ４や、インバータ回路ＩＮ１１〜ＩＮ１６を含む。ＮＡＮＤ回路ＮＡＮ１〜ＮＡＮ４の第１の入力端子や、インバータ回路ＩＮ１６には、Ｎ型のユニットトランジスタＴＮＵ１〜ＴＮＵ５のオン・オフを制御するための信号ＮＧＡＴＥが入力される。ＮＡＮＤ回路ＮＡＮ１〜ＮＡＮ４の第２の入力端子には、前段のインバータ回路ＩＮ１２〜ＩＮ１５の出力が入力される。ＮＡＮＤ回路ＮＡＮ１〜ＮＡＮ４の出力はインバータ回路ＩＮ１１〜ＩＮ１４に入力され、インバータ回路ＩＮ１６の出力はＩＮ１５に入力される。そして、インバータ回路ＩＮ１１〜ＩＮ１５の出力がゲート制御信号ＧＮ１〜ＧＮ５になる。

Ｐ型用のゲート制御回路１０２は、ＮＯＲ回路ＮＲ１〜ＮＲ４や、インバータ回路ＩＮ２１〜ＩＮ２６を含む。ＮＯＲ回路ＮＲ１〜ＮＲ４の第１の入力端子や、インバータ回路ＩＮ２６には、Ｐ型のユニットトランジスタＴＰＵ１〜ＴＰＵ５のオン・オフを制御するための信号ＰＧＡＴＥが入力される。ＮＯＲ回路ＮＲ１〜ＮＲ４の第２の入力端子には、前段のインバータ回路ＩＮ２２〜ＩＮ２５の出力が入力される。ＮＯＲ回路ＮＲ１〜ＮＲ４の出力はインバータ回路ＩＮ２１〜ＩＮ２４に入力され、インバータ回路ＩＮ２６の出力はＩＮ２５に入力される。そして、インバータ回路ＩＮ２１〜ＩＮ２５の出力がゲート制御信号ＧＰ１〜ＧＰ５になる。

なおゲート制御回路の構成は図５に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えばインバータ回路ＩＮ１１〜ＩＮ１５、ＩＮ２１〜ＩＮ２５の後段に、素子遅延時間を長くするための複数段（例えば２段）のインバータ回路を更に設けてもよい。

図５では、信号ＮＧＡＴＥがＬレベルからＨレベルに変化すると、インバータ回路ＩＮ１６、ＩＮ１５の素子遅延時間経過後に、信号ＧＮ５がＬレベルからＨレベルに変化する。するとＮＡＮＤ回路ＮＡＮ４の第１、第２の入力端子が共にＨレベルになるため、ＮＡＮ４、ＩＮ１４の素子遅延時間の経過後に、信号ＧＮ４がＬレベルからＨレベルに変化する。これによりＮＡＮＤ回路ＮＡＮ３の第１、第２の入力端子が共にＨレベルになるため、ＮＡＮ３、ＩＮ１３の素子遅延時間の経過後に、信号ＧＮ３がＬレベルからＨレベルに変化する。このようにして図５では、信号ＮＧＡＴＥがＬレベルからＨレベルに変化すると、ＧＮ５、ＧＮ４、ＧＮ３、ＧＮ２、ＧＮ１の順でゲート制御信号がＬレベルからＨレベルに変化する。これによりＴＮＵ５、ＴＮＵ４、ＴＮＵ３、ＴＮＵ２、ＴＮＵ１の順でユニットトランジスタがオンになる。

一方、信号ＮＧＡＴＥがＨレベルからＬレベルに変化すると、信号ＧＮ１〜ＧＮ５は同じタイミング（ほぼ同じタイミング）で、ＨレベルからＬレベルに変化する。これによりユニットトランジスタＴＮＵ１〜ＴＮＵ５は同じタイミングでオフになる。即ち信号ＮＧＡＴＥがＨレベルからＬレベルに変化すると、素子遅延時間経過後に直ぐにユニットトランジスタＴＮＵ１〜ＴＮＵ５がオフになる。

また図５では、信号ＰＧＡＴＥがＨレベルからＬレベルに変化すると、インバータ回路ＩＮ２６、ＩＮ２５の素子遅延時間経過後に、信号ＧＰ５がＨレベルからＬレベルに変化する。するとＮＯＲ回路ＮＲ４の第１、第２の入力端子が共にＬレベルになるため、ＮＲ４、ＩＮ２４の素子遅延時間の経過後に、信号ＧＰ４がＨレベルからＬレベルに変化する。これによりＮＯＲ回路ＮＲ３の第１、第２の入力端子が共にＬレベルになるため、ＮＲ３、ＩＮ２３の素子遅延時間の経過後に、信号ＧＰ３がＨレベルからＬレベルに変化する。このようにして図５では、信号ＰＧＡＴＥがＨレベルからＬレベルに変化すると、ＧＰ５、ＧＰ４、ＧＰ３、ＧＰ２、ＧＰ１の順でゲート制御信号がＨレベルからＬレベルに変化する。これによりＴＰＵ５、ＴＰＵ４、ＴＰＵ３、ＴＰＵ２、ＴＰＵ１の順でユニットトランジスタがオンになる。

一方、信号ＰＧＡＴＥがＬレベルからＨレベルに変化すると、信号ＧＰ１〜ＧＰ５は同じタイミング（ほぼ同じタイミング）で、ＬレベルからＨレベルに変化する。これによりユニットトランジスタＴＰＵ１〜ＴＰＵ５も同じタイミングでオフになる。即ち信号ＰＧＡＴＥがＬレベルからＨレベルに変化すると、素子遅延時間経過後に直ぐにユニットトランジスタＴＰＵ１〜ＴＰＵ５がオフになる。

このように図５では、トランジスタＴＰ１、ＴＮ１がオンになるときには、そのユニットトランジスタＴＰＵ１〜ＴＰＵ５、ＴＮＵ１〜ＴＮＵ５はタイミングをずらしてオンになる。これにより、トランジスタＴＰ１、ＴＮ１がオンになるときに発生するオーバシュートノイズ（スイッチングノイズ）を低減できる。

一方、図５では、トランジスタＴＰ１、ＴＮ１がオフになるときには、そのユニットトランジスタＴＰＵ１〜ＴＰＵ５、ＴＮＵ１〜ＴＮＵ５は同じタイミングでオフになる。これにより、ＴＰＵ１〜ＴＰＵ５、ＴＮＵ１〜ＴＮＵ５の一方側のオン期間と他方側のオン期間とを互いにノンオーバラップにすることができ、貫通電流の発生を防止できる。

またユニットトランジスタのオンタイミングをずらすと、全てのユニットトランジスタがオンになるまでに時間を要してしまい、駆動周波数が高くなった場合に、時間的な余裕が少なくなってしまう。この点、ユニットトランジスタのオンタイミングをずらす一方で、ユニットトランジスタのオフタイミングを同時タイミングにすれば、駆動周波数が高くなった場合の時間的余裕を増すことができる。

図６にプリドライバＰＲ１、ＰＲ２の詳細なレイアウト例を示す。図６では第１のＮ型トランジスタＴＮ１及び第１のＰ型トランジスタＴＰ１を構成するユニットトランジスタＴＮＵ１〜ＴＮＵ５、ＴＰＵ１〜ＴＰＵ５のＤ２方向側に、第１のＮ型用ゲート制御回路１００が配置され、Ｄ４方向側に第１のＰ型用ゲート制御回路１０２が配置される。なお図６ではＤ２方向に沿ってＴＰ１（ＴＰＵ１〜ＴＰＵ５）、ＴＮ１（ＴＮＵ１〜ＴＮＵ５）の順にトランジスタを配置しているが、Ｄ２方向に沿ってＴＮ１、ＴＰ１の順にトランジスタを配置してもよい。この場合には、ＴＮ１、ＴＰ１のＤ２方向側に第１のＰ型用ゲート制御回路１０２を配置し、Ｄ４方向側に第１のＮ型用ゲート制御回路１００を配置すればよい。

また図６では第２のＮ型トランジスタＴＮ２及び第２のＰ型トランジスタＴＰ２を構成するユニットトランジスタＴＮＵ６〜ＴＮＵ１０、ＴＰＵ６〜ＴＰＵ１０のＤ２方向側に、第２のＮ型用ゲート制御回路１０４が配置され、Ｄ４方向側に第２のＰ型用ゲート制御回路１０６が配置される。

図６のように配置すれば、ゲート制御回路１００、１０２、１０４、１０６からのゲート制御信号線を、ユニットトランジスタＴＮＵ１〜ＴＮＵ５、ＴＰＵ１〜ＴＰＵ５、ＴＮＵ６〜ＴＮＵ１０、ＴＰＵ６〜ＴＰＵ１０に対してショートパスで配線できる。従ってゲート制御回路とユニットトランジスタとの間の配線領域を最小限に抑えることができ、レイアウト面積を小さくできる。またゲート制御信号線の寄生抵抗、寄生容量を最小限に抑えることができ、図４、図５で説明したトランジスタのオン・オフ制御を最適化できる。

また図６では、ＰＶＳＳ１、ＰＤＮ１、ＰＤＰ１、ＰＶＤＤ１のパッドとして、アルミ層等で電気的に接続された複数（３個）のパッドが使用されている。そして各パッドのＤ１方向での配列ピッチと、ユニットトランジスタのＤ１方向での配列ピッチが同じ（ほぼ同じ）に設定されている。また静電気保護素子（ＥＳＤ１〜ＥＳＤ１２）の配列ピッチも同じに設定されている。

このようにすれば、簡単なレイアウト変更で、外部ドライバの各パワーＭＯＳトランジスタを駆動するユニットトランジスタの個数を、パワーＭＯＳトランジスタのサイズに応じた個数に設定できる。例えば小さなサイズのパワーＭＯＳトランジスタ（広義には外部デバイス）を駆動する場合には、Ｄ１方向に配列するユニットトランジスタの個数を減らし、大きなサイズのパワーＭＯＳトランジスタを駆動する場合には、Ｄ１方向に配列するユニットトランジスタの個数を増やせばよい。この場合に図６では、パッドの配列ピッチとユニットトランジスタの配列ピッチが揃っているため、パッド及びユニットトランジスタ（更に静電気保護素子）からなるユニットのＤ１方向での配列個数を増減するだけで、様々なサイズのパワーＭＯＳトランジスタの駆動に対応することができる。これにより、レイアウト設計の効率化や設計期間の短縮化を図れる。

３．プリドライバの配置
後述する無接点電力伝送システムでは、図７に示すように１次コイルＬ１とコンデンサＣ１、Ｃ２により共振回路（直列共振回路）が構成される。このため、１次コイルＬ１の一端を駆動するための外部ドライバＤＲ１（第１の送電ドライバ）と、Ｌ１の他端を駆動するための外部ドライバＤＲ２（第２の送電ドライバ）が必要になる。具体的には、外部ドライバＤＲ１の出力と１次コイルＬ１の一端との間にコンデンサＣ１が設けられ、外部ドライバＤＲ２の出力と１次コイルＬ１の他端との間にコンデンサＣ２が設けられる。なお、共振回路の構成は図７に限定されず、例えばコンデンサＣ１、Ｃ２のいずれか一方を省略してもよい。

図７において、外部ドライバＤＲ１は第１のＮ型パワーＭＯＳトランジスタＰＴＮ１と第１のＰ型パワーＭＯＳトランジスタＰＴＰ１により構成される。そして図１等で説明したようにプリドライバＰＲ１は外部ドライバＤＲ１のトランジスタＰＴＮ１を駆動し、プリドライバＰＲ２はトランジスタＰＴＰ１を駆動する。一方、外部ドライバＤＲ２は第２のＮ型パワーＭＯＳトランジスタＰＴＮ２と第２のＰ型パワーＭＯＳトランジスタＰＴＰ２により構成される。そしてプリドライバＰＲ３は外部ドライバＤＲ２のトランジスタＰＴＮ２を駆動し、プリドライバＰＲ４はトランジスタＰＴＰ２を駆動する。

図８にプリドライバＰＲ１〜ＰＲ４が配置された本実施形態の集積回路装置の配置構成例を示す。図８では、プリドライバＰＲ１、ＰＲ２は、集積回路装置の第１の辺ＳＤ１に沿って配置される。一方、プリドライバＰＲ３、ＰＲ４は、集積回路装置の第２の辺ＳＤ２に沿って配置される。ここで辺ＳＤ２は辺ＳＤ１に直交して交差する辺である。即ち辺ＳＤ１はＤ１方向に沿った辺であり、辺ＳＤ２はＤ２方向に沿った辺であり、辺ＳＤ１、ＳＤ２により集積回路装置のコーナーが形成される。そしてプリドライバＰＲ１〜ＰＲ４はこの集積回路装置のコーナーの領域に配置される。

図８の配置によれば、プリドライバＰＲ１、ＰＲ２やＰＲ３、ＰＲ４と、他の回路との間の電源分離が容易になる。即ち図８のＤ１やＤ２に示す領域においてだけ、電源分離を考慮したレイアウトを行えばよく、Ｄ３に示すコーナー領域ではこのような電源分離について考慮しなくても済むため、レイアウト効率を向上できる。例えばＤ１に示す領域で電源分離を行った場合に、Ｄ３に示す領域に他の回路が配置されると、Ｄ３の領域に配置される他の回路に対して電源線を配線する必要が生じ、レイアウト効率が悪化する。またプリドライバで発生したノイズが、この他の回路に対して悪影響を及ぼすおそれもある。

これに対して図８では、Ｄ３のコーナー領域での辺ＳＤ１に沿ってプリドライバＰＲ１、ＰＲ２が配置され、Ｄ３のコーナー領域での辺ＳＤ２に沿ってプリドライバＰＲ３、ＰＲ４が配置される。従って、電源配線等に関するレイアウト効率を向上でき、チップ面積を縮小できる。またプリドライバＰＲ１〜ＰＲ４をコーナー領域に集めて配置することで、ノイズが他の回路に及ぶ悪影響を最小限に抑えることができる。

また図８では、プリドライバＰＲ１、ＰＲ２のＤ２方向側であって、プリドライバＰＲ３、ＰＲ４のＤ１方向側に、プリドライバＰＲ１〜ＰＲ４を制御するための制御ロジック回路１１０が配置される。この制御ロジック回路１１０は例えば図５の信号ＮＧＡＴＥ、ＰＧＡＴＥ等を生成して、プリドライバＰＲ１〜ＰＲ４を制御する。

このような配置にすれば、制御ロジック回路１１０と、プリドライバＰＲ１〜ＰＲ４との間の信号線をショートパスで配線できるため、レイアウト効率を向上できる。またスイッチングノイズの発生源となるプリドライバＰＲ１〜ＰＲ４及び制御ロジック回路１１０を、他の回路とは離れた場所に集中的に配置できるため、ノイズの悪影響を最小限に抑えることができる。なお図８では、プリドライバＰＲ１〜ＰＲ４の電源線は、制御ロジック回路の電源線とも電気的に分離されており、双方に発生するノイズが相互に悪影響を及ぼす事態を防止している。

４．変形例
以上では集積回路装置の駆動対象が、無接点電力伝送システム等に用いられる外部ドライバ（送電ドライバ）である場合について説明したが、本実施形態の駆動対象はこれに限定されない。駆動対象は、例えば無接点電力伝送システム以外のシステムに用いられるドライバであってもよいし、他の外部デバイスであってもよい。

例えば図９の集積回路装置は、ドライバＰＲと、低電位側電源パッドＰＶＳＳと、出力パッドＰＤＱと、高電位側電源パッドＰＶＤＤを含む。ここでドライバＰＲは、外部デバイス４００（駆動対象）を駆動する。このドライバＰＲとしては、本実施形態で説明したプリドライバと同様の構成のもの採用できる。

出力パッドＰＤＱは、ドライバＰＲの出力信号ＤＱを出力するためのパッドである。この出力信号ＤＱは外部デバイス４００に入力され、これにより外部デバイス４００が駆動される。例えば外部デバイス４００がパワーＭＯＳトランジスタである場合には、出力信号ＤＱはこのパワーＭＯＳトランジスタのゲートに入力される。

電源パッドＰＶＳＳは、ドライバＰＲに低電位側電源ＶＳＳを供給するためのパッドであり、電源パッドＰＶＤＤは、ドライバＰＲに高電位側電源ＶＤＤを供給するためのパッドである。図９では、これらの電源ＶＳＳ、ＶＤＤは外部デバイス４００にも供給されている。

そして図９では、電源パッドＰＶＳＳ、出力パッドＰＤＱ、電源パッドＰＶＤＤはＤ１方向に沿って配置される。例えば電源パッドＰＶＳＳのＤ１方向側に出力パッドＰＤＱが配置され、ＰＤＱのＤ１方向側に電源パッドＰＶＤＤが配置される。

またドライバＰＲは、電源パッドＰＶＳＳ、出力パッドＰＤＱ及び電源パッドＰＶＤＤのＤ２方向側に配置される。そしてドライバＰＲの配置領域では、ドライバＰＲを構成するＰ型トランジスタＴＰとＮ型トランジスタＴＮとがＤ２方向に沿って配置される。具体的にはトランジスタＴＰ、ＴＮはＤ２方向に沿って隣接配置される。なおＤ２方向に沿ってＴＮ、ＴＰの順でトランジスタを配置してもよい。

図４〜図６の場合と同様に、Ｎ型トランジスタＴＮは、並列接続された複数のユニットトランジスタにより構成される。またＰ型トランジスタＴＰも、並列接続された複数のユニットトランジスタにより構成される。

また図４、図５の場合と同様に、Ｎ型用ゲート制御回路１００は、その各々がＮ型トランジスタＴＮを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する。またＰ型用ゲート制御回路１０２は、その各々がＰ型トランジスタＴＰを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する。具体的にはＮ型用ゲート制御回路１００は、Ｎ型トランジスタＴＮをオンにする場合には、ＴＮを構成する複数のユニットトランジスタの各々を異なるタイミングでオンにし、ＴＮをオフにする場合には、ＴＮを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力する。またＰ型用ゲート制御回路１０２は、Ｐ型トランジスタＴＰをオンにする場合には、ＴＰを構成する複数のユニットトランジスタの各々を異なるタイミングでオンにし、ＴＰをオフにする場合には、ＴＰを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力する。

またＮ型トランジスタＴＮ及びＰ型トランジスタＴＰを構成するユニットトランジスタのＤ２方向側に、Ｎ型用ゲート制御回路１００（或いはＰ型用ゲート制御回路）が配置され、Ｄ４方向側に、Ｐ型用ゲート制御回路１０２（或いはＮ型用ゲート制御回路）が配置される。

また電源ＶＳＳを供給するための電源線ＶＳＬが、ドライバＰＲの配置領域においてＤ１方向に沿って配線される。そして電源パッドＰＶＳＳと電源線ＶＳＬを接続するための第１の接続線ＣＬＡが、電源パッドＰＶＳＳからドライバＰＲの低電位側電源接続ノードに対してＤ２方向に沿って配線される。またドライバＰＲの出力に接続される出力線ＱＬが、ドライバＰＲの配置領域においてＤ１方向に沿って配線される。そして出力パッドＰＤＱと出力線ＱＬを接続するための第２の接続線ＣＬＢが、出力パッドＰＤＱからドライバＰＲの出力接続ノードに対してＤ２方向に沿って配線される。またドライバＰＲに電源ＶＤＤを供給するための電源線ＶＤＬが、ドライバＰＲの配置領域においてＤ１方向に沿って配線される。そして電源パッドＰＶＤＤと電源線ＶＤＬを接続するための第３の接続線ＣＬＣが、電源パッドＰＶＤＤからドライバＰＲの高電位側電源線接続ノードに対してＤ２方向に沿って配線される。

図９の変形例によれば、例えばパワーＭＯＳトランジスタなどの外部デバイス４００を、コンパクトなレイアウト面積のドライバＰＲにより効率的に駆動できる。また貫通電流やオーバシュート雑音を最小限に抑えることも可能になる。

５．電子機器
図１０（Ａ）に本実施形態の集積回路装置が用いられる電子機器の例を示す。これらの電子機器では無接点の電力伝送が可能になっている。

電子機器の１つである充電器５００（クレードル）は送電装置１０を有する。また電子機器の１つである携帯電話機５１０は受電装置４０を有する。また携帯電話機５１０は、ＬＣＤなどの表示部５１２、ボタン等で構成される操作部５１４、マイク５１６（音入力部）、スピーカ５１８（音出力部）、アンテナ５２０を有する。

充電器５００にはＡＣアダプタ５０２を介して電力が供給され、この電力が、無接点電力伝送により送電装置１０から受電装置４０に送電される。これにより、携帯電話機５１０のバッテリを充電したり、携帯電話機５１０内のデバイスを動作させることができる。

なお本実施形態が適用される電子機器は携帯電話機５１０に限定されない。例えば腕時計、コードレス電話器、シェーバー、電動歯ブラシ、リストコンピュータ、ハンディターミナル、携帯情報端末、或いは電動自転車などの種々の電子機器に適用できる。

図１０（Ｂ）に模式的に示すように、送電装置１０から受電装置４０への電力伝送は、送電装置１０側に設けられた１次コイルＬ１（送電コイル）と、受電装置４０側に設けられた２次コイルＬ２（受電コイル）を電磁的に結合させて電力伝送トランスを形成することで実現される。これにより非接触での電力伝送が可能になる。

６．送電装置、受電装置
図１１に送電装置１０、受電装置４０の構成例を示す。図１０（Ａ）の充電器５００などの送電側の電子機器は、少なくとも図１１の送電装置１０を含む。また携帯電話機５１０などの受電側の電子機器は、少なくとも受電装置４０と負荷９０（本負荷）を含む。そして図１１の構成により、１次コイルＬ１と２次コイルＬ２を電磁的に結合させて送電装置１０から受電装置４０に対して電力を伝送し、受電装置４０の電圧出力ノードＮＢ７から負荷９０に対して電力（電圧ＶＯＵＴ）を供給する無接点電力伝送（非接触電力伝送）システムが実現される。

送電装置１０（送電モジュール、１次モジュール）は、１次コイルＬ１、送電部１２、電圧検出回路１４、表示部１６、送電制御装置２０を含むことができる。なお送電装置１０や送電制御装置２０は図１１の構成に限定されず、その構成要素の一部（例えば表示部、電圧検出回路）を省略したり、他の構成要素を追加したり、接続関係を変更するなどの種々の変形実施が可能である。

送電部１２は、電力伝送時には所定周波数の交流電圧を生成し、データ転送時にはデータに応じて周波数が異なる交流電圧を生成して、１次コイルＬ１に供給する。具体的には図１２（Ａ）に示すように、例えばデータ「１」を受電装置４０に対して送信する場合には、周波数ｆ１の交流電圧を生成し、データ「０」を送信する場合には、周波数ｆ２の交流電圧を生成する。

この送電部１２は、図７で説明したように、１次コイルＬ１の一端を駆動する第１の送電ドライバＤＲ１（第１の外部ドライバ）と、１次コイルＬ１の他端を駆動する第２の送電ドライバＤＲ２（第２の外部ドライバ）と、１次コイルＬ１と共に共振回路を構成するコンデンサＣ１、Ｃ２を含むことができる。そして送電部１２が含む第１、第２の送電ドライバＤＲ１、ＤＲ２の各々は、例えばパワーＭＯＳトランジスタにより構成されるインバータ回路（バッファ回路）であり、送電制御装置２０のドライバ制御回路２６により制御される。

１次コイルＬ１（送電側コイル）は、２次コイルＬ２（受電側コイル）と電磁結合して電力伝送用トランスを形成する。例えば電力伝送が必要なときには、図１０（Ａ）、図１０（Ｂ）に示すように、充電器５００の上に携帯電話機５１０を置き、１次コイルＬ１の磁束が２次コイルＬ２を通るような状態にする。一方、電力伝送が不要なときには、充電器５００と携帯電話機５１０を物理的に離して、１次コイルＬ１の磁束が２次コイルＬ２を通らないような状態にする。

電圧検出回路１４は１次コイルＬ１の誘起電圧を検出する回路であり、例えば抵抗ＲＡ１、ＲＡ２や、ＲＡ１とＲＡ２の接続ノードＮＡ３とＧＮＤ（広義には低電位側電源）との間に設けられるダイオードＤＡ１を含む。

この電圧検出回路１４は、１次コイルＬ１のコイル端電圧信号の半波整流回路として機能する。そして、１次コイルＬ１のコイル端電圧を抵抗ＲＡ１、ＲＡ２で分圧することで得られた信号ＰＨＩＮ（誘起電圧信号、半波整流信号）が、送電制御装置２０の波形検出回路２８（振幅検出回路、パルス幅検出回路）に入力される。即ち抵抗ＲＡ１、ＲＡ２は電圧分割回路（抵抗分割回路）を構成し、その電圧分割ノードＮＡ３から信号ＰＨＩＮが出力される。

表示部１６は、無接点電力伝送システムの各種状態（電力伝送中、ＩＤ認証等）を、色や画像などを用いて表示するものであり、例えばＬＥＤやＬＣＤなどにより実現される。

送電制御装置２０は、送電装置１０の各種制御を行う装置であり、例えば本実施形態の集積回路装置（ＩＣ）により実現できる。この送電制御装置２０は、制御回路２２（送電側）、発振回路２４、ドライバ制御回路２６、波形検出回路２８、デジタル電源調整回路３０、アナログ電源調整回路３２、温度検出回路３８、リセット回路３９を含むことができる。

制御回路２２（制御部）は送電装置１０や送電制御装置２０の制御を行うものであり、例えばゲートアレイやマイクロコンピュータなどにより実現できる。具体的には制御回路２２は、電力伝送、負荷検出、周波数変調、異物検出、或いは着脱検出などに必要な各種のシーケンス制御や判定処理を行う。

発振回路２４は例えば水晶発振回路により構成され、１次側のクロックを生成する。ドライバ制御回路２６は、発振回路２４で生成されたクロックや制御回路２２からの周波数設定信号などに基づいて、所望の周波数の制御信号を生成し、送電部１２の第１、第２の送電ドライバＤＲ１、ＤＲ２に出力して、ＤＲ１、ＤＲ２を制御する。

波形検出回路２８は、１次コイルＬ１の一端の誘起電圧に相当する信号ＰＨＩＮの波形をモニタし、２次側（受電装置側）の負荷変動を検出する。これにより、データ（負荷）検出、異物（金属）検出、着脱（取り外し）検出等が可能になる。具体的には波形検出回路２８（振幅検出回路）は、１次コイルＬ１の一端の誘起電圧に相当する誘起電圧信号ＰＨＩＮの振幅情報（ピーク電圧、振幅電圧、実効電圧）を検出する。

例えば受電装置４０の負荷変調部４６が、送電装置１０に対してデータを送信するための負荷変調を行うと、１次コイルＬ１の誘起電圧の信号波形が図１２（Ｂ）のように変化する。具体的には、データ「０」を送信するために負荷変調部４６が負荷を低くすると、信号波形の振幅（ピーク電圧）が小さくなり、データ「１」を送信するために負荷を高くすると、信号波形の振幅が大きくなる。従って、波形検出回路２８は、誘起電圧の信号波形のピークホールド処理などを行って、ピーク電圧がしきい値電圧を超えたか否かを判断することで、受電装置４０からのデータが「０」なのか「１」なのかを判断できる。

なお波形検出回路２８による負荷変動の検出手法は図１２（Ａ）、図１２（Ｂ）の手法に限定されず、受電側の負荷が高くなったか低くなったかを、ピーク電圧以外の物理量を用いて判断してもよい。例えば波形検出回路２８（パルス幅検出回路）は、１次コイルＬ１の誘起電圧信号ＰＨＩＮのパルス幅情報（コイル端電圧波形が所与の設定電圧以上になるパルス幅期間）を検出してもよい。具体的には波形検出回路２８は、信号ＰＨＩＮの波形整形信号を生成する波形整形回路からの波形整形信号と、ドライバ制御回路２６に駆動クロックを供給する駆動クロック生成回路からの駆動クロックを受ける。そして波形整形信号のパルス幅情報を検出することで、誘起電圧信号ＰＨＩＮのパルス幅情報を検出し、負荷変動を検出してもよい。

デジタル電源調整回路３０（デジタル電源レギュレータ、デジタル用定電圧生成回路）は、デジタル電源（デジタル電源電圧、ロジック電源電圧）の調整（レギュレーション）を行う。具体的には例えば外部から入力された５Ｖのデジタル用の電源電圧を調整して、例えば３Ｖの安定した電位のデジタル電源電圧を出力する。制御回路２２（論理セルを有する回路）は、デジタル電源調整回路３０により調整されたデジタル電源が供給されて動作する。

アナログ電源調整回路３２（アナログ電源レギュレータ、アナログ用定電圧生成回路）は、アナログ電源（アナログ電源電圧）の調整（レギュレーション）を行う。具体的には例えば外部から入力された５Ｖのアナログ用の電源電圧を調整して、例えば４．５Ｖの安定した電位のアナログ電源電圧を出力する。送電制御装置２０が含むアナログ回路（コンパレータやオペアンプなどを有する回路）は、アナログ電源調整回路３２により調整されたアナログ電源が供給されて動作する。

デジタル電源調整回路３０、アナログ電源調整回路３２としては例えば公知のシリーズレギュレータを採用できる。このシリーズレギュレータは、例えば、高電位側電源とその出力ノードとの間に設けられた駆動トランジスタと、その出力ノードと低電位側電源との間に設けられ、出力電圧を抵抗分割する電圧分割回路と、その第１の入力端子（例えば非反転入力端子）に基準電圧が入力され、その第２の入力端子（例えば反転入力端子）に電圧分割回路からの抵抗分割電圧が入力され、その出力端子が駆動トランジスタのゲートに接続されるオペアンプなどを含むことができる。なおアナログ電源調整回路３２は、アナログＧＮＤを生成してアナログ回路１２０に供給する回路であってもよい。

温度検出回路３８は、図７のコンデンサＣ１やＣ２の温度を検出して、コンデンサのｔａｎδの異常（不良）を検出する。制御回路２２は、コンデンサのｔａｎδの異常が検出された場合に、送電部１２の送電ドライバＤＲ１、ＤＲ２による送電を停止させる制御を行う。具体的には温度検出回路３８は、コンデンサ温度と周囲温度との温度差を求めることで、コンデンサのｔａｎδの異常を検出する。そして制御回路２２は、コンデンサ温度と周囲温度との温度差が所与の温度差を超えたと判断した場合に、１次側から２次側への送電を停止させる。或いはコンデンサ温度が所与の温度を超えた場合に、１次側から２次側への送電を停止させてもよい。

リセット回路３９は、リセット信号を生成して送電制御装置２０（集積回路装置）の各回路に出力する。具体的にはリセット回路３９は、外部からの電源の電圧や、デジタル電源調整回路３０により調整されたデジタル電源（ロジック電源）の電圧や、アナログ電源調整回路３２により調整されたアナログ電源の電圧を監視する。そしてこれらの電源の電圧が適正に立ち上がった場合に、リセット信号を解除し、集積回路装置の各回路の動作を開始させ、いわゆるパワーオンリセットを実現する。

受電装置４０（受電モジュール、２次モジュール）は、２次コイルＬ２、受電部４２、負荷変調部４６、給電制御部４８、受電制御装置５０を含むことができる。なお受電装置４０や受電制御装置５０は図１１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したり、接続関係を変更するなどの種々の変形実施が可能である。

受電部４２は、２次コイルＬ２の交流の誘起電圧を直流電圧に変換する。この変換は受電部４２が有する整流回路４３により行われる。この整流回路４３は、ダイオードＤＢ１〜ＤＢ４を含む。ダイオードＤＢ１は、２次コイルＬ２の一端のノードＮＢ１と直流電圧ＶＤＣの生成ノードＮＢ３との間に設けられ、ＤＢ２は、ノードＮＢ３と２次コイルＬ２の他端のノードＮＢ２との間に設けられ、ＤＢ３は、ノードＮＢ２とＶＳＳのノードＮＢ４との間に設けられ、ＤＢ４は、ノードＮＢ４とＮＢ１との間に設けられる。

受電部４２の抵抗ＲＢ１、ＲＢ２はノードＮＢ１とＮＢ４との間に設けられる。そしてノードＮＢ１、ＮＢ４間の電圧を抵抗ＲＢ１、ＲＢ２により分圧することで得られた信号ＣＣＭＰＩが、受電制御装置５０の周波数検出回路６０に入力される。

受電部４２のコンデンサＣＢ１及び抵抗ＲＢ４、ＲＢ５は、直流電圧ＶＤＣのノードＮＢ３とＶＳＳのノードＮＢ４との間に設けられる。そしてノードＮＢ３、ＮＢ４間の電圧を抵抗ＲＢ４、ＲＢ５により分圧することで得られた信号ＡＤＩＮが、受電制御装置５０の位置検出回路５６に入力される。

負荷変調部４６は負荷変調処理を行う。具体的には受電装置４０から送電装置１０に所望のデータを送信する場合に、送信データに応じて負荷変調部４６（２次側）での負荷を可変に変化させて、図１２（Ｂ）に示すように１次コイルＬ１の誘起電圧の信号波形を変化させる。このために負荷変調部４６は、ノードＮＢ３、ＮＢ４の間に直列に設けられた抵抗ＲＢ３、トランジスタＴＢ３（Ｎ型のＣＭＯＳトランジスタ）を含む。このトランジスタＴＢ３は受電制御装置５０の制御回路５２からの信号Ｐ３Ｑによりオン・オフ制御される。そしてトランジスタＴＢ３をオン・オフ制御して負荷変調を行う際には、給電制御部４８のトランジスタＴＢ１、ＴＢ２はオフにされ、負荷９０が受電装置４０に電気的に接続されない状態になる。

例えば図１２（Ｂ）のように、データ「０」を送信するために２次側を低負荷（インピーダンス大）にする場合には、信号Ｐ３ＱがＬレベルになってトランジスタＴＢ３がオフになる。これにより負荷変調部４６の負荷はほぼ無限大（無負荷）になる。一方、データ「１」を送信するために２次側を高負荷（インピーダンス小）にする場合には、信号Ｐ３ＱがＨレベルになってトランジスタＴＢ３がオンになる。これにより負荷変調部４６の負荷は、抵抗ＲＢ３（高負荷）になる。

給電制御部４８は負荷９０への電力の給電を制御する。レギュレータ４９は、整流回路４３での変換で得られた直流電圧ＶＤＣの電圧レベルを調整して、電源電圧ＶＤ５（例えば５Ｖ）を生成する。受電制御装置５０は、例えばこの電源電圧ＶＤ５が供給されて動作する。

トランジスタＴＢ２（Ｐ型のＣＭＯＳトランジスタ）は、受電制御装置５０の制御回路５２からの信号Ｐ１Ｑにより制御される。具体的にはトランジスタＴＢ２は、ＩＤ認証が完了（確立）して通常の電力伝送を行う場合にはオンになり、負荷変調の場合等にはオフになる。

トランジスタＴＢ１（Ｐ型のＣＭＯＳトランジスタ）は、出力保証回路５４からの信号Ｐ４Ｑにより制御される。具体的には、ＩＤ認証が完了して通常の電力伝送を行う場合にはオンになる。一方、ＡＣアダプタの接続が検出されたり、電源電圧ＶＤ５が受電制御装置５０（制御回路５２）の動作下限電圧よりも小さい場合等に、オフになる。

受電制御装置５０は、受電装置４０の各種制御を行う装置であり、集積回路装置（ＩＣ）などにより実現できる。この受電制御装置５０は、２次コイルＬ２の誘起電圧から生成される電源電圧ＶＤ５により動作することができる。また受電制御装置５０は、制御回路５２（受電側）、出力保証回路５４、位置検出回路５６、発振回路５８、周波数検出回路６０、満充電検出回路６２、デジタル電源調整回路７０、アナログ電源調整回路７２、リセット回路７４を含むことができる。

制御回路５２（制御部）は受電装置４０や受電制御装置５０の制御を行うものであり、例えばゲートアレイやマイクロコンピュータなどにより実現できる。具体的には制御回路５２は、ＩＤ認証、位置検出、周波数検出、負荷変調、或いは満充電検出などに必要な各種のシーケンス制御や判定処理を行う。

出力保証回路５４は、低電圧時（０Ｖ時）の受電装置４０の出力を保証する回路であり、電圧出力ノードＮＢ７から受電装置４０側への電流の逆流を防止する。

位置検出回路５６は、２次コイルＬ２の誘起電圧の波形に相当する信号ＡＤＩＮの波形を監視して、１次コイルＬ１と２次コイルＬ２の位置関係が適正であるかを判断する。具体的には信号ＡＤＩＮをコンパレータで２値に変換して、位置関係が適正であるか否かを判断する。

発振回路５８は、例えばＣＲ発振回路により構成され、２次側のクロックを生成する。周波数検出回路６０は、信号ＣＣＭＰＩの周波数（ｆ１、ｆ２）を検出して、図１２（Ａ）に示すように、送電装置１０からの送信データが「１」なのか「０」なのかを判断する。

満充電検出回路６２（充電検出回路）は、負荷９０のバッテリ９４（２次電池）が、満充電状態（充電状態）になったか否かを検出する回路である。

デジタル電源調整回路７０はデジタル電源の調整を行う回路であり、アナログ電源調整回路７２はアナログ電源の調整を行う回路である。リセット回路７４は、リセット信号を生成して、受電制御装置５０（集積回路装置）の各回路に出力し、いわゆるパワーオンリセットを実現する。

負荷９０は、バッテリ９４の充電制御等を行う充電制御装置９２を含む。この充電制御装置９２（充電制御ＩＣ）は集積回路装置などにより実現できる。なお、スマートバッテリのように、バッテリ９４自体に充電制御装置９２の機能を持たせてもよい。

７．送電制御装置の集積回路装置のレイアウト
図１３に、図１１の送電制御装置２０を実現する集積回路装置の詳細なレイアウト例を示す。

図１３の制御ロジック回路１１０は、ＮＡＮＤ、ＮＯＲ、インバータ、Ｄフリップフロップなどの論理セルを有し、図１１の制御回路２２等を実現するロジック回路である。この制御ロジック回路１１０は、デジタル電源調整回路３０（シリーズレギュレータ）により調整されたデジタル電源（例えば３Ｖ）により動作する。なお図１１のドライバ制御回路２６は、図１３の制御ロジック回路１１０やプリドライバＰＲ１〜ＰＲ４などにより実現される。

アナログ回路１２０は、波形検出回路などの各種検出回路のコンパレータやオペアンプなどを有する回路である。このアナログ回路１２０は、アナログ電源調整回路３２（シリーズレギュレータ）により調整されたアナログ電源（例えば４．５Ｖ）により動作する。

図１３のＥ１には、デジタル電源を供給するためのデジタル電源線と、アナログ電源を供給するためのアナログ電源線とが少なくとも配線される電源配線領域が形成される。そして制御ロジック回路１１０のＤ１方向側に、デジタル電源調整回路３０、アナログ回路１２０、アナログ電源調整回路３２が配置される。具体的には、例えばデジタル電源調整回路３０のＤ２方向側にアナログ回路１２０が配置され、アナログ回路１２０のＤ２方向側にアナログ電源調整回路３２が配置される。

またＥ１に示す電源配線領域は、制御ロジック回路１１０と、デジタル電源調整回路３０、アナログ回路１２０、アナログ電源調整回路３２との間の領域に、Ｄ２方向に沿って形成される。具体的には例えば集積回路装置の辺ＳＤ１から辺ＳＤ３に向かってＤ２方向に沿って一直線に電源配線領域が形成される。

このようにすればデジタル回路（制御ロジック回路、プリドライバ等）とアナログ回路を、Ｅ１に示す電源配線領域を利用して分離し、お互いの距離を離すことが可能になる。これにより、例えばデジタル回路のスイッチングノイズ等がアナログ回路に伝達されて誤動作や性能劣化を招く事態を防止できる。

また図１３では、デジタル電源調整回路３０のＤ４方向側に、デジタル電源調整回路３０の調整対象となる電源ＶＤＤ５が入力される第１の電源パッドが配置される。またアナログ電源調整回路３２のＤ２方向側に、アナログ電源調整回路３２の調整対象となる電源ＶＤ５Ａが入力される第２の電源パッドが配置される。このようにすれば、電源ＶＤＤ５、ＶＤ５Ａを、デジタル電源調整回路３０、アナログ電源調整回路３２に対してショートパスで配線することができる。従って、ＶＤＤ５、ＶＤ５Ａの電源線を集積回路装置のコア領域において引き回さなくても済むため、レイアウト効率を向上できる。

また図１３では、プリドライバＰＲ１、ＰＲ２が集積回路装置の辺ＳＤ１に沿って配置され、プリドライバＰＲ３、ＰＲ４が辺ＳＤ２に沿って配置される。そして更にプリドライバＰＲ１〜ＰＲ４は、Ｅ１の電源配線領域のＤ３方向側のロジック回路領域に配置される。従って図１３のＥ２、Ｅ３に示すように、プリドライバＰＲ１、ＰＲ２用のＶＤＤ１、ＶＳＳ１の電源線や、プリドライバＰＲ３、ＰＲ４用のＶＤＤ２、ＶＳＳ２の電源線を、他の回路の電源線と容易に分離して配線できる。これにより、プリドライバＰＲ１〜ＰＲ４のスイッチングノイズが、他の回路に悪影響を及ぼすのを防止できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（Ｐ型トランジスタ、Ｎ型トランジスタ、外部デバイス等）と共に記載された用語（Ｐ型パワーＭＯＳトランジスタ、Ｎ型パワーＭＯＳトランジスタ、外部ドライバ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また集積回路装置、プリドライバ、送電装置、送電制御装置の構成、配置、動作や、トランジスタのオン・オフ制御手法も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

本実施形態の集積回路装置の配置構成例。 図２（Ａ）、図２（Ｂ）は外部ドライバ、プリドライバ、ユニットトランジスタの説明図。 プリドライバの具体的な配置構成例。 ゲート制御回路の説明図。 ゲート制御回路の具体的な構成例。 プリドライバの詳細なレイアウト例。 外部ドライバである送電ドライバと共振回路の説明図。 プリドライバの具体的な配置構成例。 変形例の集積回路装置の配置構成例。 図１０（Ａ）、図１０（Ｂ）は無接点電力伝送の説明図。 送電装置、送電制御装置、受電装置、受電制御装置の構成例。 図１２（Ａ）、図１２（Ｂ）は周波数変調、負荷変調によるデータ転送の説明図。 送電制御装置を実現する集積回路装置のレイアウト例。

符号の説明

ＤＲ１、ＤＲ２ 外部ドライバ（送電ドライバ）、ＰＲ１〜ＰＲ４ プリドライバ、
ＰＴＮ１、ＰＴＮ２ Ｎ型パワーＭＯＳトランジスタ、
ＰＴＰ１、ＰＴＰ２ Ｐ型パワーＭＯＳトランジスタ、
ＰＶＳＳ１、ＰＤＮ１、ＰＤＰ１、ＰＶＤＤ１ パッド、
ＰＶＳＳ２、ＰＤＮ２、ＰＤＰ２、ＰＶＤＤ２ パッド、
ＣＬ１〜ＣＬ４、ＣＬ５〜ＣＬ８ 接続線、ＶＳＬ１、ＶＳＬ２ 低電位側電源線、
ＶＤＬ１、ＶＤＬ２ 高電位側電源線、ＥＳＤＲ１、ＥＳＤＲ２ 静電気保護領域、
ＧＮ１〜ＧＮ５、ＧＰ１〜ＧＰ５ ゲート制御信号、
Ｌ１ １次コイル、Ｌ２ ２次コイル、
１０ 送電装置、１２ 送電部、１４ 電圧検出回路、１６ 表示部、
２０ 送電制御装置、２２ 制御回路（送電側）、２４ 発振回路、
２６ ドライバ制御回路、２８ 波形検出回路、３０ デジタル電源調整回路、
３２ アナログ電源調整回路、３８ 温度検出回路、３９ リセット回路、
４０ 受電装置、４２ 受電部、４３ 整流回路、４６ 負荷変調部、
４８ 給電制御部、５０ 受電制御装置、５２ 制御回路（受電側）、
５４ 出力保証回路、５６ 位置検出回路、５８ 発振回路、６０ 周波数検出回路、
６２ 満充電検出回路、７０ デジタル電源調整回路、７２ アナログ電源調整回路、
７４ リセット回路、９０ 負荷、９２ 充電制御装置、９４ バッテリ、
１００、１０４ Ｎ型用ゲート制御回路、１０２、１０６ Ｐ型用ゲート制御回路、
１１０ 制御ロジック回路、１２０ アナログ回路

Claims (16)

1. Ｎ型パワーＭＯＳトランジスタ及びＰ型パワーＭＯＳトランジスタにより構成される外部ドライバの前記Ｎ型パワーＭＯＳトランジスタを駆動する第１のプリドライバと、
   前記外部ドライバの前記Ｐ型パワーＭＯＳトランジスタを駆動する第２のプリドライバと、
   前記第１、第２のプリドライバに低電位側電源を供給するための低電位側電源パッドと、
   前記第１のプリドライバの出力信号を出力するための第１の出力パッドと、
   前記第２のプリドライバの出力信号を出力するための第２の出力パッドと、
   前記第１、第２のプリドライバに高電位側電源を供給するための高電位側電源パッドとを含み、
   前記低電位側電源パッド、前記第１、第２の出力パッド、前記高電位側電源パッドは、第１の方向に沿って配置され、
   前記第１のプリドライバは、前記第１の方向に直交する方向を第２の方向とした場合に、前記低電位側電源パッド及び前記第１の出力パッドの前記第２の方向側に配置され、
   前記第２のプリドライバは、前記第２の出力パッド及び前記高電位側電源パッドの前記第２の方向側に配置されることを特徴とする集積回路装置。
2. 請求項１において、
   前記第１、第２のプリドライバに低電位側電源を供給するための低電位側電源線が、前記第１、第２のプリドライバの配置領域において前記第１の方向に沿って配線され、
   前記低電位側電源パッドと前記低電位側電源線を接続するための第１の接続線が、前記低電位側電源パッドから前記第１のプリドライバの低電位側電源接続ノードに対して前記第２の方向に沿って配線され、
   前記第１のプリドライバの出力に接続される第１の出力線が、前記第１のプリドライバの配置領域において前記第１の方向に沿って配線され、
   前記第１の出力パッドと前記第１の出力線を接続するための第２の接続線が、前記第１の出力パッドから前記第１のプリドライバの出力接続ノードに対して前記第２の方向に沿って配線され、
   前記第２のプリドライバの出力に接続される第２の出力線が、前記第２のプリドライバの配置領域において前記第１の方向に沿って配線され、
   前記第２の出力パッドと前記第２の出力線を接続するための第３の接続線が、前記第２の出力パッドから前記第２のプリドライバの出力接続ノードに対して前記第２の方向に沿って配線され、
   前記第１及び第２のプリドライバに高電位側電源を供給するための高電位側電源線が、前記第１、第２のプリドライバの配置領域において前記第１の方向に沿って配線され、
   前記高電位側電源パッドと前記高電位側電源線を接続するための第４の接続線が、前記高電位側電源パッドから前記第２のプリドライバの高電位側電源線接続ノードに対して前記第２の方向に沿って配線されることを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記第１、第２のプリドライバの低電位側電源線及び高電位側電源線は、集積回路装置の他の回路の低電位側電源線及び高電位側電源線と分離されて配線されることを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記低電位側電源パッド、前記第１、第２の出力パッド及び前記高電位側電源パッドと、前記第１、第２のプリドライバとの間には、プリドライバ用の静電気保護素子が配置される静電気保護領域が設けられ、
   前記低電位側電源パッドに接続されると共に前記プリドライバ用の静電気保護素子に低電位側電源を供給するための静電気用の低電位側電源線が、前記静電気保護領域において前記第１の方向に沿って配線され、
   前記高電位側電源パッドに接続されると共に前記プリドライバ用の静電気保護素子に高電位側電源を供給するための静電気用の高電位側電源線が、前記静電気保護領域において前記第１の方向に沿って配線され、
   前記静電気用の低電位側電源線及び高電位側電源線が、他の回路の静電気用の低電位側電源線及び高電位側電源線と分離されて配線されることを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記第１のプリドライバの配置領域では、前記第１のプリドライバを構成する第１のＰ型トランジスタと第１のＮ型トランジスタとが前記第２の方向に沿って配置され、
   前記第２のプリドライバの配置領域では、前記第２のプリドライバを構成する第２のＰ型トランジスタと第２のＮ型トランジスタとが前記第２の方向に沿って配置されることを特徴とする集積回路装置。
6. 請求項５において、
   前記第１のＮ型トランジスタ、前記第１のＰ型トランジスタ、前記第２のＮ型トランジスタ、前記第２のＰ型トランジスタの各々は、並列接続された複数のユニットトランジスタにより構成され、
   その各々が前記第１のＮ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第１のＮ型用ゲート制御回路と、
   その各々が前記第１のＰ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第１のＰ型用ゲート制御回路と、
   その各々が前記第２のＮ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第２のＮ型用ゲート制御回路と、
   その各々が前記第２のＰ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第２のＰ型用ゲート制御回路とを含むことを特徴とする集積回路装置。
7. 請求項６において、
   前記第１のＮ型用ゲート制御回路は、
   前記第１のＮ型トランジスタをオンにする場合には、前記第１のＮ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第１のＮ型トランジスタをオフにする場合には、前記第１のＮ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、
   前記第１のＰ型用ゲート制御回路は、
   前記第１のＰ型トランジスタをオンにする場合には、前記第１のＰ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第１のＰ型トランジスタをオフにする場合には、前記第１のＰ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、
   前記第２のＮ型用ゲート制御回路は、
   前記第２のＮ型トランジスタをオンにする場合には、前記第２のＮ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第２のＮ型トランジスタをオフにする場合には、前記第２のＮ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、
   前記第２のＰ型用ゲート制御回路は、
   前記第２のＰ型トランジスタをオンにする場合には、前記第２のＰ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第２のＰ型トランジスタをオフにする場合には、前記第２のＰ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力することを特徴とする集積回路装置。
8. 請求項６又は７において、
   前記第２の方向の反対方向を第４の方向とした場合に、前記第１のＮ型トランジスタ及び前記第１のＰ型トランジスタを構成するユニットトランジスタの前記第２の方向側に、前記第１のＮ型用ゲート制御回路、前記第１のＰ型用ゲート制御回路の一方が配置され、前記第１のＮ型トランジスタ及び前記第１のＰ型トランジスタを構成するユニットトランジスタの前記第４の方向側に、前記第１のＮ型用ゲート制御回路、前記第１のＰ型用ゲート制御回路の他方が配置され、
   前記第２のＮ型トランジスタ及び前記第２のＰ型トランジスタを構成するユニットトランジスタの前記第２の方向側に、前記第２のＮ型用ゲート制御回路、前記第２のＰ型用ゲート制御回路の一方が配置され、前記第２のＮ型トランジスタ及び前記第２のＰ型トランジスタを構成するユニットトランジスタの前記第４の方向側に、前記第２のＮ型用ゲート制御回路、前記第２のＰ型用ゲート制御回路の他方が配置されることを特徴とする集積回路装置。
9. 請求項１乃至８のいずれかにおいて、
   第２のＮ型パワーＭＯＳトランジスタ及び第２のＰ型パワーＭＯＳトランジスタにより構成される第２の外部ドライバの前記第２のＮ型パワーＭＯＳトランジスタを駆動する第３のプリドライバと、
   前記第２の外部ドライバの前記第２のＰ型パワーＭＯＳトランジスタを駆動する第４のプリドライバを含み、
   集積回路装置の前記第１の方向に沿った辺を第１の辺とし、集積回路装置の前記第２の方向に沿った辺を第２の辺とした場合に、
   前記第１、第２のプリドライバは、集積回路装置の前記第１の辺に沿って配置され、
   前記第３、第４のプリドライバは、集積回路装置の前記第２の辺に沿って配置されることを特徴とする集積回路装置。
10. Ｎ型パワーＭＯＳトランジスタ及びＰ型パワーＭＯＳトランジスタにより構成される外部ドライバの前記Ｎ型パワーＭＯＳトランジスタを駆動する第１のプリドライバと、
    前記外部ドライバの前記Ｐ型パワーＭＯＳトランジスタを駆動する第２のプリドライバと、
    第２のＮ型パワーＭＯＳトランジスタ及び第２のＰ型パワーＭＯＳトランジスタにより構成される第２の外部ドライバの前記第２のＮ型パワーＭＯＳトランジスタを駆動する第３のプリドライバと、
    前記第２の外部ドライバの前記第２のＰ型パワーＭＯＳトランジスタを駆動する第４のプリドライバと、
    前記第１のプリドライバの出力信号を出力するための第１の出力パッドと、
    前記第２のプリドライバの出力信号を出力するための第２の出力パッドと、
    前記第３のプリドライバの出力信号を出力するための第３の出力パッドと、
    前記第４のプリドライバの出力信号を出力するための第４の出力パッドとを含み、
    集積回路装置の第１の方向に沿った辺を第１の辺とし、集積回路装置の前記第１の方向に直交する第２の方向に沿った辺を第２の辺とした場合に、
    前記第１、第２のプリドライバは、集積回路装置の前記第１の辺に沿って配置され、
    前記第３、第４のプリドライバは、集積回路装置の前記第２の辺に沿って配置されることを特徴とする集積回路装置。
11. 請求項９又は１０において、
    前記第１、第２のプリドライバの前記第２の方向側であって、前記第３、第４のプリドライバの前記第１の方向側に、前記第１、第２、第３、第４のプリドライバを制御するための制御ロジック回路が配置されることを特徴とする集積回路装置。
12. 請求項１０又は１１において、
    １次コイルと２次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送し、前記受電装置の負荷に対して電力を供給する無接点電力伝送システムの前記送電装置に設けられる集積回路装置であって、
    前記外部ドライバは、前記１次コイルの一端を駆動するための第１の送電ドライバであり、
    前記第２の外部ドライバは、前記１次コイルの他端を駆動するための第２の送電ドライバであることを特徴とする集積回路装置。
13. 外部デバイスを駆動するドライバと、
    前記ドライバに低電位側電源を供給するための低電位側電源パッドと、
    前記ドライバの出力信号を出力するための出力パッドと、
    前記ドライバに高電位側電源を供給するための高電位側電源パッドとを含み、
    前記低電位側電源パッド、前記出力パッド、前記高電位側電源パッドは第１の方向に沿って配置され、
    前記ドライバは、前記第１の方向に直交する方向を第２の方向とした場合に、前記低電位側電源パッド、前記出力パッド及び前記高電位側電源パッドの前記第２の方向側に配置され、
    前記ドライバの配置領域では、前記ドライバを構成するＰ型トランジスタとＮ型トランジスタとが前記第２の方向に沿って配置され、
    前記Ｎ型トランジスタ、前記Ｐ型トランジスタの各々は、並列接続された複数のユニットトランジスタにより構成され、
    その各々が前記Ｎ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力するＮ型用ゲート制御回路と、
    その各々が前記Ｐ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力するＰ型用ゲート制御回路を含むことを特徴とする集積回路装置。
14. 請求項１３において、
    前記Ｎ型用ゲート制御回路は、
    前記Ｎ型トランジスタをオンにする場合には、前記Ｎ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記Ｎ型トランジスタをオフにする場合には、前記Ｎ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、
    前記Ｐ型用ゲート制御回路は、
    前記Ｐ型トランジスタをオンにする場合には、前記Ｐ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記Ｐ型トランジスタをオフにする場合には、前記Ｐ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力することを特徴とする集積回路装置。
15. 請求項１３又は１４において、
    前記第２の方向の反対方向を第４の方向とした場合に、前記Ｎ型トランジスタ及び前記Ｐ型トランジスタを構成するユニットトランジスタの前記第２の方向側に、前記Ｎ型用ゲート制御回路、前記Ｐ型用ゲート制御回路の一方が配置され、前記Ｎ型トランジスタ及び前記Ｐ型トランジスタを構成するユニットトランジスタの前記第４の方向側に、前記Ｎ型用ゲート制御回路、前記Ｐ型用ゲート制御回路の他方が配置されることを特徴とする集積回路装置。
16. 請求項１乃至１５のいずれかに記載の集積回路装置と、
    前記集積回路装置により駆動されるデバイスを含むことを特徴とする電子機器。

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