CN101252291B - 集成电路装置及电子设备 - Google Patents

Abstract

本发明公开了一种可以稳定且效率良好地驱动外部装置的集成电路装置等。该集成电路装置用于驱动由N型功率MOS晶体管及P型功率MOS晶体管构成的外部驱动器的N型功率MOS晶体管的预驱动器PR1；用于驱动P型功率MOS晶体管的预驱动器PR2；低电位侧电源焊盘PVSS1；输出焊盘PDN1、PDP1；高电位侧电源焊盘PVDD1。其中，电源焊盘PVSS1、输出焊盘PDN1、PDP1沿D1方向配置。预驱动器PR1配置于电源焊盘PVSS1及输出焊盘PDN1的D2方向侧，预驱动器PR2配置于输出焊盘PDP1及电源焊盘PVDD1的D2方向侧。

Description

集成电路装置及电子设备

技术领域

本发明涉及集成电路装置及电子设备。

背景技术

近年来，利用电磁感应，在没有金属部分触点的情况下即可以实现电力传输的无触点电力传输(非接触电力传输)的技术广受关注。作为该无触点电力传输的适用例，现有技术中有便携式电话机或家庭用设备(例如电话机的子机)的充电技术等。

作为无触点电力传输的现有技术有专利文件1。在该专利文件1中，由连接于送电驱动器的输出的电容和一次线圈构成共振电路，从送电装置(一次侧)向受电装置(二次侧，用户端)提供电力。此外，作为半导体功率模块的现有技术有专利文件2。

驱动一次线圈的(外部驱动器)是由诸如外附的N型功率MOS晶体管及P型功率MOS晶体管构成。这些N型、P型的功率MOS晶体管(MOSFET)的尺寸大，寄生电容也大。因此，为了对应于电力传输损耗的降低和高频率驱动，在控制送电驱动器的集成电路装置(送电控制装置)的预驱动器中，可以要求可高速充放电功率MOS晶体管的寄生电容的性能。此外，当产生N型、P型功率MOS晶体管都处于导通状态的期间时，会产生通过这些晶体管从高电位侧电源向低电位侧电源流入贯通电流的问题。

专利文件1：日本特开2006-60909号公报

专利文件2：日本特开平6-21330号公报

发明内容

鉴于上述技术问题，本发明的目的在于提供一种可以稳定且效率良好地驱动外部驱动器的集成电路装置以及包括该集成电路装置的电子设备。

本发明涉及一种集成电路装置，其包括：第一预驱动器，用于驱动由N型功率MOS晶体管及P型功率MOS晶体管构成的外部驱动器的所述N型MOS晶体管；第二预驱动器，用于驱动所述外部驱动器的所述P型功率MOS晶体管；低电位侧电源焊盘，用于向所述第一、第二预驱动器提供低电位侧电源；第一输出焊盘，用于输出所述第一预驱动器的输出信号；第二输出焊盘，用于输出所述第二预驱动器的输出信号；高电位侧电源焊盘，用于向所述第一、第二预驱动器提供高电位侧电源，其中，所述低电位侧电源焊盘、所述第一、第二输出焊盘、所述高电位侧电源焊盘沿第一方向配置，在将与第一方向正交的方向作为第二方向时，所述第一预驱动器配置在所述低电位侧电源焊盘及所述第一输出焊盘的所述第二方向侧，所述第二预驱动器配置在所述第二输出焊盘及所述高电位侧电源焊盘的所述第二方向侧。

根据本发明，在低电位侧电源焊盘及第一输出焊盘的第二方向侧配置有第一预驱动器，在第二输出焊盘及的高电位侧电源焊盘的第二方向侧配置有第二预驱动器。因此，可以缩短从低电位侧电源焊盘向第一预驱动器的布线、以及从电位侧电源焊盘向第二预驱动器的布线，并可以减小布线的寄生电阻，从而能够稳定并且效率良好地驱动外部驱动器。

此外，在本发明中，用于向所述第一、第二预驱动器提供低电位侧电源的低电位侧电源线在所述第一、第二预驱动器的配置区域中沿所述第一方向布线，用于连接所述低电位侧电源焊盘和所述低电位侧电源线的第一连接线从所述低电位侧电源焊盘朝向所述第一预驱动器的低电位侧电源连接节点沿所述第二方向布线，连接于所述第一预驱动器的输出的第一输出线在所述第一预驱动器的配置区域中沿所述第一方向布线，用于连接所述第一输出焊盘和所述第一输出线的第二连接线从所述第一输出焊盘朝向所述第一预驱动器的输出连接节点沿所述第二方向布线，连接于所述第二预驱动器的输出的第二输出线在所述第二预驱动器的配置区域中沿所述第一方向布线，用于连接所述第二输出焊盘和所述第二输出线的第三连接线从所述第二输出焊盘朝向所述第二预驱动器的输出连接节点沿所述第二方向布线，用于向所述第一及第二预驱动器提供高电位侧电源的高电位侧电源线在所述第一、第二预驱动器的配置区域中沿所述第一方向布线，用于连接所述高电位侧电源焊盘和所述高电位侧电源线的第四连接线从所述高电位侧电源焊盘朝向所述第二预驱动器的高电位侧电源线连接节点沿所述第二方向布线。

这样，可以通过短距离的布线向第一、第二预驱动器通过低电位侧电源、高电位侧电源。此外，可以通过短距离的布线输出来自于第一、第二预驱动器的输出信号。由此，可以减小布线的寄生电阻，实现降低贯通电流或过冲噪声等。

此外，在本发明中，所述第一、第二预驱动器的低电位侧电源线及高电位侧电源线也可以与集成电路装置的其它电路的低电位侧电源线及高电位侧电源线分开布线(分离布线)。

这样，可以防止第一、第二预驱动器中发生的噪声通过低电位侧电源线或高电位侧电源线传到其它电路。

此外，在本发明中，在所述低电位侧电源焊盘、所述第一、第二输出焊盘及所述高电位侧电源焊盘与所述第一、第二预驱动器之间，设置有配置了预驱动器用静电保护元件的静电保护区，连接于所述低电位侧电源焊盘并向所述预驱动器用静电保护元件提供低电位侧电源的静电用低电位侧电源线在所述静电保护区中沿所述第一方向布线，连接于所述高电位侧电源焊盘并向所述预驱动器用静电保护元件提供高电位侧电源的静电用高电位侧电源线在所述静电保护区中沿所述第一方向布线，所述静电用低电位侧电源线及高电位侧电源线与其它电路的静电用低电位侧电源线及高电位侧电源线分开布线。

这样，可以防止第一、第二预驱动器中发生的噪声通过静电用低电位侧电源线或高电位侧电源线传到其它电路。

此外，在本发明中，可以是在所述第一预驱动器的配置区域中，构成所述第一预驱动器的第一P型晶体管和第一N型晶体管沿所述第二方向配置，在所述第二预驱动器的配置区域中，构成所述第二预驱动器的第二P型晶体管和第二N型晶体管沿所述第二方向配置。

这样，可以小型地布局第一、第二预驱动器。

此外，在本发明中，所述第一N型晶体管、所述第一P型晶体管、所述第二N型晶体管、所述第二P型晶体管的各个晶体管由并联连接的多个单元晶体管构成，所述集成电路装置还包括：第一N型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述第一N型晶体管的多个单元晶体管的各个栅极；第一P型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述第一P型晶体管的多个单元晶体管的各个栅极；第二N型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述第二N型晶体管的多个单元晶体管的各个栅极；以及第二P型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述第二P型晶体管的多个单元晶体管的各个栅极。

这样，可以采用栅极控制信号，详细地控制第一N型晶体管、第一P型晶体管、第二N型晶体管、第二P型晶体管的导通、截止的做法。

此外，在本发明中，所述第一N型用栅极控制电路输出栅极控制信号，以使当导通所述第一N型晶体管时，以不同的定时导通构成所述第一N型晶体管的多个单元晶体管，当截止所述第一N型晶体管时，以相同的定时截止构成所述第一N型晶体管的多个单元晶体管，所述第一P型用栅极控制电路输出栅极控制信号，以使当导通所述第一P型晶体管时，以不同的定时导通构成所述第一P型晶体管的多个单元晶体管，当截止所述第一P型晶体管时，以相同的定时截止构成所述第一P型晶体管的多个单元晶体管，所述第二N型用栅极控制电路输出栅极控制信号，以使当导通所述第二N型晶体管时，以不同的定时导通构成所述第二N型晶体管的多个单元晶体管，当截止所述第二N型晶体管时，以相同的定时截止构成所述第二N型晶体管的多个单元晶体管，所述第二P型用栅极控制电路输出栅极控制信号，以使当导通所述第二P型晶体管时，以不同的定时导通构成所述第二P型晶体管的多个单元晶体管，当截止所述第二P型晶体管时，以相同的定时截止构成所述第二P型晶体管的多个单元晶体管。

这样，可以降低第一N型晶体管、第一P型晶体管、第二N型晶体管、第二P型晶体管导通时的过冲噪声，并且可以防止贯通电流的发生。

此外，在本发明中，当将所述第二方向的相反方向作为第四方向时，在构成所述第一N型晶体管及所述第一P型晶体管的单元晶体管的所述第二方向侧，配置有所述第一N型用栅极控制电路、所述第一P型用栅极控制电路中的一个，在构成所述第一N型晶体管及所述第一P型晶体管的单元晶体管的所述第四方向侧，配置有所述第一N型用栅极控制电路、所述第一P型用栅极控制电路中的另一个，在构成所述第二N型晶体管及所述第二P型晶体管的单元晶体管的所述第二方向侧，配置有所述第二N型用栅极控制电路、所述第二P型用栅极控制电路中的一个，在构成所述第二N型晶体管及所述第二P型晶体管的单元晶体管的所述第四方向侧，配置有所述第二N型用栅极控制电路、所述第二P型用栅极控制电路中的另一个。

这样，可以通过短路总线(short bus)将来自栅极控制电路的栅极控制信号布线在单元晶体管，提高布局效率。此外，可以实现栅极控制信号线的寄生电阻的降低等。

此外，在本发明中，包括：第三预驱动器，用于驱动由第二N型功率MOS晶体管及第二P型功率MOS晶体管构成的第二外部驱动器的所述第二N型功率MOS晶体管；第四预驱动器，用于驱动所述第二外部驱动器的所述第二P型功率MOS晶体管，其中，当将沿集成电路装置的所述第一方向的边作为第一边，将沿集成电路装置的所述第二方向的边作为第二边时，所述第一、第二预驱动器沿集成电路装置的所述第一边配置，所述第三、第四预驱动器沿集成电路装置的所述第二边配置。

此外，在本发明中，包括：第一预驱动器，用于驱动由N型功率MOS晶体管及P型功率MOS晶体管构成的外部驱动器的所述N型MOS晶体管；第二预驱动器，用于驱动所述外部驱动器的所述P型功率MOS晶体管；第三预驱动器，用于驱动由第二N型功率MOS晶体管及第二P型功率MOS晶体管构成的第二外部驱动器的所述第二N型功率MOS晶体管；第四预驱动器，用于驱动所述第二外部驱动器的所述第二P型功率MOS晶体管；第一输出焊盘，用于输出所述第一预驱动器的输出信号；第二输出焊盘，用于输出所述第二预驱动器的输出信号；第三输出焊盘，用于输出所述第三预驱动器的输出信号；第四输出焊盘，用于输出所述第四预驱动器的输出信号，其中，当将沿集成电路装置的所述第一方向的边作为第一边，将沿集成电路装置的与所述第二方向正交的方向的边作为第二边时，所述第一、第二预驱动器沿集成电路装置的所述第一边配置，所述第三、第四预驱动器沿集成电路装置的所述第二边配置。

根据本发明，第一、第二预驱动器沿集成电路装置的第一边配置，第三、第四预驱动器沿集成电路装置的所述第二边配置。因此，第一～第四预驱动器可以集中配置在由第一、第二边形成的集成电路装置的角部区域。因此，易于实现第一～第四预驱动器与其他电路之间的电源分开等，可以抑制第一～第四预驱动器的噪声对其他电路的恶劣影响。

此外，在本发明中，在所述第一、第二预驱动器的第二方向侧、且第三、第四预驱动器的所述第一方向侧，配置有用于控制所述第一、第二、第三、第四预驱动器的控制逻辑电路。

这样，可以以短路总线布线控制逻辑电路和第一、第二预驱动器之间的信号线，提高布局效率。

此外，在本发明中，集成电路装置，设置在无触点电力传输系统的送电装置上，所述无触点电力传输系统电磁耦合一次线圈和二次线圈，从所述送电装置向受电装置传输电力，并向所述受电装置的负载提供电力，所述集成电路装置其所述第一外部驱动器是用于驱动所述一次线圈的一端的第一送电驱动器，所述第二外部驱动器是用于驱动所述一次线圈另一端的第二送电驱动器。

这样，可以效率良好地驱动无触点电力传输系统的第一、第二送电驱动器，实现电力传输效率的提高等。

此外，在本发明中，集成电路装置包括：驱动器，用于驱动外部装置；低电位侧电源焊盘，用于向所述驱动器提供低电位侧电源；输出焊盘，用于输出所述驱动器的输出信号；高电位侧电源焊盘，用于向所述驱动器提供高电位侧电源，其中，所述低电位侧电源焊盘、所述输出焊盘、所述高电位侧电源焊盘沿第一方向配置，当将与所述第一方向正交的方向作为第二方向时，所述驱动器配置在所述低电位侧电源焊盘、所述输出焊盘及所述高电位侧电源焊盘的所述第二方向侧，在所述驱动器的配置区域中，构成所述驱动器的P型晶体管和N型晶体管沿所述第二方向配置，所述N型晶体管、所述P型晶体管的各晶体管由并联连接的多个单元晶体管构成，所述集成电路装置还包括：N型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述N型晶体管的多个单元晶体管的各个栅极；P型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述P型晶体管的多个单元晶体管的各个栅极。

根据本发明，低电位侧电源焊盘、输出焊盘、高电位侧电源焊盘沿第一方向配置，在低电位侧电源焊盘、输出焊盘、高电位侧电源焊盘的第二方向侧配置有驱动器。因此，可以缩短从低电位侧电源焊盘向驱动器的布线以及从高电位侧电源焊盘向驱动器的布线，减小布线的寄生电阻，因此，能够稳定且效果良好地外部驱动器。

此外，在本发明中，所述N型用栅极控制电路输出栅极控制信号，以使当导通所述N型晶体管时，以不同的定时导通构成所述N型晶体管的多个单元晶体管，当截止所述N型晶体管时，以相同的定时截止构成所述N型晶体管的多个单元晶体管，所述P型用栅极控制电路输出栅极控制信号，以使当导通所述P型晶体管时，以不同的定时导通构成所述P型晶体管的多个单元晶体管，当截止所述P型晶体管时，以相同的定时截止构成所述P型晶体管的多个单元晶体管。

这样，可以降低N型晶体管、P型晶体管导通时的过冲(Overshoot)噪声，同时防止贯通电流的发生。

此外，在本发明中，当将所述第二方向的相反方向作为第四方向时，在构成所述N型晶体管及所述P型晶体管的单元晶体管的所述第二方向侧，配置有所述N型用栅极控制电路、所述P型用栅极控制电路中的一个，在构成所述N型晶体管及所述P型晶体管的单元晶体管的所述第四方向侧，配置有所述N型用栅极控制电路、所述P型用栅极控制电路中的另一个。

这样，可以以短路总线将来自栅极控制电路的栅极控制信号布线在单元晶体管，提高布局效率。此外，可以实现栅极控制信号线的寄生电阻的降低等。

此外，本发明涉及一种包括上述任一项所述的集成电路装置以及由所述集成电路装置驱动的设备的电子设备。

附图说明

图1是本实施例的集成电路装置的配置构成例；

图2(A)、图2(B)是外部驱动器、预驱动器、单元晶体管的说明图；

图3是预驱动器的具体配置构成例；

图4是栅极控制电路的说明图；

图5是栅极控制电路的具体配置构成例；

图6是预驱动器的详细布局例；

图7是作为外部驱动器的送电驱动器和共振电路的说明图；

图8是预驱动器的具体配置构成例；

图9是变形例的集成电路装置的配置构成图；

图10(A)和图10(B)是无触点电力传输的说明图；

图11是送电装置、送电控制装置、受电控制装置的构成例；

图12(A)、图12(B)是基于频率调制、负载调制的数据传输的说明图；

图13是实现送电控制装置的集成电路装置的布局示例。

具体实施方式

以下，对本发明的最佳实施例进行详细说明。此外，以下说明的本实施例并不是对权利要求中记载的本发明内容进行不当的限定，并且，本实施例中说明的所有结构并不一定都是本发明解决手段的必须要件。

1.集成电路装置

图1示出了本实施例的集成电路装置、预驱动器的配置结构例。在图1中，沿集成电路装置的第一边SD1的方向为第一方向D1，与第一方向正交的方向为第二方向D2。此外，第一方向D1的相反方向为第三方向，第二方向D2的相反方向为第四方向D4。此外，在图1中，D1方向为右方向，D3方向为左方向，但是，也可以是D1方向为左方向，D3方向为右方向。此外，D2方向为下方向，D4方向为上方向，但是，也可以是D2方向为上方向，D4方向为下方向。

图1中的集成电路装置包括第一、第二预驱动器PR1、PR2。此外，还包括低电位侧电源焊盘PVSS1、第一输出焊盘PDN1、第二输出焊盘PDP1、高电位侧电源焊盘PVDD1。这些焊盘(电极、端子)沿集成电路装置的例如第一边SD1配置。

例如在图3中，在集成电路装置的外部设置有外部驱动器DR1。该外部驱动器DR1由作为外带部件的N型功率MOS晶体管PTN1(广义上的N型晶体管、N型MOS晶体管)以及P型功率MOS晶体管PTP1(广义上的P型晶体管、P型MOS晶体管)构成。具体地说，晶体管PTP1的源极上提供有高电位侧电源VDD1，晶体管PTN1的源极上提供有低电位侧的电源VSS1，PTP1的漏极和PTN1的漏极连接。作为该外部驱动器DR1，可以考虑在无触点电力传输中驱动一次线圈的送电驱动器或驱动电机的电机驱动器等各种驱动器。

预驱动器PR1用于驱动外部驱动器DR1的N型功率MOS晶体管PTN1。具体地说，作为预驱动器PR1可以采用由N型晶体管及P型晶体管构成的反相器电路。此外，预驱动器PR1的输出信号DN1通过输出焊盘PDN1输入到N型功率MOS晶体管PTN1的栅极，从而进行晶体管PTN1的导通·截止控制。

预驱动器PR2用于驱动外部驱动器DR1的P型功率MOS晶体管PTP1。具体地说，作为预驱动器PR2可以采用由N型晶体管及P型晶体管构成的反相器电路。此外，预驱动器PR2的输出信号DP1通过输出焊盘PDP1输入到P型功率MOS晶体管PTP1的栅极，从而进行晶体管PTP1的导通·截止控制。

这时，输出信号DN1、DP1成为激活期间相互不重叠的非重叠信号，由此，可以防止从电源VDD1通过晶体管PTP1、PTN1向电源VSS1流入贯通电流。

电源焊盘PVSS1是向预驱动器PR1、PR2提供低电位侧电源VSS1的焊盘。具体地说，预驱动器PR1、PR2的低电位侧的电源线VSL1通过第一连接线CL1与电源焊盘PVSS1连接。此外，电源VSS1也是外部驱动器DR1的低电位侧的电源，VSS1的电源线通过电路基板上的布线连接于晶体管PTN1的源极。

焊盘PDN1是用于输出预驱动器PR1的输出信号DN1的焊盘。具体地说，预驱动器PR1的第一输出线QL1通过第二连接线CL2连接于焊盘PDN1，通过这些QL1、CL2、PDN1将信号DN1向外部输出。

焊盘PDP1是用于输出预驱动器PR2的输出信号DP1的焊盘。具体地说，预驱动器PR2的第二输出线QL2通过第三连接线CL3连接于焊盘PDP1，通过这些QL2、CL3、PDP1将信号DP1向外部输出。

电源焊盘PVDD1是用于向预驱动器PR1、PR2提供高电位侧电源VDD1的焊盘。具体地说，预驱动器PR1、PR2的高电位侧的电源线VDL1通过第四连接线CL4连接于电源焊盘PVDD1。此外，电源VDD1也是外部驱动器DR1的高电位侧的电源，VDD1的电源线通过电路基板上的布线连接于晶体管PTP1的源极。

如图1所示，在本实施例中，低电位侧的电源焊盘PVSS1、第一、第二输出焊盘PDN1、PDP1、以及高电位侧的电源焊盘PVDD1沿D1方向配置。具体地说，在电源焊盘PVSS1的D1方向侧配置有输出焊盘PDN1，在PDN1的D1方向侧配置有输出焊盘PDP1，在PDP1的D1方向侧配置有电源焊盘PVDD1。

此外，在将与D1方向正交的方向作为D2方向时，预驱动器PR1配置于电源焊盘PVSS1、输出焊盘PDN1的D2方向侧。此外，预驱动器PR2配置于输出焊盘PDP1、电源焊盘PVDD1的D2方向侧。

图2(A)示出了预驱动器PR1、PR2的电路结构例。预驱动器PR1是由P型的晶体管TP1和N型的晶体管TN1构成的。向晶体管TP1的源极提供电源VDD1，向晶体管TN1的源极提供电源VSS1。预驱动器PR2是由P型的晶体管TP2和N型的晶体管TN2构成的。向晶体管TP2的源极提供电源VDD1，向晶体管TN2的源极提供电源VSS1。

外部驱动器DR1的功率MOS晶体管PTP1、PTN1的晶体管尺寸非常大。因此，如果发生了这些晶体管PTP1、PTN1一起导通的期间，则会流入非常大的贯通电流。因此，例如在预驱动器PR2的输出信号DP1为L电平，晶体管PTP1为导通的期间内，需要可靠地截止晶体管PTN1。此外，为了可靠地截止晶体管PTN1，需要使节点NF1、NF2为相同电位，因此优选将A1、A2所表示的布线的寄生电阻控制在最小限度。

同样，在预驱动器PR1的输出信号DN1为H电平，晶体管PTN1导通的期间内，需要可靠地截止晶体管PTP1。从而需要使节点NF3、NF4为相同电位，因此优选将A3、A4所表示的布线的寄生电阻控制在最小限度。

关于这一点，在本实施例中如图5所示，焊盘沿D 1方向以PVSS1、PDN1、PDP1、PVDD1的顺序进行排列。此外，预驱动器PR1配置于焊盘PVSS1、PDN1的D2方向侧，预驱动器PR2配置于焊盘PDP1、PVDD1的D2方向侧。因此，可以缩短从焊盘PVSS1向预驱动器PR1的布线，以及从焊盘PDN1向预驱动器PR1的布线，能够将图2(A)的A1、A2所表示的布线的寄生电阻控制在最小限度。由此，在晶体管PTP1导通的期间内，可以可靠地截止晶体管PTN1，从而防止贯通电流的发生。

同样，在图1中，可以缩短从焊盘PVDD1向预驱动器PR2的布线，以及从焊盘PDP1向预驱动器PR2的布线，能够将图2(A)的A3、A4所表示的布线的寄生电阻控制在最小限度。由此，在晶体管PTN1导通的期间内，可以可靠地截止晶体管PTP1，从而防止贯通电流的发生。

此外，根据图1的配置结构，可以缩小焊盘PVSS1、PDN1、PDP1、PVDD1以及预驱动器PR1、PR2的D2方向上的占有面积，能够提高布局效率。

而且，根据图1的配置结构，可以简化将构成外部驱动器DR1的功率MOS晶体管PTN1、PTP1安装于电路基板的工序，简化电路基板上的布线，实现噪声降低以及电路基板的小型化。

图3示出了本实施例的集成电路装置、预驱动器的更详细的配置结构例。如图3所示，在第一预驱动器PR1的配置区域中，构成PR1的第一P型晶体管TP1和第一N型晶体管TN1沿D2方向配置。具体地说，晶体管TP1、TN1沿D2方向邻接配置。此外，在第二预驱动器PR2的配置区域中，构成PR2的第二P型晶体管TP2和第二N型晶体管TN2沿D2方向配置。具体地说，晶体管TP2、TN2沿D2方向邻接配置。而且，如图2(B)所示，这些晶体管TP1、TN1、TP2、TN2的栅极沿D2方向布线。

此外，在图3中，是沿D2方向按照P型晶体管、N型晶体管的顺序进行配置，但是，也可以是沿D2方向按照N型晶体管、P型晶体管的顺序进行配置。

在图3中，用于向预驱动器PR1、PR2提供低电位侧电源VSS1的低电位侧电源线VSL1在预驱动器PR1、PR2的配置区域中沿D1方向布线。此外用于连接低电位侧电源焊盘PVSS1和低电位侧电源线VSL1的第一连接线CL1(引出线)从电源焊盘PVSS1朝向预驱动器PR1的低电位侧电源连接节点NE1沿D2方向布线。

此外，连接于预驱动器PR1的输出的第一输出线QL1在预驱动器PR1的配置区域中沿D1方向布线。此外，用于连接第一输出焊盘PDN1和第一输出线QL1的第二连接线CL2从第一输出焊盘PDN1朝向预驱动器PR1的输出连接节点NE2沿D2方向布线。

此外，连接于预驱动器PR2的输出的第二输出线QL2在预驱动器PR2的配置区域中沿D1方向布线。此外，用于连接第二输出焊盘PDP1和第二输出线QL2的第三连接线CL3从第二输出焊盘PDP1朝向预驱动器PR2的输出连接节点NE3沿D2方向布线。

此外，用于向预驱动器PR1、PR2提供高电位侧电源VDD1的高电位侧电源线VDL1在预驱动器PR1、PR2的配置区域中沿D1方向布线。此外，用于连接高电位侧电源焊盘PVDD1和高电位侧电源线VDL1的第四连接线CL4从高电位侧电源焊盘PVDD1朝向预驱动器PR2的高电位侧电源连接节点NE4沿D2方向布线。

此外，连接线CL1、CL2、CL3、CL4至少其一部分是以沿D2方向的直线方式进行布线即可，也可以有例如沿D1方向布线的部分。此外，连接节点NE1、NE2、NE3、NE4的位置并不限定于图3所示的位置。此外，布线电源线VSL1、VDL1、输出线QL1、QL2的位置也不限定于图3所示位置，也可以布线于晶体管TP1、TN1、TP2、TN2的外侧的区域中。

如果如图3所示地布线连接线CL1、CL2、电源线VSL1、输出线QL1，则可以以短距离的布线，从电源焊盘PVSS 1向晶体管TN1的源极提供电源VSS1。并且可以以短距离的布线，从晶体管TP1、TN1的漏极向输出焊盘PDN1输出信号DN1。因此，可以减小图2(A)的A1、A2所表示的布线的寄生电阻，将贯通电流和过冲噪声控制在最小限度。

此外，如果如图3所示地布线连接线CL3、CL4、电源线VDL1、输出线QL2，则可以以短距离的布线，从电源焊盘PVDD1向晶体管TP1的源极提供电源VDD1。并且可以以短距离的布线，从从晶体管TP2、TN2的漏极向输出焊盘PDP1输出信号DP1。因此，可以减小图2(A)的A3、A4所表示的布线的寄生电阻，将贯通电流和过冲噪声控制在最小限度。

即、如后所述，为了在将以高驱动频率进行动作的外部驱动器DR1中的过冲噪声控制在最小限度的同时，防止贯通电流的发生，优选增长晶体管PTP1、PTN1从截止变化为导通的导通迁移期间，缩短从导通变化为截止的截止迁移期间。

因此，优选增长信号DN1的H电平迁移期间，缩短信号DN1的L电平迁移期间，其中，在信号DN1的H电平迁移期间，导通图2(A)的预驱动器PR1的晶体管TP1，使信号DN1从L电平变化为H电平，在信号DN1的L电平迁移期间，导通晶体管TN1，使信号DN1从H电平变化为L电平。同样，优选增长信号DP1的L电平迁移期间，缩短信号DP1的H电平迁移期间，其中，在信号DP1的L电平迁移期间，导通预驱动器PR2的晶体管TN2，使信号DP1从H电平变化为L电平，在信号DP1的H电平迁移期间，导通晶体管TP21，使信号DP1从L电平变化为H电平。

关于这一点，根据图3的配置结构，一方面增大图2(A)的A5所表示的布线的寄生电阻，另一方面减小A1、A2所表示的布线的寄生电阻。因此，信号DN1的H电平迁移期间增长，L电平迁移期间缩短，从而可以增长外部驱动器DR1的晶体管PTN1的导通迁移期间，缩短截止迁移期间。由此可以同时实现过冲噪声的降低以及贯通电流的降低。

此外，根据图3的配置结构，一方面增大图2(A)的A6所表示的布线的寄生电阻，另一方面减小A3、A4所表示的布线的寄生电阻。因此，信号DP1的L电平迁移期间增长，H电平迁移期间缩短，从而可以增长外部驱动器DR1的晶体管PTP1的导通迁移期间，缩短截止迁移期间。由此可以同时实现过冲噪声的降低以及贯通电流的降低。

此外，如图3中B1、B2所示，预驱动器PR1、PR2的低电位侧电源线VSL1或高电位侧电源线VDL1与集成电路装置的其它电路的低电位侧电源线或高电位侧电源线分开布线。即在B1、B2所示的点上切断彼此的电源线，使其不相互连接。这样，可以防止为了充放电外部驱动器DR1的强大寄生电容，在强大电流流过的预驱动器PR1、PR2中发生的开关噪声(电源噪声)对其它电路产生恶劣影响，还可以防止相反的情况，即、其它电路的开关噪声对预驱动器PR1、PR2产生恶劣影响的事态。

此外，在图3中，在电源焊盘PVSS1、输出焊盘PDN1、PDP1、电源焊盘PVDD1和预驱动器PR1、PR2之间设置了配置有预驱动器用的多个静电保护元件的静电保护区ESDR1。此外，作为静电保护元件，可以使用例如二极管或硅可控整流器等，例如静电保护元件可以对应各个焊盘进行设置。

此外，静电用的低电位侧电源线VSLES1在静电保护区ESDR1中沿D1方向布线，该静电用的低电位侧电源线VSLES1在连接于低电位侧的电源焊盘PVSS1的同时，向预驱动器用的静电保护元件提供低电位侧电源VSS1。此外，静电用的高电位侧电源线VDLES1在静电保护区ESDR1中沿D1方向布线，该静电用的高电位侧电源线VDLES1在连接于高电位侧的电源焊盘PVDD1的同时，向预驱动器用的静电保护元件提供高电位侧电源VDD1。

此外，如图3的B3、B4所示，这些静电用的低电位侧电源线VSLES1及高电位侧电源线VDLES1和其它电路的静电保护元件用的低电位侧电源线及高电位侧电源线分开布线。即、在B3、B4所示的点上，切断彼此的电源线，使其不相互连接。

这样，可以防止预驱动器PR1、PR2中发生的开关噪声通过电源线VSLES1、VDLES1传到其它电路带来恶劣影响，以及其它电路的开关噪声对预驱动器PR1、PR2的动作带来恶劣影响的事态发生。

2.栅极控制电路

图3的N型晶体管TN1可以由如图4所示的并联连接的多个单元晶体管TNU1～TNU5构成，P型晶体管TP1可以由并联连接的多个单元晶体管TPU1～TPU5构成。N型晶体管TN2、P型晶体管TP2也可以以相同的方式构成。

如图2(B)所示，这些单元晶体管TNU1～TNU5、TPU1～TPU5是其栅极方向沿D2方向的晶体管。此外，在单元晶体管TNU1～TNU5的源极上提供有电源VSS1，在单元晶体管TPU1～TPU5的源极上提供有电源VDD1。此外，单元晶体管TNU1～TNU5的漏极和单元晶体管TPU1～TPU5的漏极共同连接于信号DN1的输出节点NG1上。

N型用栅极控制电路100生成栅极控制信号GN1～GN5并进行输出。具体地说，输出栅极控制信号GN1～GN5，其中，各栅极控制信号分别输入构成N型晶体管TN1的多个单元晶体管TNU1～TNU5的栅极的各个栅极。

而且，在使N型晶体管TN1导通时，N型用栅极控制电路100输出栅极控制信号GN1～GN5，该栅极控制信号GN1～GN5用于在不同的时间导通构成TN1的多个单元晶体管TNU1～TNU5的各个单元晶体管。具体地说，例如以GN5、GN4、GN3、GN2、GN1的顺序使栅极控制信号从L电平变化为H电平，以TNU5、TNU4、TNU3、TNU2、TNU1的顺序使单元晶体管导通。

另一方面，在使N型晶体管TN1截止时，N型用栅极控制电路100输出栅极控制信号GN1～GN5，该栅极控制信号GN1～GN5用于在相同的时间(包括大致相同时间的情况)截止构成TN1的多个单元晶体管TNU1～TNU5。具体地说，在相同的时间使栅极控制信号GN1～GN5从H电平变化为L电平，在相同的时间使TNU1～TNU5截止。

P型用栅极控制电路102生成栅极控制信号GP1～GP5并进行输出。具体地说，输出栅极控制信号GP1～GP5，其中，其各栅极控制信号分别输入构成P型晶体管TP1的多个单元晶体管TPU1～TPU5的栅极的各个栅极。

此外，在使P型晶体管TP1导通时，P型用栅极控制电路102输出栅极控制信号GP1～GP5，该栅极控制信号GP1～GP5用于在不同的时间导通构成TP1的多个单元晶体管TPU1～TPU5的各个单元晶体管。具体地说，例如以GP5、GP4、GP3、GP2、GP1的顺序使栅极控制信号从H电平变化为L电平，以TPU5、TPU4、TPU3、TPU2、TPU1的顺序使单元晶体管导通。

另一方面，在使P型晶体管TP1截止时，P型用栅极控制电路102输出栅极控制信号GP1～GP5，该栅极控制信号GP1～GP5用于在相同的时间(大致相同时间)截止构成TP1的多个单元晶体管TPU1～TPU5。具体地说，在相同的时间使栅极控制信号GP1～GP5从L电平变化为H电平，在相同的时间使TPU1～TPU5截止。

此外，如后面的图6所示，N型晶体管TN2、P型晶体管TP2也是由以和图4相同形式并联连接的多个单元晶体管TNU6～TNU10、TPU6～TPU10构成的。此外，在集成电路装置中设置有向构成N型晶体管TN2的多个单元晶体管TNU6～TNU10输出多个栅极控制信号的第二N型用栅极控制电路104、以及向构成P型晶体管TP2的多个单元晶体管TPU6～TPU10输出多个栅极控制信号的第二P型用栅极控制电路106。这些第二N型用、P型用栅极控制电路104、106以和图4的第一N型用、P型用栅极控制电路100、102相同的结构进行同样的动作。

图5示出了栅极控制电路100、102(104、106)的具体结构例。N型用栅极控制电路100包括NAND电路NAN1～NAN4、反相器电路IN11～IN16。NAND电路NAN1～NAN4的第一输入端子、反相器电路IN16上输入有用于控制N型单元晶体管TNU1～TNU5的导通·截止的信号NGATE。NAND电路NAN1～NAN4的第二输入端子上输入有前段的反相器电路IN12～IN15的输出。NAND电路NAN1～NAN4的输出输入至反相器电路IN11～IN14，反相器电路IN16的输出输入至IN15。此外，反相器电路IN11～IN15的输出为栅极控制信号GN1～GN5。

P型用栅极控制电路102包括NOR电路NR1～NR4、反相器电路IN21～IN26。NOR电路NR1～NR4的第一输入端子、反相器电路IN26上输入有用于控制P型单元晶体管TPU1～TPU5的导通·截止的信号PGATE。NOR电路NR1～NR4的第二输入端子上输入有前段的反相器电路IN22～IN25的输出。NOR电路NR1～NR4的输出输入至反相器电路IN21～IN24，反相器电路IN26的输出输入至IN25。此外，反相器电路IN21～IN25的输出为栅极控制信号GP1～GP5。

此外，栅极控制电路的结构并不仅限于图5所示，也可以是省略其结构要件的一部分，或者追加其它结构要件等的各种变形实施例。例如还可以在反相器电路IN11～IN15、IN21～IN25的后段设置用于延长元件延迟时间的多段(例如两段)反相器电路。

在图5中，如果信号NGATE从L电平变化为H电平，则反相器电路IN16、IN15的元件延迟时间经过之后，信号GN5从L电平变化为H电平。这样，由于NAND电路NAN4的第一、第二输入端子均为H电平，所以在NAN4、IN14的元件延迟时间经过之后，信号GN4从L电平变化为H电平。由此，由于NAND电路NAN3的第一、第二输入端子均为H电平，所以在NAN3、IN13的元件延迟时间经过之后，信号GN3从L电平变化为H电平。由此，在图5中，如果信号NGATE从L电平变化为H电平，则以GN5、GN4、GN3、GN2、GN1的顺序，栅极控制信号从L电平变化为H电平。由此，单元晶体管以TNU5、TNU4、TNU3、TNU2、TNU1的顺序导通。

另一方面，如果信号NGATE从H电平变化为L电平，则信号GN1～GN5在相同的时间(大致相同的时间)从H电平变化为L电平。由此，单元晶体管TNU1～TNU5在相同的时间截止。即、如果信号NGATE从H电平变化为L电平，则在元件延迟时间经过之后单元晶体管TNU1～TNU5马上截止。

此外，在图5中，如果信号PGATE从H电平变化为L电平，则反相器电路IN26、IN25的元件延迟时间经过之后，信号GP5从H电平变化为L电平。这样，由于NOR电路NR4的第一、第二输入端子均为L电平，所以在NR4、IN24的元件延迟时间经过之后，信号GP4从H电平变化为L电平。由此，由于NOR电路NR3的第一、第二输入端子均为L电平，所以在NR3、IN23的元件延迟时间经过之后，信号GP3从H电平变化为L电平。由此，在图5中，如果信号PGATE从H电平变化为L电平，则以GP5、GP4、GP3、GP2、GP1的顺序，栅极控制信号从H电平变化为L电平。由此，单元晶体管以TPU5、TPU4、TPU3、TPU2、TPU1的顺序导通。

另一方面，如果信号PGATE从L电平变化为H电平，则信号GP1～GP5在相同的时间(大致相同的时间)从L电平变化为H电平。由此，单元晶体管TPU1～TPU5也在相同的时间截止。即、如果信号PGATE从L电平变化为H电平，则在元件延迟时间经过之后单元晶体管TPU1～TPU5马上截止。

这样，在图5中，晶体管TP1、TN1导通时，其单元晶体管TPU1～TPU5、TNU1～TNU5错开时间导通。由此，可以降低晶体管TP1、TN1导通时发生的过冲噪声(开关噪声)。

另一方面，在图5中，晶体管TP1、TN1截止时，其单元晶体管TPU1～TPU5、TNU1～TNU5在相同的时间截止。由此，TPU1～TPU5、TNU1～TNU5的一侧的导通期间和另一侧的导通期间可以相互非过冲，可以防止贯通电流的发生。

此外，如果错开单元晶体管的导通时间，则到所有的单元晶体管导通为止需要花费时间，当驱动频率增高时，时间方面的宽松度则降低。关于这一点，虽然错开单元晶体管的导通时间，但是如果使单元晶体管的截止时间为同时时间，则可以增加驱动频率增高时的时间方面的宽松度。

图6示出了预驱动器PR1、PR2的详细布局例。在图6中，在构成第一N型晶体管TN1及第一P型晶体管TP1的单元晶体管TNU1～TNU5、TPU1～TPU5的D2方向侧，配置有第一N型用栅极控制电路100，在D4方向侧配置有第一P型用栅极控制电路102。此外，在图6中，是沿D2方向按照TP1(TPU1～TPU5)、TN(TNU1～TNU5)的顺序配置晶体管，但是也可以是沿D2方向按照TN1、TP1的顺序配置晶体管。这时，也可以是在TN1、TP1的D2方向侧配置第一P型用栅极控制电路102，在D4方向侧配置第一N型用栅极控制电路100。

此外，在图6中，在构成第二N型晶体管TN2及第二P型晶体管TP2的单元晶体管TNU6～TNU10、TPU6～TPU10的D2方向侧配置有第二N型用栅极控制电路104，在D4方向侧配置有第二P型用栅极控制电路106。

如果以图6所示进行配置，则可以从栅极控制电路100、102、104、106向单元晶体管TNU1～TNU5、TPU1～TPU5、TNU6～TNU10、TPU6～TPU10以短路总线布线栅极控制信号线。因此，可以将栅极控制电路和单元晶体管之间的布线区域控制在最小限度，缩小布局面积。此外，可以将栅极控制信号线的寄生电阻、寄生电容控制在最小限度，以最合适的方式进行图4、图5中说明的晶体管的导通、截止。

此外，在图6中，作为PVSS1、PDN1、PDP1、PVDD1的焊盘，使用了通过铝层等电连接的多个(三个)焊盘。此外，设定各焊盘的D1方向上的排列间隔与单元晶体管的D1方向上的排列间隔相同(大致相同)。此外，静电保护元件(ESD1～ESD12)的排列间隔也设定为相同。

这样，可以通过简单的布局变更，将驱动外部驱动器的各功率MOS晶体管的单元晶体管的个数设定为与功率MOS晶体管的尺寸相适应的个数。例如驱动较小尺寸的功率MOS晶体管(广义上的外部驱动器)时，减少排列于D1方向上的单元晶体管的个数，驱动较大尺寸的功率MOS晶体管时，增加排列于D1方向上的单元晶体管的个数即可。这时，在图6中，因为焊盘的排列间隔和单元晶体管的排列间隔一致，所以只要增减由焊盘和单元晶体管(以及静电保护元件)构成的单元的D1方向上的排列个数，即可对应各种尺寸的功率MOS晶体管的驱动。从而可以实现布局设计的高效率化以及缩短设计期间。

3.预驱动器的配置

在后面所述的无触点电力传输系统中，如图7所示，由一次线圈L1和电容器C1、C2构成共振电路(串联共振电路)。因此，需要用于驱动一次线圈L1的一端的外部驱动器DR1(第一送电  驱动器)、以及用于驱动L1的另一端的外部驱动器DR2(第二送电驱动器)。具体地说，外部驱动器DR1的输出和一次线圈L 1的一端之间设置有电容C1，外部驱动器DR2的输出和一次线圈L 1的另一端之间设置有电容C2。此外，共振电路的结构并不仅限定于图7所示，也可以省略例如电容器C1、C2。

在图7中，外部驱动器DR1由第一N型功率MOS晶体管PTN1和第一P型功率MOS晶体管PTP1构成。此外，如图1等所做说明，预驱动器PR1驱动外部驱动器DR1的晶体管PTN1，预驱动器PR2驱动晶体管PTP1。另一方面，外部驱动器DR2由第二N型功率MOS晶体管PTN2和第二P型功率MOS晶体管PTP2构成。此外，预驱动器PR3驱动外部驱动器DR2的晶体管PTN2，预驱动器PR4驱动晶体管PTP2。

图8示出了配置有预驱动器PR1～PR4的本实施例的集成电路装置的配置结构例。在图8中，预驱动器PR1、PR2沿集成电路装置的第一边SD1配置，另一方面，预驱动器PR3、PR4沿集成电路装置的第二边SD2配置.这里，边SD2是与边SD1正交交差的边。即、SD1是沿D1方向的边，SD2是沿D2方向的边，由边SD1、SD2形成集成电路装置的角部区域。此外，预驱动器PR1～PR4配置在该集成电路装置的角部区域。

根据图8的配置，可以容易地实现预驱动器PR1、PR2或PR3、PR4与其他电路之间的电源分开。即、仅在图8的D1或D2所示的区域中，进行考虑了电源分开的布局即可，在D3所示的角部区域中可以不用考虑这样的电源分开，因此，可以提高布局效率。例如，在D1所示的区域中进行电源分开时，如果在D3所示的区域中配置其他电路，则需要对在D3的区域中配置的其他电路布线电源线，导致布局效率恶化。此外，还存在预驱动器中发生的噪声对该其他电路产生恶劣影响的担忧。

针对于此，在图8中，沿D3的角部区域中的边SD1配置有预驱动器PR1、PR2，沿D3的角部区域中的边SD2配置有预驱动器PR3、PR4。因此，可以提高电源布线等相关的布局效率，缩小芯片面积。此外，通过将预驱动器PR1～PR4集中配置在角部区域，可以将噪声对其它电路的恶劣影响控制在最小限度。

此外，在图8中，在预驱动器PR3、PR4的D1方向侧配置有用于控制预驱动器PR1～PR4的控制逻辑电路110，其中，预驱动器PR3、PR4的D1方向侧是预驱动器PR1、PR2的D2方向侧。该控制逻辑电路110生成例如图5的信号NGATE、PGATE等，并控制预驱动器PR1～PR4.

根据这样的配置，可以以短路总线的方式布线控制逻辑电路110、预驱动器PR1～PR4之间的信号线，因此可以提高布局效率。此外，可以将作为开关噪声的发生源的预驱动器PR1～PR4以及控制逻辑电路110集中配置在和其它电路分开的位置，因此可以将噪声的恶劣影响控制在最小限度。此外，在图8中，预驱动器PR1～PR4的电源线与控制逻辑电路的电源线电分离，从而可以防止双方发生的噪声相互产生恶劣影响的事态发生。

4.变形例

以上，对集成电路装置的驱动对象是无触点电力传输系统等采用的外部驱动器(送电驱动器)时的情况进行了说明，但是，本实施例的驱动对象并不仅限于此。驱动对象可以是例如无触点电力传输系统以外的系统所采用的驱动器，还可以是其他的外部驱动器。

例如图9的集成电路装置包括驱动器PR、低电位侧电源焊盘PVSS、输出焊盘PDQ、高电位侧电源焊盘PVDD。这里，驱动器PR驱动外部装置400(驱动对象)。作为该驱动器PR可以采用和本实施例所说明的预驱动器相同结构的驱动器。

输出焊盘PDQ是用于输出驱动器PR的输出信号DQ的焊盘。该输出信号DQ输入至外部装置400，由此驱动外部装置400。例如，外部装置400是功率MOS晶体管时，将输出信号DQ输入该功率MOS晶体管的栅极。

电源焊盘PVSS是将低电位侧电源VSS提供给驱动器PR的焊盘，电源焊盘PVDD是将高电位侧电源VDD提供给驱动器PR的焊盘。在图9中，这些电源VSS、VDD也可以提供给外部装置400。

此外，在图9中，电源焊盘PVSS、输出焊盘PDQ、电源焊盘PVDD沿D1方向配置。例如电源焊盘PVSS的D1方向侧配置有输出焊盘PDQ，在PDQ的D1方向侧配置有电源焊盘PVDD。

此外，驱动器PR配置在电源焊盘PVSS、输出焊盘PDQ及电源焊盘PVDD的D2方向侧。此外，在驱动器PR的配置区域中，构成驱动器PR的P型晶体管TP和N型晶体管TN可以沿D2方向邻接配置。

与图4～图6所示情况相同，N型晶体管TN由并联连接的多个单元晶体管构成。此外，P型晶体管TP也是由并联连接的多个单元晶体管构成。

此外，和图4、图5所示情况相同，N型栅极控制电路100输出各栅极控制信号分别输入构成N型晶体管TN的多个单元晶体管的栅极的各个栅极的多个栅极控制信号。此外，P型栅极控制电路102输出各栅极控制信号分别输入构成P型晶体管TP的多个单元晶体管的栅极的各个栅极的多个栅极控制信号。具体地说，当N型晶体管TN导通时，N型栅极控制电路100以不同的定时导通构成TN的多个单元晶体管的各个晶体管，当截止TN时，输出栅极控制信号，该栅极控制信号用于以相同的定时截止构成TN的多个单元晶体管的各个晶体管。此外，当P型晶体管TP导通时，P型栅极控制电路102以不同的定时导通构成TP的多个单元晶体管的各个晶体管，当截止TP时，输出栅极控制信号，以使以相同的定时截止构成TP的多个单元晶体管的各个晶体管。

此外，在构成N型晶体管TN及P型晶体管TP的单元晶体管的D2方向侧配置有N型栅极控制电路100(或P型栅极控制电路)，在D4方向侧配置有P型栅极控制电路102(或N型栅极控制电路)。

用于提供电源VSS的电源线VSL在驱动器PR的配置区域中沿D1方向布线。此外用于连接电源焊盘PVSS和电源线VSL的第一连接线CLA从电源焊盘PVSS向驱动器PR的低电位侧电源连接节点沿D2方向布线。此外，连接于驱动器PR的输出的输出线QL在驱动器PR的配置区域中沿D1方向布线。此外，用于连接输出焊盘PDQ和输出线QL的第二连接线CLB从输出焊盘PDQ向驱动器PR的输出连接节点沿D2布线。此外，用于向驱动器PR提供电源VDD的电源线VDL在驱动器PR的配置区域中沿D1方向布线。此外，用于连接电源焊盘PVDD和电源线VDL的第三连接线CLC从电源焊盘PVDD向驱动器PR的高电位侧电源连接节点沿D2方向布线。

根据图9的变形例，可以通过小型的布局面积的驱动器PR效率良好地驱动例如功率MOS晶体管等外部装置400。

5.电子设备

图10(A)示出采用了本实施例的集成电路装置的电子设备的例子。在这些电子设备中可以实现无触点的电力传输。

作为一个电子设备的充电器500(发源地cradle)包括送电装置10。此外，作为一个电子设备的便携式电话机510包括受电装置40。此外，便携式电话机510包括LCD等的显示部512、由按钮等构成的操作部514、麦克风516(声音输入部)、扬声器518(声音输出部)、天线520。

通过AC适配器502向充电器500提供电力，该电力通过无触点电力传输从送电装置10向受电装置40送电。由此，可以对便携式电话机510的电池进行充电，或者使便携式电话机510内的设备进行动作。

此外，适用本实施例的电子设备并不仅限于便携式电话机510。也可以适用于例如手表、无线电话机、剃须刀、列表计算机(listcomputer)、手持终端、便携式信息终端、或者电动自行车等各种电子设备。

如图10(B)的模式性说明所示，从送电装置10向受电装置40的电力传输是通过使设置于送电装置10侧的一次线圈L1(送电线圈)和设置于受电装置40侧的二次线圈L2(受电线圈)电磁结合形成电力传输转换器(电力传输变压器)来实现的。由此可以实现非接触的电力传输。

6.送电装置、受电装置

图11示出了送电装置10、受电装置40的结构例。图10(A)的充电器500等送电侧的电子设备至少包括图11的送电装置10。此外，便携式电话机510等受电侧的电子设备至少包括受电装置40和负载90(本负载)。此外，根据图11的结构，可以实现无触点电力传输(非接触电力传输)，该无触点电力传输是使一次线圈L1和二次线圈L2电磁结合，从送电装置10向受电装置40传输电力，从受电装置40的电压输出节点NB7向负载90提供电力(电压VOUT)。

送电装置10(送电模块、一次模块)可以包括一次线圈L1、送电部12、电压检测电路14、显示部16、送电控制装置20。此外，送电装置10或送电控制装置20并不仅限定于图14所示的结构，还可以是省略其结构要件的一部分(例如显示部、电压检测电路)、或增加其它结构要件、或变更连接关系等各种变形实施例。

该送电部12在电力传输是生成预定频率的交流电压，在数据传送时生成对应数据频率不同的交流电压，并向一次线圈L1提供。具体地说，如图12(A)所示，例如向受电装置40发送数据“1”时，生成频率f1的交流电压，发送数据“0”时，生成频率f2的交流电压。

如图7中所做说明，该送电部12可以包括用于驱动一次线圈L1的一端的第一送电驱动器DR1(第一外部驱动器)、用于驱动一次线圈L1的另一端的第二送电驱动器DR2(第二外部驱动器)、以及和一次线圈L1共同构成共振电路的电容C1等。此外，送电部12所包括的第一、第二送电驱动器DR1、DR2的各个送电驱动器是例如由功率MOS晶体管构成的反相器电路(缓冲电路)，由送电控制装置20的驱动控制电路26进行控制。

一次线圈L1(送电侧线圈)与二次线圈L2(受电侧线圈)电磁结合形成电力传输用转换器。例如需要电力传输时，如图10(A)、图10(B)所示，将便携式电话机510放置于充电器500上，呈一次线圈L 1的磁力线穿过二次线圈L2的状态。另一方面，当不需要电力传输时，使充电器500和便携式电话机510物理分离，呈一次线圈L1的磁力线不穿过二次线圈L2的状态。

电压检测电路14是用于检测一次线圈L1的感应电压的电路。包括：例如电阻RA1、RA2；以及设置于RA1和RA2的连接节点NA3与GND(广义上的低电位侧电源)之间的二极管DA1。

该电压检测电路14作为一次线圈L1的线圈端电压信号的半波整流电路发挥功能。此外，通过电阻RA1、RA2分压一次线圈L1的线圈端电压所获得信号PHIN(感应电压信号、半波整流信号)被输入送电控制装置20的波形检测电路28(振幅检测电路、脉冲宽度检测电路)。即、电阻RA1、RA2构成电压分割电路(电阻分割电路)，从其电压分割节点NA3输出信号PHIN。

显示部16采用颜色或图像等显示无触点电力传输系统的各种状态(电力传输中、ID认证等)，例如通过LED或LCD等实现。

送电控制装置20是进行送电装置10的各种控制的装置，例如通过本实施例的集成电路装置(IC)实现。该送电控制装置20可以包括控制电路22(送电侧)、振荡电路24、驱动控制电路26、波形检测电路28、数字电源调整电路30、模拟电源调整电路32、温度检测电路38、复位电路39。

控制电路22(控制部)用于进行送电装置10或送电控制装置20的控制，例如通过栅极阵列或微型计算机等实现。具体地说，控制电路22进行电力传输、负载检测、频率调制、异物检测或安装拆除检测等所需要各种序列控制或判断处理。

振荡电路24例如由水晶振荡电路构成，生成一次侧的时钟。驱动控制电路26基于振荡电路24中生成的时钟或来自于控制电路22的频率设定信号等，生成期望频率的控制信号，并向送电部12的第一、第二送电驱动器DR1、DR2输出，控制DR1、DR2。

波形检测电路28监视相当于一次线圈L1的一端的感应电压的信号PHIN的波形，检测二次侧(受电装置侧)的负载变动。由此，可以实现数据(负载)检测、异物(金属)检测、安装拆除(取下)检测等。具体地说，波形检测电路28(振幅检测电路)检测相当于一次线圈L1的一端的感应电压的信号PHIN的振幅信息(峰值电压、振幅电压、实效电压)。

例如受电装置40的负载调制部46进行用于向送电装置10发送数据的负载调制，则一次线圈L1的感应电压的信号波形以图15(B)所示方式进行变化。具体地说，为了发送数据“0”，负载调制部46降低负载时，信号波形的振幅(峰值电压)变小，为了发送数据“1”而提高负载时，信号波形的振幅变大。因此，波形检测电路28进行感应电压的信号波形的峰值保持处理等，通过判断峰值电压是否超过阈值电压，可以判断来自于受电装置40的数据是“0”还是“1”。

此外，基于波形检测电路28的负载变动的检测方法并不仅限定于图12(A)、图12(B)的方法，也可以采用峰值电压以外的物理量来判断受电侧的负载是变高还是变低。例如波形检测电路28(脉冲宽度检测电路)也可以检测一次线圈L1的感应电压信号PHIN的脉冲宽度信息(线圈端电压波形为给定的设定电压以上的脉冲宽度期间)。具体地说，波形检测电路28接收来自于生成信号PHIN的波形整形信号的波形整形电路的波形整形信号、以及来自于向驱动控制电路26提供驱动时钟的驱动时钟生成电路的驱动时钟。此外，也可以通过检测信号的脉冲宽度信息来检测感应电压信号PHIN的脉冲宽度信息，检测负载变动。

数字电源调整电路30(数字电源稳压器、数字用恒定电压生成电路)进行数字电源(数字电源电压、逻辑电源电压)的调整(regulation)。具体地说，例如调整从外部输入的5V的数字用电源电压，输出例如3V的稳定电位的数字电源电压。控制电路22(包括逻辑单元的电路)提供有由数字电源调整电路30调整的数字电源并进行动作。

模拟电源调整电路32(模拟电源稳压器、模拟用恒定电压生成电路)进行模拟电源(模拟电源电压)的调整(regulation)。具体地说，例如调整从外部输入的5V的模拟用电源电压，输出例如4.5V的稳定电位的模拟电源VD45A的电压。送电控制装置20所包括的模拟电路(包括比较器或运算放大器的电路)提供有由模拟调整电路32调整的模拟电源并进行动作。

作为数字电源调整电路30、模拟电源调整电路32，可以采用例如公知的串联稳压器。该串联稳压器可以包括：设置于高电位侧电源和其输出节点之间的驱动晶体管；设置于其输出节点和低电位侧电源之间、用于电阻分割输出电压的电压分割电路；以及运算放大器，在其第一输入端子(例如非反转输入端子)上输入基准电压，在其第二输入端子(例如反转输入端子)输入来自于电压分割电路的电阻分割电压，其输出端子与驱动晶体管的栅极连接；以及其他的模块等等。此外，模拟电源调整电路32可以是生成模拟GND并向模拟电路120提供的电路。

温度检测电路38检测图11的电容器C1或C2等的温度，检测电容的tanδ的异常(不良)。当检测出电容器的tanδ的异常时，控制电路22进行使送电部12的送电驱动器DR1、DR2的送电停止的控制。具体地说，温度检测电路38通过求得电容器温度和周围温度的温度差，检测电容器的tanδ的异常。此外，控制电路22在判断出电容器温度和周围温度的温度差超过了给定的温度差时，停止从一次侧向二次侧的送电。或者还可以是电容器温度超过给定的温度时，停止从一次侧向二次侧的送电。

复位电路39生成复位信号并向送电控制装置20(集成电路装置)的各电路输出。具体地说，复位电路39用于监测来自于外部的电源的电压、数字电源调整电路30所调整的数字电源(逻辑电源)的电压、模拟电源调整电路32所调整的模拟电源的电压。并且，当这些电源的电压适当地上升时，解除复位信号，开始集成电路装置的各电路的动作，实现所谓的通电(power on，接通电源)复位。

受电装置40(受电模块、二次模块)可以包括二次线圈L2、受电部42、负载调制部46、供电控制部48、受电控制装置50。此外，受电装置40和受电控制装置50并不仅限于图14的结构，还可以是省略其结构要件的一部分、或增加其它结构要件、或变更连接关系等各种变形实施例。

受电部42将二次线圈L2的交流的感应电压转换为直流电压。该转换是由受电部42所包括的整流电路43进行的。该整流电路43包括二极管DB1～DB4。二极管DB1设置在二次线圈L2的一端的节点NB1和直流电压VDC的生成节点NB3之间，DB3设置在节点NB2和VSS的节点NB4之间，DB4设置在节点NB4和NB1之间。

受电部42的电阻RB1、RB2设置在节点NB1和NB4之间。此外，通过电阻RB1、RB2分压节点NB1、NB4之间的电压所获得的信号CCMPI被输入受电控制装置50的频率检测电路60。

受电部42的电容器CB1及电阻RB4、RB5设置在直流电压VDC的节点NB3和VSS的节点NB4之间。此外，通过电阻RB4、RB5分压节点NB3、NB4之间的电压所获得的信号ADIN被输入受电控制装置50的位置检测电路56。

负载调制部46进行负载调制处理。具体地说，当从受电装置40向送电装置10发送期望的数据时，根据发送数据使负载调制部46(二次侧)的负载变化为可变负载，并且如图12(B)所示地变化一次线圈L1的感应电压的信号波形。因此，负载调制部46包括在节点NB3、NB4之间串联设置的电阻RB3、晶体管TB3(N型CMOS晶体管)。该晶体管TB3由来自于受电控制装置50的控制电路52的信号P3Q进行导通、截止控制。此外，当对晶体管TB3进行导通截止控制并进行负载调制时，供电控制部48的晶体管TB1、TB2截止，呈负载90没有电连接于受电装置40的状态。

例如，如图12(B)所示，当为了发送数据“0”而使二次侧为低负载(阻抗大)时，信号P3Q为L电平，晶体管TB3截止。由此，负载调制部46的负载几乎为无限大(无负载)。另一方面，当为了发送数据“1”而使二次侧为高负载(阻抗小)时，信号P3Q为H电平，晶体管TB3导通。由此，负载调制部46的负载为电阻RB3(高负载)。

供电控制部48控制对于负载90的电力供电。稳压器49调整通过整流电路43中的转换所获得的直流电压VDC的电压电平，生成电源电压VD5(例如5V)。受电控制装置50提供有例如该电源电压VD5并进行动作。

晶体管TB2(P型CMOS晶体管)由来自于受电控制装置50的控制电路52的信号P1Q控制。具体地说，在完成(确立)了ID认证并进行普通的电力传输时，晶体管TB2导通，在负载调制等情况下，晶体管TB2截止。

晶体管TB1(P型CMOS晶体管)由来自于输出保证电路54的信号P4Q控制。具体地说，在完成了ID认证并进行普通的电力传输时，晶体管TB1导通。另一方面，当检测出AC适配器(adapter)的连接，或电源电压VD5小于受电控制装置50(控制电路52)的动作下限电压时等，晶体管TB1截止。

受电控制装置50是进行受电装置40的各种控制的装置。通过本实施例的集成电路装置(IC)实现。该受电控制装置50可以通过从二次线圈L2的感应电压生成的电源电压进行动作。此外，受电控制装置50可以包括控制电路52(受电侧)、输出保证电路54、位置检测电路56、振荡电路58、频率检测电路60、满充电检测电路62、数字电源调整电路70、模拟电源调整电路72、复位电路74。

控制电路52(控制部)用于进行受电装置40或受电控制装置50的控制。例如通过栅极阵列或微型计算机等实现。具体地说，控制电路52进行ID认证、位置检测、频率检测、负载调制、或满充电检测等所需要各种序列控制或判断处理。

输出保证电路54是保证低电压时(0V时)的受电装置40的输出的电路，防止从电压输出节点NB7向受电装置40侧的电流的逆流。

位置检测电路56用于监测相当于二次线圈L2的感应电压的波形的信号ADIN的波形，判断一次线圈L1和二次线圈L2的位置关系是否适当。具体地说，通过比较器将信号ADIN转换为二值，判断位置关系是否适当。

振荡电路58例如由CR振荡电路构成，生成二次侧的时钟。频率检测电路60检测信号CCMPI的频率(f1、f2)，如图15(A)所示，判断来自于送电装置10的发送数据是“1”还是“0”。

满充电检测电路62(充电检测电路)是用于检测负载90的电池94(二次电池)是否为满充电状态(充电状态)的电路。

数字电源调整电路70是进行数字电源调整的电路，模拟电源调整电路72是进行模拟电源调整的电路。复位电路74生成复位信号，并向受电控制装置50(集成电路装置)的各电路输出，实现所谓的通电复位。

负载90包括进行电池94的充电控制等的充电控制装置92。该充电控制装置92(充电控制IC)通过集成电路装置等实现。此外，还可以象智能电池一样，使电池94自身具有充电控制装置92的功能。

7.送电控制装置的集成电路装置的布局

图13示出了实现图11的送电控制装置20的集成电路装置的详细的布局例。

图13的控制逻辑电路110是包括NAND、NOR、反相器、D触发器等逻辑单元，用于实现图11的控制电路22等的逻辑电路。该控制逻辑电路110基于由数字电源调整电路30(串联稳压器)调整的数字电源(例如3V)进行动作。此外，图11的驱动器控制电路26是通过图13的控制逻辑电路110或预驱动器PR1～PR4等实现的。

模拟电路120是包括波形检测电路等各种检测电路的比较器或运算放大器等的电路。该模拟电路120基于模拟电源调整电路32(串联稳压器)调整的模拟电源(例如4.5V)进行动作。

在图13的E1中形成至少布线有用于提供数字电源的数字电源线以及用于提供模拟电源的模拟电源线的电源布线区域。此外，在控制逻辑电路110的D1方向侧，配置有数字电源调整电路30、模拟电路120、模拟电源调整电路32。具体地说，在数字电源调整电路30的D2方向侧配置有模拟电路120，在模拟电路120的D2方向侧配置有模拟电源调整电路32。

此外，E1所示的电源布线区域是在控制逻辑电路110和数字电源调整电路30、模拟电路120以及模拟电源调整电路32之间的区域中，沿D2方向形成的。即、沿D2方向以一直线的方式形成电源布线区域。

这样，可以利用E1所示的电源布线区域来分离数字电路(控制逻辑电路、预驱动器等)和模拟电路，可以拉开彼此的距离。由此，可以防止例如数字电路的开关噪声等传达到模拟电路导致错误动作或性能恶化。

此外，在图13中，在数字电源调整电路30的D4方向侧，配置有输入作为数字电源调整电路30的调整对象的电源VDD5的第一电源焊盘。此外，在模拟电源调整电路32的D2方向侧，配置有输入作为模拟电源调整电路32的调整对象的电源VD5A的第二电源焊盘。这样，可以以短路总线的方式将电源VDD5、VD5A向数字电源调整电路30、模拟电源调整电路32布线。因此，无需将VDD5、VD5A的电源线在集成电路装置的角部区域中卷绕，可以提高布局效率。

此外，在图13中，预驱动器PR1、PR2沿集成电路装置的边SD1配置，预驱动器PR3、PR4沿边SD2配置。此外，预驱动器PR1～PR4配置于E1的电源布线区域的D3方向侧的逻辑电路区域。因此，如图13的E2、E3所示，可以以预驱动器PR1、PR2用VDD1、VSS1的电源线以及预驱动器PR3、PR4用VDD2、VSS2的电源线与其它电路电源线易于分开的方式进行布线。由此，可以防止预驱动器PR1～PR4的开关噪声对其它电路产生恶劣影响。

此外，如上所述，对本实施例进行了详细说明，但是本领域技术人员可以容易地理解本发明的新内容以及从效果来看还可以有不脱离实质范围的很多的变形例。因此，这样的变形例均包括在本发明的范围内。例如，在说明书或附图中，和更广义或同义的不同用语(P型晶体管、N型晶体管、外部装置等)一起至少记载过一次的用语(P型功率MSO晶体管、N型功率MSO晶体管、外部驱动器等)，在说明书或附图的任何地方，可以替换为其不同的用语。此外，本实施例以及变形例的所有组合均包括在本发明的范围内。此外，集成电路装置，预驱动器、送电装置、送电控制装置、受电装置、受电控制装置的结构、配置、动作、以及电源线的布线方法并不仅限定于本实施例中的说明，可以有各种变形实施。

附图标记说明

DR1、DR2送电驱动器(外部驱动器)

PR1～PR4预驱动器

PTN1、PTN2N型功率MOS晶体管

PTP1、PTP2P型功率MOS晶体管

PVSS1、PDN1、PDP1、PVDD1焊盘

PVSS2、PDN2、PDP2、PVDD2焊盘

CL1～CL4、CL5～CL8连接线

VSL1、VSL2低电位侧电源线

VDL1、VDL2高电位侧电源线

ESDR1、ESDR2静电保护区

GN1～GN5、GP1～GP5栅极控制信号

L1一次线圈                L2二次线圈

10送电装置                12送电部

14电压检测电路            16显示部

20送电控制装置            22送电部(送电侧)

24振荡电路                26驱动器控制电路

28波形检测电路            30数字电源调整电路

32模拟电源调整电路        38温度检测电路

39复位电路                40受电装置

42受电部                  43整流电路

46负载调制部                  48供电控制部

50受电控制装置                52控制电路(受电侧)

54输出保证电路                56位置检测电路

58振荡电路                    60频率检测电路

62充满电检测电路              70数字电源调整电路

72模拟电源调整电路            74复位电路

90负载                        92充电控制装置

94电池

100、104N型用栅极控制电路

102、106P型用栅极控制电路     110控制逻辑电路

120模拟电路

Claims (15)

1.一种集成电路装置，其特征在于，包括：

第一预驱动器，用于驱动由N型功率MOS晶体管及P型功率MOS晶体管构成的外部驱动器的所述N型功率MOS晶体管；

第二预驱动器，用于驱动所述外部驱动器的所述P型功率MOS晶体管；

低电位侧电源焊盘，用于向所述第一预驱动器、所述第二预驱动器提供低电位侧电源；

第一输出焊盘，用于输出所述第一预驱动器的输出信号；

第二输出焊盘，用于输出所述第二预驱动器的输出信号；

高电位侧电源焊盘，用于向所述第一预驱动器、所述第二预驱动器提供高电位侧电源，

其中，所述低电位侧电源焊盘、所述第一输出焊盘、所述第二输出焊盘、所述高电位侧电源焊盘沿第一方向配置，

在将与所述第一方向正交的方向作为第二方向时，所述第一预驱动器配置在所述低电位侧电源焊盘及所述第一输出焊盘的所述第二方向侧，

所述第二预驱动器配置在所述第二输出焊盘及所述高电位侧电源焊盘的所述第二方向侧。 

2.根据权利要求1所述的集成电路装置，其特征在于：

用于向所述第一预驱动器、所述第二预驱动器提供低电位侧电源的低电位侧电源线在所述第一预驱动器、所述第二预驱动器的配置区域中沿所述第一方向布线，

用于连接所述低电位侧电源焊盘和所述低电位侧电源线的第一连接线从所述低电位侧电源焊盘朝向所述第一预驱动器的低电位侧电源连接节点沿所述第二方向布线，

连接于所述第一预驱动器的输出的第一输出线在所述第一预驱动器的配置区域中沿所述第一方向布线，

用于连接所述第一输出焊盘和所述第一输出线的第二连接线从所述第一输出焊盘朝向所述第一预驱动器的输出连接节点沿所述第二方向布线，

连接于所述第二预驱动器的输出的第二输出线在所述第二预驱动器的配置区域中沿所述第一方向布线，

用于连接所述第二输出焊盘和所述第二输出线的第三连接线从所述第二输出焊盘朝向所述第二预驱动器的输出连接节点沿所述第二方向布线，

用于向所述第一预驱动器及所述第二预驱动器提供高电位侧电源的高电位侧电源线在所述第一预驱动器、所述第二预驱动器的配置区域中沿所述第一方向布线，

用于连接所述高电位侧电源焊盘和所述高电位侧电源线的第四连接线从所述高电位侧电源焊盘朝向所述第二预驱动器的高电位侧电源线连接节点沿所述第二方向布线。 

3.根据权利要求1或2所述的集成电路装置，其特征在于：

所述第一预驱动器、所述第二预驱动器的低电位侧电源线及高电位侧电源线与集成电路装置的其它电路的低电位侧电源线及高电位侧电源线分开布线。

4.根据权利要求1所述的集成电路装置，其特征在于：

在所述低电位侧电源焊盘、所述第一输出焊盘、所述第二输出焊盘及所述高电位侧电源焊盘与所述第一预驱动器、所述第二预驱动器之间，设置有配置了预驱动器用静电保护元件的静电保护区，

连接于所述低电位侧电源焊盘并向所述预驱动器用静电保护元件提供低电位侧电源的静电用低电位侧电源线在所述静电保护区中沿所述第一方向布线，

连接于所述高电位侧电源焊盘并向所述预驱动器用静电保护元件提供高电位侧电源的静电用高电位侧电源线在所述静电保护区中沿所述第一方向布线，

所述静电用低电位侧电源线及高电位侧电源线与其它电路的静电用低电位侧电源线及高电位侧电源线分开布线。

5.根据权利要求1所述的集成电路装置，其特征在于：

在所述第一预驱动器的配置区域中，构成所述第一预驱动器的第一P型晶体管和第一N型晶体管沿所述第二方向配置，

在所述第二预驱动器的配置区域中，构成所述第二预驱动器的第二P型晶体管和第二N型晶体管沿所述第二方向配置。

6.根据权利要求5所述的集成电路装置，其特征在于： 

所述第一N型晶体管、所述第一P型晶体管、所述第二N型晶体管、所述第二P型晶体管的各个晶体管由并联连接的多个单元晶体管构成，

所述集成电路装置还包括：

第一N型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述第一N型晶体管的多个单元晶体管的各个栅极；

第一P型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述第一P型晶体管的多个单元晶体管的各个栅极；

第二N型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述第二N型晶体管的多个单元晶体管的各个栅极；以及

第二P型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述第二P型晶体管的多个单元晶体管的各个栅极。

7.根据权利要求6所述的集成电路装置，其特征在于：

所述第一N型用栅极控制电路输出栅极控制信号，以使当导通所述第一N型晶体管时，以不同的定时导通构成所述第一N型晶体管的多个单元晶体管，当截止所述第一N型晶体管时，以相同的定时截止构成所述第一N型晶体管的多个单元晶体管，

所述第一P型用栅极控制电路输出栅极控制信号，以使当导通所述第一P型晶体管时，以不同的定时导通构成所述第一P型晶体管的多个单元晶体管，当截止所述第一P型晶 体管时，以相同的定时截止构成所述第一P型晶体管的多个单元晶体管，

所述第二N型用栅极控制电路输出栅极控制信号，以使当导通所述第二N型晶体管时，以不同的定时导通构成所述第二N型晶体管的多个单元晶体管，当截止所述第二N型晶体管时，以相同的定时截止构成所述第二N型晶体管的多个单元晶体管，

所述第二P型用栅极控制电路输出栅极控制信号，以使当导通所述第二P型晶体管时，以不同的定时导通构成所述第二P型晶体管的多个单元晶体管，当截止所述第二P型晶体管时，以相同的定时截止构成所述第二P型晶体管的多个单元晶体管。

8.根据权利要求6或7所述的集成电路装置，其特征在于：

当将所述第二方向的相反方向作为第四方向时，在构成所述第一N型晶体管及所述第一P型晶体管的单元晶体管的所述第二方向侧，配置有所述第一N型用栅极控制电路、所述第一P型用栅极控制电路中的一个，在构成所述第一N型晶体管及所述第一P型晶体管的单元晶体管的所述第四方向侧，配置有所述第一N型用栅极控制电路、所述第一P型用栅极控制电路中的另一个，

在构成所述第二N型晶体管及所述第二P型晶体管的单元晶体管的所述第二方向侧，配置有所述第二N型用栅极控制电路、所述第二P型用栅极控制电路中的一个，在构成所述第二N型晶体管及所述第二P型晶体管的单元晶体管的所述第四方向侧，配置有所述第二N型用栅极控制电路、所述第二P型用栅极控制电路中的另一个。 

9.根据权利要求1所述的集成电路装置，其特征在于，还包括：

第三预驱动器，用于驱动由第二N型功率MOS晶体管及第二P型功率MOS晶体管构成的第二外部驱动器的所述第二N型功率MOS晶体管；以及

第四预驱动器，用于驱动所述第二外部驱动器的所述第二P型功率MOS晶体管，

当将沿集成电路装置的所述第一方向的边作为第一边，将沿集成电路装置的所述第二方向的边作为第二边时，所述第一预驱动器、所述第二预驱动器沿集成电路装置的所述第一边配置；所述第三预驱动器、所述第四预驱动器沿集成电路装置的所述第二边配置。

10.根据权利要求9所述的集成电路装置，其特征在于：

在所述第一预驱动器、所述第二预驱动器的第二方向侧、且在所述第三预驱动器、所述第四预驱动器的所述第一方向侧，配置有用于控制所述第一预驱动器、所述第二预驱动器、所述第三预驱动器、所述第四预驱动器的控制逻辑电路。

11.根据权利要求10所述的集成电路装置，设置在无触点电力传输系统的送电装置上，所述无触点电力传输系统电磁耦合一次线圈和二次线圈，从所述送电装置向受电装置传输电力，并向所述受电装置的负载提供电力，所述集成电路装置的特征在于：

所述外部驱动器是用于驱动所述一次线圈的一端的第一送电驱动器，

所述第二外部驱动器是用于驱动所述一次线圈另一端的第二送电驱动器。 

12.一种集成电路装置，其特征在于，包括：

驱动器，用于驱动外部装置；

低电位侧电源焊盘，用于向所述驱动器提供低电位侧电源；

输出焊盘，用于输出所述驱动器的输出信号；

高电位侧电源焊盘，用于向所述驱动器提供高电位侧电源，

其中，所述低电位侧电源焊盘、所述输出焊盘、所述高电位侧电源焊盘沿第一方向配置，

当将与所述第一方向正交的方向作为第二方向时，所述驱动器配置在所述低电位侧电源焊盘、所述输出焊盘及所述高电位侧电源焊盘的所述第二方向侧，

在所述驱动器的配置区域中，构成所述驱动器的P型晶体管和N型晶体管沿所述第二方向配置，

所述N型晶体管、所述P型晶体管的各晶体管由并联连接的多个单元晶体管构成，

所述集成电路装置还包括：

N型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述N型晶体管的多个单元晶体管的各个栅极；以及

P型用栅极控制电路，输出多个栅极控制信号，各个栅极控制信号被分别输入到构成所述P型晶体管的多个单元晶体管的各个栅极。

13.根据权利要求12所述的集成电路装置，其特征在于： 

所述N型用栅极控制电路输出栅极控制信号，以使当导通所述N型晶体管时，以不同的定时导通构成所述N型晶体管的多个单元晶体管，当截止所述N型晶体管时，以相同的定时截止构成所述N型晶体管的多个单元晶体管，

所述P型用栅极控制电路输出栅极控制信号，以使当导通所述P型晶体管时，以不同的定时导通构成所述P型晶体管的多个单元晶体管，当截止所述P型晶体管时，以相同的定时截止构成所述P型晶体管的多个单元晶体管。

14.根据权利要求12或13所述的集成电路装置，其特征在于：

当将所述第二方向的相反方向作为第四方向时，在构成所述N型晶体管及所述P型晶体管的单元晶体管的所述第二方向侧，配置有所述N型用栅极控制电路、所述P型用栅极控制电路中的一个，在构成所述N型晶体管及所述P型晶体管的单元晶体管的所述第四方向侧，配置有所述N型用栅极控制电路、所述P型用栅极控制电路中的另一个。

15.一种电子设备，其特征在于，包括：

根据权利要求1至14中任一项所述的集成电路装置；以及

由所述集成电路装置驱动的装置。 

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