JP4353257B2 - 集積回路装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置及び電子機器に関する。

近年、電磁誘導を利用し、金属部分の接点がなくても電力伝送を可能にする無接点電力伝送（非接触電力伝送）が脚光を浴びている、この無接点電力伝送の適用例として、携帯電話機や家庭用機器（例えば電話機の子機）の充電などが提案されている。

無接点電力伝送の従来技術として特許文献１がある。この特許文献１では、送電ドライバの出力に接続されたコンデンサと１次コイルとにより共振回路を構成して、送電装置（１次側）から受電装置（２次側）に電力を供給している。また半導体パワーモジュールの従来技術として特許文献２がある。

特許文献１の送電制御装置は、デジタル−アナログ混在の集積回路装置により実現される。この場合にデジタル回路のノイズがアナログ回路に伝達すると、アナログ回路の誤動作を招くという問題がある。一方、このようなノイズの悪影響を低減するためにデジタル回路とアナログ回路の距離を離すと、集積回路装置の大面積化を招く。
特開２００６−６０９０９号公報 特開平６−２１３３０号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ノイズの悪影響を低減しながらレイアウト効率を向上できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、デジタル電源の調整を行うデジタル電源調整回路と、アナログ電源の調整を行うアナログ電源調整回路と、論理セルを有し、前記デジタル電源調整回路により調整されたデジタル電源が供給されて動作する制御ロジック回路と、コンパレータ及びオペアンプの少なくとも一方を有し、前記アナログ電源調整回路により調整されたアナログ電源が供給されて動作するアナログ回路と、前記デジタル電源調整回路により調整された前記デジタル電源を供給するためのデジタル電源線と、前記アナログ電源調整回路により調整された前記アナログ電源を供給するためのアナログ電源線とが少なくとも配線される電源配線領域とを含み、前記制御ロジック回路の第１の方向側に、前記デジタル電源調整回路、前記アナログ回路及び前記アナログ電源調整回路が配置され、前記電源配線領域は、前記第１の方向に直交する方向を第２の方向とした場合に、前記制御ロジック回路と、前記デジタル電源調整回路、前記アナログ回路及び前記アナログ電源調整回路との間の領域に、前記第２の方向に沿って形成される集積回路装置に関係する。

本発明によれば、制御ロジック回路とアナログ回路との間に、電源配線領域が形成される。従って、この電源配線領域の第１の方向での幅を有効活用して、制御ロジック回路とアナログ回路の間の距離を離すことができ、ノイズの悪影響の低減とレイアウト効率の向上を両立できる。

また本発明では、前記デジタル電源調整回路の前記第２の方向側に前記アナログ回路が配置され、前記アナログ回路の前記第２の方向側に前記アナログ電源調整回路が配置されてもよい。

このようにすれば、アナログ回路や制御ロジック回路への電源の効率的な配線が可能になる。

また本発明では、前記第２の方向の反対方向を第４の方向とした場合に、前記デジタル電源調整回路の前記第４の方向側に、前記デジタル電源調整回路の調整対象となる電源が入力される第１の電源パッドが配置され、前記アナログ電源調整回路の前記第２の方向側に、前記アナログ電源調整回路の調整対象となる電源が入力される第２の電源パッドが配置されてもよい。

このようにすれば第１、第２の電源パッドからの電源をデジタル電源調整回路、アナログ電源調整回路に対してショートパスで配線でき、レイアウト効率を向上できる。

また本発明では、リセット信号を生成して集積回路装置の各回路に出力するリセット回路を含み、前記リセット回路は、前記デジタル電源調整回路と前記アナログ回路の間に配置されてもよい。

このようにすれば、このリセット回路の配置を利用して、アナログ回路へのデジタルノイズの悪影響を低減できる。

また本発明では、前記デジタル電源調整回路により調整された前記デジタル電源が供給されて動作し、温度検出処理を行う温度検出回路を含み、前記温度検出回路は、前記デジタル電源調整回路と前記アナログ回路の間に配置されてもよい。

このようにすれば、温度検出回路からのノイズがアナログ回路に及ぼす影響を低減でき、アナログ回路の性能劣化を防止できる。

また本発明では、前記温度検出回路は、基準コンデンサの一端のノードである発振ノードと前記デジタル電源との間に、基準抵抗と直列に設けられる基準測定用トランジスタと、前記発振ノードと前記デジタル電源との間に、コンデンサ温度測定用サーミスタと直列に設けられるコンデンサ温度測定用トランジスタと、前記発振ノードと前記デジタル電源との間に、周囲温度測定用サーミスタと直列に設けられる周囲温度測定用トランジスタと、前記発振ノードにそのドレインが接続される放電用トランジスタと、前記発振ノードの電圧が所与のしきい値電圧を超えた場合に、検出パルスを出力する検出回路とを含んでもよい。

このようにすれば、基準抵抗、コンデンサ温度測定用サーミスタ、周囲温度測定用サーミスタを利用したＣＲ発振により、コンデンサ温度や周囲温度を精度良く測定できる。

また本発明では、第１のＮ型パワーＭＯＳトランジスタ及び第１のＰ型パワーＭＯＳトランジスタにより構成される第１の外部ドライバの前記第１のＮ型パワーＭＯＳトランジスタを駆動する第１のプリドライバと、前記第１の外部ドライバの前記第１のＰ型パワーＭＯＳトランジスタを駆動する第２のプリドライバを含み、前記第１、第２のプリドライバは、前記第１の方向の反対方向を第３の方向とした場合に、前記電源配線領域の前記第３の方向側に配置されてもよい。

また本発明は、論理セルを有し、デジタル電源が供給されて動作する制御ロジック回路と、コンパレータ及びオペアンプの少なくとも一方を有し、アナログ電源が供給されて動作するアナログ回路と、電源線が配線される電源配線領域と、第１のＮ型パワーＭＯＳトランジスタ及び第１のＰ型パワーＭＯＳトランジスタにより構成される第１の外部ドライバの前記第１のＮ型パワーＭＯＳトランジスタを駆動する第１のプリドライバと、前記第１の外部ドライバの前記第１のＰ型パワーＭＯＳトランジスタを駆動する第２のプリドライバを含み、前記制御ロジック回路の第１の方向側に、前記アナログ回路が配置され、前記電源配線領域は、前記第１の方向に直交する方向を第２の方向とした場合に、前記制御ロジック回路と前記アナログ回路との間の領域に、前記第２の方向に沿って形成され、前記第１、第２のプリドライバは、前記第１の方向の反対方向を第３の方向とした場合に、前記電源配線領域の前記第３の方向側に配置される集積回路装置に関係する。

本発明によれば、ノイズ源となる第１、第２のプリドライバと制御ロジック回路を、電源配線領域の第３の方向側にまとめて配置することができ、ノイズの悪影響の低減とレイアウト効率の向上を両立できる。

また本発明では、前記第１、第２のプリドライバの低電位側電源線及び高電位側電源線は、集積回路装置の他の回路の低電位側電源線及び高電位側電源線と分離されて配線されてもよい。

このようにすれば、第１、第２のプリドライバで発生するノイズが、低電位側電源線や高電位側電源線を介して他の回路に伝わるのを防止できる。

また本発明では、前記第１のプリドライバの配置領域では、前記第１のプリドライバを構成する第１のＮ型トランジスタと第１のＰ型トランジスタとが配置され、前記第２のプリドライバの配置領域では、前記第２のプリドライバを構成する第２のＮ型トランジスタと第２のＰ型トランジスタとが配置され、前記第１のＮ型トランジスタ、前記第１のＰ型トランジスタ、前記第２のＮ型トランジスタ、前記第２のＰ型トランジスタの各々は、並列接続された複数のユニットトランジスタにより構成され、その各々が前記第１のＮ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第１のＮ型用ゲート制御回路と、その各々が前記第１のＰ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第１のＰ型用ゲート制御回路と、その各々が前記第２のＮ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第２のＮ型用ゲート制御回路と、その各々が前記第２のＰ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第２のＰ型用ゲート制御回路とを含んでもよい。

このようにすれば、ゲート制御信号を用いて、第１のＮ型トランジスタ、第１のＰ型トランジスタ、第２のＮ型トランジスタ、第２のＰ型トランジスタのオン・オフの仕方を詳細に制御することが可能になる。

また本発明では、前記第１のＮ型用ゲート制御回路は、前記第１のＮ型トランジスタをオンにする場合には、前記第１のＮ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第１のＮ型トランジスタをオフにする場合には、前記第１のＮ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、前記第１のＰ型用ゲート制御回路は、前記第１のＰ型トランジスタをオンにする場合には、前記第１のＰ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第１のＰ型トランジスタをオフにする場合には、前記第１のＰ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、前記第２のＮ型用ゲート制御回路は、前記第２のＮ型トランジスタをオンにする場合には、前記第２のＮ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第２のＮ型トランジスタをオフにする場合には、前記第２のＮ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、前記第２のＰ型用ゲート制御回路は、前記第２のＰ型トランジスタをオンにする場合には、前記第２のＰ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第２のＰ型トランジスタをオフにする場合には、前記第２のＰ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力してもよい。

このようにすれば、第１のＮ型トランジスタ、第１のＰ型トランジスタ、第２のＮ型トランジスタ、第２のＰ型トランジスタがオンするときのオーバシュートノイズを低減できると共に貫通電流の発生を防止できる。

また本発明では、第２のＮ型パワーＭＯＳトランジスタ及び第２のＰ型パワーＭＯＳトランジスタにより構成される第２の外部ドライバの前記第２のＮ型パワーＭＯＳトランジスタを駆動する第３のプリドライバと、前記第２の外部ドライバの前記第２のＰ型パワーＭＯＳトランジスタを駆動する第４のプリドライバを含み、前記第１、第２のプリドライバは、集積回路装置の第１の辺に沿って配置され、前記第３、第４のプリドライバは、集積回路装置の前記第１の辺に交差する第２の辺に沿って配置され、前記アナログ回路は、前記第２の辺に対向する第４の辺に沿って配置されてもよい。

このようにすれば、第１〜第４のプリドライバを、第１、第２の辺により形成される集積回路装置のコーナー領域に集めて配置することが可能になる。従って、第１〜第４のプリドライバと他の回路との間の電源分離等が容易になり、第１〜第４のプリドライバのノイズが他の回路に及ぼす悪影響を抑えることが可能になる。

また本発明では、前記第１、第２のプリドライバの前記第２の方向側であって、前記第３、第４のプリドライバの前記第１の方向側に、前記第１、第２、第３、第４のプリドライバを制御する前記制御ロジック回路が配置されてもよい。

このようにすれば、制御ロジック回路と、第１、第２のプリドライバとの間の信号線をショートパスで配線でき、レイアウト効率を向上できる。

また本発明では、１次コイルと２次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送し、前記受電装置の負荷に対して電力を供給する無接点電力伝送システムの前記送電装置に設けられる集積回路装置であって、前記第１の外部ドライバは、前記１次コイルの一端を駆動するための第１の送電ドライバであり、前記第２の外部ドライバは、前記１次コイルの他端を駆動するための第２の送電ドライバであってもよい。

このようにすれば、無接点電力伝送システムの第１、第２の送電ドライバを効率良く駆動することができ、電力伝送効率の向上等を図れる。

また本発明は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置
図１に本実施形態の集積回路装置の配置構成例を示す。図１において、集積回路装置の第１の辺ＳＤ１に沿った方向が第１の方向Ｄ１になっており、第１の方向に直交する方向が第２の方向Ｄ２になっている。また第１の方向Ｄ１の反対方向が第３の方向Ｄ３になっており、第２の方向Ｄ２の反対方向が第４の方向Ｄ４になっている。なお図１では、Ｄ１方向が右方向、Ｄ３方向が左方向になっているが、Ｄ１方向が左方向で、Ｄ３方向が右方向であってもよい。またＤ２方向が下方向、Ｄ４方向が上方向になっているが、Ｄ２方向が上方向で、Ｄ４方向が下方向であってもよい。

図１の集積回路装置は、デジタル電源調整回路３０、アナログ電源調整回路３２．制御ロジック回路１１０、アナログ回路１２０や、電源配線領域ＰＷＲＧを有する。

デジタル電源調整回路３０（デジタル電源レギュレータ、デジタル用定電圧生成回路）は、デジタル電源（デジタル電源電圧、ロジック電源電圧）の調整（レギュレーション）を行う。具体的には例えば外部から入力された５Ｖのデジタル用の電源ＶＤＤ５の電圧を調整して、例えば３Ｖの安定した電位のデジタル電源ＶＤＤ３の電圧を出力する。

アナログ電源調整回路３２（アナログ電源レギュレータ、アナログ用定電圧生成回路）は、アナログ電源（アナログ電源電圧）の調整（レギュレーション）を行う。具体的には例えば外部から入力された５Ｖのアナログ用の電源ＶＤ５Ａの電圧を調整して、例えば４．５Ｖの安定した電位のアナログ電源ＶＤ４５Ａの電圧を出力する。

デジタル電源調整回路３０、アナログ電源調整回路３２としては例えば公知のシリーズレギュレータを採用できる。このシリーズレギュレータは、例えば、高電位側電源とその出力ノードとの間に設けられた駆動トランジスタと、その出力ノードと低電位側電源との間に設けられ、出力電圧を抵抗分割する電圧分割回路と、その第１の入力端子（例えば非反転入力端子）に基準電圧が入力され、その第２の入力端子（例えば反転入力端子）に電圧分割回路からの抵抗分割電圧が入力され、その出力端子が駆動トランジスタのゲートに接続されるオペアンプなどを含むことができる。なおアナログ電源調整回路３２は、アナログＧＮＤを生成してアナログ回路１２０に供給する回路であってもよい。

制御ロジック回路１１０は、ＮＡＮＤ、ＮＯＲ、インバータ、Ｄフリップフロップなどの論理セルを有し、デジタル電源調整回路３０により調整されたデジタル電源ＶＤＤ３が供給されて動作する回路である。この制御ロジック回路１１０は、例えばゲートアレイやマイクロコンピュータなどにより実現でき、各種のシーケンス制御や判定処理を行う。そして集積回路装置の各回路を制御したり、集積回路装置全体の制御を行う。

アナログ回路１２０は、コンパレータやオペアンプなどを有し、アナログ電源調整回路３２により調整されたアナログ電源ＶＤ４５Ａが供給されて動作する回路である。具体的にはアナログ回路１２０は、１又は複数のコンパレータや１又は複数のオペアンプを用いたアナログ処理を行う。更に具体的にはアナログ回路１２０は、振幅検出（ピーク検出）、パルス幅検出、位相検出又は周波数検出などの各種の検出処理を行う検出回路、アナログ電圧を用いた判定処理を行う判定回路、アナログ信号の増幅処理を行う増幅回路、カレントミラー回路、或いはアナログ電圧をデジタル電圧に変換するＡ／Ｄ変換回路などを含むことができる。

電源配線領域ＰＷＲＧには、デジタル電源調整回路３０により調整されたデジタル電源ＶＤＤ３を供給するためのデジタル電源線や、アナログ電源調整回路３２により調整されたアナログ電源ＶＤ４５Ａを供給するためのアナログ電源線が配線される。これ以外にも電源配線領域ＰＷＲＧには、デジタル電源ＶＤＤ３、アナログ電源ＶＤ４５Ａとは異なる電位の電源線を配線できる。具体的には例えば低電位側のデジタル電源線や低電位側のアナログ電源線を配線できる。或いはデジタル電源ＶＤＤ３よりも高い電位の電源線や、アナログ電源ＶＤ４５Ａよりも高い電位の電源線を配線してもよい。

本実施形態の集積回路装置では、制御ロジック回路１１０のＤ１方向側に、デジタル電源調整回路３０、アナログ回路１２０、アナログ電源調整回路３２が配置される。具体的には、例えばデジタル電源調整回路３０のＤ２方向側にアナログ回路１２０が配置され、アナログ回路１２０のＤ２方向側にアナログ電源調整回路３２が配置される。なお図１とは異なる配置順序でこれらの回路を配置したり、例えばデジタル電源調整回路３０やアナログ電源調整回路３２などの構成要素を省略する変形実施も可能である。

電源配線領域ＰＷＲＧは、制御ロジック回路１１０と、デジタル電源調整回路３０、アナログ回路１２０、アナログ電源調整回路３２との間の領域に、Ｄ２方向に沿って形成される。具体的には例えば集積回路装置の辺ＳＤ１から辺ＳＤ３に向かってＤ２方向に沿って一直線に電源配線領域ＰＷＲＧが形成される。そしてこの電源配線領域ＰＷＲＧから分岐した電源が、制御ロジック回路１１０やアナログ回路１２０や図示しない各種回路に供給される。

図１の配置構成によれば、制御ロジック回路１１０とアナログ回路１２０との間に、電源配線領域ＰＷＲＧが形成される。従って、この電源配線領域ＰＷＲＧのＤ１方向での幅を利用して、制御ロジック回路１１０とアナログ回路１２０との間の距離を離すことができる。即ち電源配線領域ＰＷＲＧのＤ３方向側の領域をデジタル回路領域とし、ＰＷＲＧのＤ１方向側の領域をアナログ回路領域として、デジタル回路とアナログ回路をお互いに距離を離して分離配置できる。これにより、例えば制御ロジック回路１１０等のデジタル回路のスイッチングノイズがアナログ回路１２０に伝達されて誤動作や性能劣化を招く事態を防止できる。

また図１では、デジタル回路領域とアナログ回路領域のノイズ分離領域として、電源配線領域ＰＷＲＧを利用している。このような配置構成にすることで、レイアウト効率の向上とノイズ分離とを両立できるという利点がある。即ち電源配線領域ＰＷＲＧに配線される電源線は、その配線抵抗を通常の信号線に比べて低くする必要があるため、その配線幅は通常の信号線の配線幅に比べて太い。従って、Ｄ１方向での配線幅が太い複数本の電源線をＤ２方向に沿って電源配線領域ＰＷＲＧに配線することで、ＰＷＲＧのＤ１方向での幅も太くできる。これにより、デジタル回路領域とアナログ回路領域の間を、ノイズ分離に必要な距離だけ十分に離すことが可能になる。そして電源線のＤ１方向での幅を太くすることで、ノイズ分離のための距離を増やすことができると共に電源線の寄生抵抗も低減できる。また、いずれにせよ電源線はＤ２方向に沿って配線する必要があるため、レイアウト効率も悪化しない。

また電源配線領域ＰＷＲＧを、集積回路装置の第１の辺ＳＤ１から対向する第３の辺ＳＤ３に向かって一直線に形成すれば、ＰＷＲＧの両側にある各回路に対して、必要な種類の電源線を効率良く配線できるため、レイアウト効率を向上できる。

例えば比較例の手法として、デジタル電源線とアナログ電源線の２つの電源線を、集積回路装置のコア回路の周りにリング状に配線する手法も考えられる。しかしながらこの手法では、集積回路装置の４つの辺ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４の全てにおいて、デジタル電源線とアナログ電源線の少なくとも２つの電源線（高電位側電源線）を配線しなければならないため、その分だけ集積回路装置のチップ面積が大きくなってしまう。

これに対して図１の配置手法では、デジタル電源線、アナログ電源線は電源配線領域ＰＷＲＧ内に配線されるため、これらの電源線による集積回路装置の幅の増加はＤ１方向での幅の増加だけとなり、リング状に配線する上述の手法に比べてレイアウト効率を向上できる。

また図１では、デジタル電源調整回路３０のＤ４方向側に、デジタル電源調整回路３０の調整対象となる電源ＶＤＤ５が入力される第１の電源パッドが配置される。またアナログ電源調整回路３２のＤ２方向側に、アナログ電源調整回路３２の調整対象となる電源ＶＤ５Ａが入力される第２の電源パッドが配置される。このようにすれば、電源ＶＤＤ５、ＶＤ５Ａを、デジタル電源調整回路３０、アナログ電源調整回路３２に対してショートパスで配線することができる。従って、ＶＤＤ５、ＶＤ５Ａの電源線を集積回路装置のコア領域において引き回さなくても済むため、レイアウト効率を向上できる。

即ちＶＤＤ５の電源線をその電源パッドからデジタル電源調整回路３０に対してショートパスで接続して、デジタル電源調整回路３０においてその電圧を調整し、調整後の電源ＶＤＤ３を電源配線領域ＰＷＲＧにおいてＤ２方向に沿って配線できる。同様に、ＶＤ５Ａの電源線をその電源パッドからアナログ電源調整回路３２に対してショートパスで接続して、アナログ電源調整回路３２においてその電圧を調整し、調整後の電源ＶＤ４５Ａを電源配線領域ＰＷＲＧにおいてＤ２方向に沿って配線できる。従ってＶＤＤ５、ＶＤ５Ａの電源線の配線領域を最小限に抑えることができ、レイアウト効率を向上できる。またこの場合にアナログ回路１２０はデジタル電源調整回路３０とアナログ電源調整回路３２の間に配置される。従って、調整後のＶＤＤ３、ＶＤ４５Ａの電源線についてもデジタル電源調整回路３０、アナログ電源調整回路３２から制御ロジック回路１１０、アナログ回路１２０に対して効率良く配線できるという利点がある。

２．第１の変形例
図２に本実施形態の第１の変形例の集積回路装置の配置構成例を示す。図２が図１と異なるのは、温度検出回路３８、リセット回路３９が更に設けられている点である。なお温度検出回路３８、リセット回路３９のいずれか一方を省略する変形実施も可能である。

温度検出回路３８は、デジタル電源調整回路３０により調整されたデジタル電源ＶＤＤ３が供給されて動作し、温度検出処理を行う回路である。具体的には、例えばコンデンサの温度を検出して、コンデンサのｔａｎδの異常（不良）を検出する。このコンデンサとしては、例えば、後述する無接点電力伝送システムにおいて１次コイルと共に共振回路を構成するコンデンサなどが考えられる。

リセット回路３９は、リセット信号を生成して集積回路装置の各回路に出力する。具体的にはリセット回路３９は、外部からの電源の電圧や、デジタル電源調整回路３０により調整されたデジタル電源（ロジック電源）の電圧や、アナログ電源調整回路３２により調整されたアナログ電源の電圧を監視する。そしてこれらの電源の電圧が適正に立ち上がった場合に、リセット信号を解除し、集積回路装置の各回路の動作を開始させ、いわゆるパワーオンリセットを実現する。

そして図２では、温度検出回路３８は、デジタル電源調整回路３０とアナログ回路１２０との間に配置される。更に具体的にはデジタル電源調整回路３０とリセット回路３９との間に配置される。このようにすれば、温度検出回路３８をデジタル電源調整回路３０の近傍に配置できるため、デジタル電源調整回路３０からの定電圧の電源ＶＤＤ３を温度検出回路３８に安定して供給できる。例えば温度検出回路３８として、後述するＣＲ発振回路を用いたＲＦコンバータを採用した場合に、電源ＶＤＤ３の電圧が変動すると、計測時間が変動してしまい、測定温度も変動してしまう。この点、図２のようにデジタル電源調整回路３０に隣接して温度検出回路３８を配置すれば、デジタル電源調整回路３０からのＶＤＤ３の電源線をショートパスで温度検出回路３８に配線でき、電源線の寄生抵抗を最小限に抑えることができるため、ＲＦコンバータにおける測定の変動を防止でき、安定した温度検出を実現できる。

また図２では、リセット回路３９は、デジタル電源調整回路３０とアナログ回路１２０の間に配置される。この場合にリセット回路３９は、パワーオンリセット時（初期化時）にだけ動作し、通常時には動作しない。従って、デジタル系の回路であるリセット回路３９をアナログ回路１２０の近傍に配置しても、アナログ回路１２０へのデジタルノイズの悪影響は最小限で済む。また図２では、リセット回路３９は、温度検出回路３８とアナログ回路１２０との間に配置される。従って、リセット回路３９のＤ２方向での幅を利用して、アナログ回路１２０と温度検出回路３８との間の距離を離すことが可能になる。これにより、温度検出回路３８のＣＲ発振等のノイズがアナログ回路１２０に及ぼす影響を低減でき、アナログ回路１２０の性能劣化を防止できる。

３．第２の変形例
図３に本実施形態の第２の変形例の集積回路装置の配置構成例を示す。図３が図１や図２と異なるのは、プリドライバＰＲ１、ＰＲ２が更に設けられている点である。なお図３では集積回路装置の辺ＳＤ１に沿ってプリドライバＰＲ１、ＰＲ２が配置されているが、辺ＳＤ１に直交する辺ＳＤ２に沿ってプリドライバを配置してもよい。

例えば図３において集積回路装置の外部には、第１の外部ドライバＤＲ１が設けられている。この外部ドライバＤＲ１は、外付け部品であるＮ型パワーＭＯＳトランジスタＰＴＮ１（広義にはＮ型トランジスタ、Ｎ型ＭＯＳトランジスタ）とＰ型パワーＭＯＳトランジスタＰＴＰ１（広義にはＰ型トランジスタ、Ｐ型ＭＯＳトランジスタ）により構成される。この外部ドライバＤＲ１としては、無接点電力伝送において１次コイルを駆動する送電ドライバや、モータを駆動するモータドライバなどの様々なドライバが考えられる。

プリドライバＰＲ１は、外部ドライバＤＲ１のＮ型パワーＭＯＳトランジスタＰＴＮ１を駆動する。具体的にはプリドライバＰＲ１としては、Ｎ型トランジスタ及びＰ型トランジスタにより構成されるインバータ回路を用いることができる。そしてプリドライバＰＲ１の出力信号ＤＮ１が、出力パッドを介してＮ型パワーＭＯＳトランジスタＰＴＮ１のゲートに入力され、トランジスタＰＴＮ１のオン・オフ制御が行われる。

プリドライバＰＲ２は、外部ドライバＤＲ１のＰ型パワーＭＯＳトランジスタＰＴＰ１を駆動する。具体的には、プリドライバＰＲ２としては、Ｎ型トランジスタ及びＰ型トランジスタにより構成されるインバータ回路を用いることができる。そしてプリドライバＰＲ２の出力信号ＤＰ１が、出力パッドを介してＰ型パワーＭＯＳトランジスタＰＴＰ１のゲートに入力され、トランジスタＰＴＰ１のオン・オフ制御が行われる。

この場合に、出力信号ＤＮ１、ＤＰ１は、アクティブになる期間が互いにオーバラップしないノン・オーバラップ信号になっており、これにより、高電位側電源からトランジスタを介して低電位側電源に貫通電流が流れるのを防止できる。

そして図３では、Ｄ１方向の反対方向をＤ３方向とした場合に、アナログ回路１２０は電源配線領域ＰＷＲＧのＤ１方向側に配置されるのに対して、第１、第２のプリドライバＰＲ１、ＰＲ２は電源配線領域ＰＷＲＧのＤ３方向側に配置される。即ちプリドライバＰＲ１、ＰＲ２は、制御ロジック回路１１０と共に、電源配線領域ＰＷＲＧのＤ３方向側のデジタル回路領域に配置される。

このようにすれば、デジタルのスイッチングノイズの発生源となるプリドライバＰＲ１、ＰＲ２及び制御ロジック回路１１０を、電源配線領域ＰＷＲＧのＤ３方向側にまとめて配置できる。従って、電源配線領域ＰＷＲＧのＤ１方向での幅を利用して、これらのプリドライバＰＲ１、ＰＲ２及び制御ロジック回路１１０からのノイズがアナログ回路１２０等に伝わるのを効果的に防止できる。またスイッチングノイズが大きいデジタル電源線をデジタル回路領域にまとめて配線できるため、レイアウト効率も向上できる。また図３の配置構成によれば、外部ドライバＤＲ１を構成するパワーＭＯＳトランジスタＰＴＮ１、ＰＴＰ１の回路基板への実装や、回路基板上での配線を簡素化でき、回路基板のコンパクト化を図れる。

４．第３の変形例
図４に本実施形態の第３の変形例の集積回路装置の配置構成例を示す。図４が図３と異なるのは、プリドライバＰＲ３、ＰＲ４が更に設けられている点である。

図４において、第２の外部ドライバＤＲ２は第２のＮ型パワーＭＯＳトランジスタＰＴＮ２と第２のＰ型パワーＭＯＳトランジスタＰＴＰ２により構成される。そしてプリドライバＰＲ３は外部ドライバＤＲ２のトランジスタＰＴＮ２を駆動し、プリドライバＰＲ４はトランジスタＰＴＰ２を駆動する。

そして図４では第１、第２のプリドライバＰＲ１、ＰＲ２は、集積回路装置の第１の辺ＳＤ１に沿って配置される。一方、第３、第４のプリドライバＰＲ３、ＰＲ４は、集積回路装置の第２の辺ＳＤ２に沿って配置される。ここで辺ＳＤ２は辺ＳＤ１に直交して交差する辺である。即ち辺ＳＤ１はＤ１方向に沿った辺であり、辺ＳＤ２はＤ２方向に沿った辺であり、辺ＳＤ１、ＳＤ２により集積回路装置のコーナーが形成される。そしてプリドライバＰＲ１〜ＰＲ４はこの集積回路装置のコーナーの領域に配置される。

図４の配置によれば、プリドライバＰＲ１、ＰＲ２やＰＲ３、ＰＲ４と、他の回路との間の電源分離が容易になる。従って、電源配線等に関するレイアウト効率を向上でき、チップ面積を縮小できる。またプリドライバＰＲ１〜ＰＲ４をコーナー領域に集めて配置することで、ノイズが他の回路に及ぶ悪影響を最小限に抑えることができる。

５．プリドライバ
次に本実施形態のプリドライバの配置構成例について説明する。図５において集積回路装置は第１、第２のプリドライバＰＲ１、ＰＲ２を含む。また低電位側電源パッドＰＶＳＳ１、第１の出力パッドＰＤＮ１、第２の出力パッドＰＤＰ１、高電位側電源パッドＰＶＤＤ１を含む。これらのパッド（電極、端子）は、集積回路装置の例えば第１の辺ＳＤ１に沿って配置される。

電源パッドＰＶＳＳ１は、プリドライバＰＲ１、ＰＲ２に低電位側電源ＶＳＳ１を供給するためのパッドである。具体的にはプリドライバＰＲ１、ＰＲ２の低電位側の電源線ＶＳＬ１が、第１の接続線ＣＬ１を介して電源パッドＰＶＳＳ１に接続される。また電源ＶＳＳ１は、外部ドライバＤＲ１の低電位側の電源にもなっており、ＶＳＳ１の電源線は回路基板上の配線によりトランジスタＰＴＮ１のソースに接続される。

パッドＰＤＮ１は、プリドライバＰＲ１の出力信号ＤＮ１を出力するためのパッドである。具体的にはプリドライバＰＲ１の第１の出力線ＱＬ１が第２の接続線ＣＬ２を介してパッドＰＤＮ１に接続され、これらのＱＬ１、ＣＬ２、ＰＤＮ１を介して信号ＤＮ１が外部に出力される。

パッドＰＤＰ１は、プリドライバＰＲ２の出力信号ＤＰ１を出力するためのパッドである。具体的には、プリドライバＰＲ２の第２の出力線ＱＬ２が第３の接続線ＣＬ３を介してパッドＰＤＰ１に接続され、これらのＱＬ２、ＣＬ３、ＰＤＰ１を介して信号ＤＰ１が外部に出力される。

電源パッドＰＶＤＤ１は、プリドライバＰＲ１、ＰＲ２に高電位側電源ＶＤＤ１を供給するためのパッドである。具体的にはプリドライバＰＲ１、ＰＲ２の高電位側の電源線ＶＤＬ１が、第４の接続線ＣＬ４を介して電源パッドＰＶＤＤ１に接続される。また電源ＶＤＤ１は、外部ドライバＤＲ１の高電位側の電源にもなっており、ＶＤＤ１の電源線は回路基板上の配線によりトランジスタＰＴＰ１のソースに接続される。

図５に示すように本実施形態では、低電位側の電源パッドＰＶＳＳ１、第１、第２の出力パッドＰＤＮ１、ＰＤＰ１、高電位側の電源パッドＰＶＤＤ１が、Ｄ１方向に沿って配置される。具体的には電源パッドＰＶＳＳ１のＤ１方向側に出力パッドＰＤＮ１が配置され、ＰＤＮ１のＤ１方向側に出力パッドＰＤＰ１が配置され、ＰＤＰ１のＤ１方向側に電源パッドＰＶＤＤ１が配置される。

またプリドライバＰＲ１は、Ｄ１方向に直交する方向をＤ２方向とした場合に、電源パッドＰＶＳＳ１、出力パッドＰＤＮ１のＤ２方向側に配置される。またプリドライバＰＲ２は、出力パッドＰＤＰ１、電源パッドＰＶＤＤ１のＤ２方向側に配置される。

図６（Ａ）にプリドライバＰＲ１、ＰＲ２の回路構成例を示す。プリドライバＰＲ１はＰ型のトランジスタＴＰ１とＮ型のトランジスタＴＮ１により構成される。そしてトランジスタＴＰ１のソースには電源ＶＤＤ１が供給され、トランジスタＴＮ１のソースには電源ＶＳＳ１が供給される。プリドライバＰＲ２はＰ型のトランジスタＴＰ２とＮ型のトランジスタＴＮ２により構成される。そしてトランジスタＴＰ２のソースには電源ＶＤＤ１が供給され、トランジスタＴＮ２のソースには電源ＶＳＳ１が供給される。

外部ドライバＤＲ１のパワーＭＯＳトランジスタＰＴＰ１、ＰＴＮ１のトランジスタサイズは非常に大きい。従って、これらのトランジスタＰＴＰ１、ＰＴＮ１が共にオンになる期間が生じると、非常に大きな貫通電流が流れてしまう。従って例えばプリドライバＰＲ２の出力信号ＤＰ１がＬレベルになり、トランジスタＰＴＰ１がオンになっている期間では、トランジスタＰＴＮ１を確実にオフにする必要がある。そしてトランジスタＰＴＮ１を確実にオフにするためには、ノードＮＦ１、ＮＦ２を同電位にする必要があり、そのためにはＡ１、Ａ２に示す配線の寄生抵抗を最小限に抑えることが望ましい。

同様にプリドライバＰＲ１の出力信号ＤＮ１がＨレベルになり、トランジスタＰＴＮ１がオンになっている期間では、トランジスタＰＴＰ１を確実にオフにする必要がある。そのためにはノードＮＦ３、ＮＦ４を同電位にする必要があり、Ａ３、Ａ４に示す配線の寄生抵抗を最小限に抑えることが望ましい。

この点、本実施形態では図５に示すようにＤ１方向に沿ってパッドがＰＶＳＳ１、ＰＤＮ１、ＰＤＰ１、ＰＶＤＤ１の順で並んでいる。またパッドＰＶＳＳ１、ＰＤＮ１のＤ２方向側にプリドライバＰＲ１が配置され、パッドＰＤＰ１、ＰＶＤＤ１のＤ２方向側にプリドライバＰＲ２が配置されている。従って、パッドＰＶＳＳ１からプリドライバＰＲ１への配線や、パッドＰＤＮ１からプリドライバＰＲ１への配線を短くでき、図６（Ａ）のＡ１、Ａ２に示す配線の寄生抵抗を最小限に抑えることができる。これにより、トランジスタＰＴＰ１がオンになっている期間において、トランジスタＰＴＮ１を確実にオフにすることができ、貫通電流の発生を防止できる。

同様に図５では、パッドＰＶＤＤ１からプリドライバＰＲ２への配線や、パッドＰＤＰ１からプリドライバＰＲ２への配線を短くでき、図６（Ａ）のＡ３、Ａ４に示す配線の寄生抵抗を最小限に抑えることができる。これにより、トランジスタＰＴＮ１がオンになっている期間において、トランジスタＰＴＰ１を確実にオフにすることができ、貫通電流の発生を防止できる。

また図５の配置構成によれば、パッドＰＶＳＳ１、ＰＤＮ１、ＰＤＰ１、ＰＶＤＤ１及びプリドライバＰＲ１、ＰＲ２のＤ２方向での占有面積を小さくでき、レイアウト効率を向上できる。

更に図５の配置構成によれば、外部ドライバＤＲ１を構成するパワーＭＯＳトランジスタＰＴＮ１、ＰＴＰ１の回路基板への実装や、回路基板上での配線を簡素化でき、ノイズ低減や回路基板のコンパクト化を図れる。

図７に本実施形態の集積回路装置、プリドライバの更に詳細な配置構成例を示す。図７に示すように、第１のプリドライバＰＲ１の配置領域では、ＰＲ１を構成する第１のＰ型トランジスタＴＰ１と第１のＮ型トランジスタＴＮ１とがＤ２方向に沿って配置される。具体的にはトランジスタＴＰ１、ＴＮ１はＤ２方向に沿って隣接配置される。また第２のプリドライバＰＲ２の配置領域では、ＰＲ２を構成する第２のＰ型トランジスタＴＰ２と第２のＮ型トランジスタＴＮ２とがＤ２方向に沿って配置される。具体的にはトランジスタＴＰ２、ＴＮ２はＤ２方向に沿って隣接配置される。そして、これらのトランジスタＴＰ１、ＴＮ１、ＴＰ２、ＴＮ２のゲートは、図６（Ｂ）に示すようにＤ２方向に沿って配線される。

なお図７では、Ｄ２方向に沿ってＰ型トランジスタ、Ｎ型トランジスタの順で配置されているが、Ｄ２方向に沿ってＮ型トランジスタ、Ｐ型トランジスタの順に配置してもよい。

図７では、プリドライバＰＲ１、ＰＲ２に低電位側電源ＶＳＳ１を供給するための低電位側電源線ＶＳＬ１が、プリドライバＰＲ１、ＰＲ２の配置領域においてＤ１方向に沿って配線される。そして低電位側電源パッドＰＶＳＳ１と低電位側電源線ＶＳＬ１を接続するための第１の接続線ＣＬ１（引き出し線）が、電源パッドＰＶＳＳ１からプリドライバＰＲ１の低電位側電源接続ノードＮＥ１に対してＤ２方向に沿って配線される。

またプリドライバＰＲ１の出力に接続される第１の出力線ＱＬ１が、プリドライバＰＲ１の配置領域においてＤ１方向に沿って配線される。そして第１の出力パッドＰＤＮ１と第１の出力線ＱＬ１を接続するための第２の接続線ＣＬ２が、第１の出力パッドＰＤＮ１からプリドライバＰＲ１の出力接続ノードＮＥ２に対してＤ２方向に沿って配線される。

またプリドライバＰＲ２の出力に接続される第２の出力線ＱＬ２が、プリドライバＰＲ２の配置領域においてＤ１方向に沿って配線される。そして第２の出力パッドＰＤＰ１と第２の出力線ＱＬ２を接続するための第３の接続線ＣＬ３が、第２の出力パッドＰＤＰ１からプリドライバＰＲ２の出力接続ノードＮＥ３に対してＤ２方向に沿って配線される。

またプリドライバＰＲ１、ＰＲ２に高電位側電源ＶＤＤ１を供給するための高電位側電源線ＶＤＬ１が、プリドライバＰＲ１、ＰＲ２の配置領域においてＤ１方向に沿って配線される。そして高電位側電源パッドＰＶＤＤ１と高電位側電源線ＶＤＬ１を接続するための第４の接続線ＣＬ４が、高電位側電源パッドＰＶＤＤ１からプリドライバＰＲ２の高電位側電源線接続ノードＮＥ４に対してＤ２方向に沿って配線される。

なお接続線ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４は少なくともその一部がＤ２方向に沿った直線で配線されていればよく、例えばＤ１方向に沿って配線される部分があってもよい。また接続ノードＮＥ１、ＮＥ２、ＮＥ３、ＮＥ４の位置は図７の場所に限定されない。また電源線ＶＳＬ１、ＶＤＬ１、出力線ＱＬ１、ＱＬ２が配線される場所も図７に限定されず、例えばトランジスタＴＰ１、ＴＮ１、ＴＰ２、ＴＮ２の外側の領域に配線してもよい。

図７のように接続線ＣＬ１、ＣＬ２、電源線ＶＳＬ１、出力線ＱＬ１を配線すれば、電源パッドＰＶＳＳ１からトランジスタＴＮ１のソースに対して、短い距離の配線で電源ＶＳＳ１を供給できる。またトランジスタＴＰ１、ＴＮ１のドレインから出力パッドＰＤＮ１に対して、短い距離の配線で信号ＤＮ１を出力できる。従って図６（Ａ）のＡ１、Ａ２に示す配線の寄生抵抗を小さくでき、貫通電流やオーバシュート雑音を最小限に抑えることができる。

また図７のように接続線ＣＬ３、ＣＬ４、電源線ＶＤＬ１、出力線ＱＬ２を配線すれば、電源パッドＰＶＤＤ１からトランジスタＴＰ１のソースに対して、短い距離の配線で電源ＶＤＤ１を供給できる。またトランジスタＴＰ２、ＴＮ２のドレインから出力パッドＰＤＰ１に対して、短い距離の配線で信号ＤＰ１を出力できる。従って図６（Ａ）のＡ３、Ａ４に示す配線の寄生抵抗を小さくでき、貫通電流やオーバシュート雑音を最小限に抑えることができる。

即ち後述するように、高い駆動周波数で動作する外部ドライバＤＲ１でのオーバシュート雑音を最小限に抑えながら貫通電流の発生を防止するためには、トランジスタＰＴＰ１、ＰＴＮ１がオフからオンに変化するオン遷移期間については長くし、オンからオフに変化するオフ遷移期間については短くすることが望ましい。

従って図６（Ａ）のプリドライバＰＲ１のトランジスタＴＰ１をオンにして信号ＤＮ１をＬレベルからＨレベルに変化させる信号ＤＮ１のＨレベル遷移期間については長くし、トランジスタＴＮ１をオンにして信号ＤＮ１をＨレベルからＬレベルに変化させる信号ＤＮ１のＬレベル遷移期間については短くすることが望ましい。同様に、プリドライバＰＲ２のトランジスタＴＮ２をオンにして信号ＤＰ１をＨレベルからＬレベルに変化させる信号ＤＰ１のＬレベル遷移期間については長くし、トランジスタＴＰ２をオンにして信号ＤＰ１をＬレベルからＨレベルに変化させる信号ＤＰ１のＨレベル遷移期間については短くすることが望ましい。

この点、図７の配置構成によれば、図６（Ａ）のＡ５に示す配線の寄生抵抗は大きくなる一方で、Ａ１、Ａ２に示す配線の寄生抵抗は小さくなる。従って信号ＤＮ１のＨレベル遷移期間は長くなり、Ｌレベル遷移期間は短くなるため、外部ドライバＤＲ１のトランジスタＰＴＮ１のオン遷移期間を長くでき、オフ遷移期間を短くできる。これにより、オーバシュート雑音の低減と貫通電流の低減を両立できる。

また図７の配置構成によれば、図６（Ａ）のＡ６に示す寄生抵抗は大きくなる一方で、Ａ３、Ａ４に示す配線の寄生抵抗は小さくなる。従って信号ＤＰ１のＬレベル遷移期間は長くなり、Ｈレベル遷移期間は短くなるため、外部ドライバＤＲ１のトランジスタＰＴＰ１のオン遷移期間を長くでき、オフ遷移期間を短くできる。これにより、オーバシュート雑音の低減と貫通電流の低減を両立できる。

また図７ではＢ１、Ｂ２に示すように、プリドライバＰＲ１、ＰＲ２の低電位側電源線ＶＳＬ１や高電位側電源線ＶＤＬ１は、集積回路装置の他の回路の低電位側電源線や高電位側電源線と分離されて配線される。即ちＢ１、Ｂ２に示すポイントにおいてお互いの電源線が切断されて接続されないようになる。このようにすれば、外部ドライバＤＲ１の大きな寄生容量を充放電するために大きな電流が流れるプリドライバＰＲ１、ＰＲ２で発生するスイッチングノイズ（電源ノイズ）が、他の回路に悪影響を及ぼしたり、逆に他の回路のスイッチングノイズがプリドライバＰＲ１、ＰＲ２の動作に悪影響を及ぼす事態を防止できる。

また図７では、電源パッドＰＶＳＳ１、出力パッドＰＤＮ１、ＰＤＰ１、電源パッドＰＶＤＤ１と、プリドライバＰＲ１、ＰＲ２との間に、プリドライバ用の複数の静電気保護素子が配置される静電気保護領域ＥＳＤＲ１が設けられる。なお静電気保護素子としては例えばダイオードやサイリスタなどを用いることができ、例えば静電気保護素子はパッド毎に設けることができる。

そして低電位側の電源パッドＰＶＳＳ１に接続されると共にプリドライバ用の静電気保護素子に低電位側電源ＶＳＳ１を供給するための静電気用の低電位側電源線ＶＳＬＥＳ１が、静電気保護領域ＥＳＤＲ１においてＤ１方向に沿って配線される。また高電位側電源パッドＰＶＤＤ１に接続されると共にプリドライバ用の静電気保護素子に高電位側電源ＶＤＤ１を供給するための静電気用の高電位側電源線ＶＤＬＥＳ１が、静電気保護領域ＥＳＤＲ１においてＤ１方向に沿って配線される。

そして図７のＢ３、Ｂ４に示すように、これらの静電気用の低電位側電源線ＶＳＬＥＳ１及び高電位側電源線ＶＤＬＥＳ１が、他の回路の静電気保護素子用の低電位側電源線及び高電位側電源線と分離されて配線される。即ちＢ３、Ｂ４に示すポイントにおいてお互いの電源線が切断されて接続されないようになる。

このようにすれば、プリドライバＰＲ１、ＰＲ２で発生するスイッチングノイズが、電源線ＶＳＬＥＳ１、ＶＤＬＥＳ１を介して他の回路に伝わって悪影響を及ぼしたり、他の回路のスイッチングノイズがプリドライバＰＲ１、ＰＲ２の動作に悪影響を及ぼす事態を防止できる。

６．ゲート制御回路
図７のＮ型トランジスタＴＮ１は図８に示すような並列接続された複数のユニットトランジスタＴＮＵ１〜ＴＮＵ５で構成でき、Ｐ型トランジスタＴＰ１は並列接続された複数のユニットトランジスタＴＰＵ１〜ＴＰＵ５により構成できる。Ｎ型トランジスタＴＮ２、Ｐ型トランジスタＴＰ２も同様である。

これらのユニットトランジスタＴＮＵ１〜ＴＮＵ５、ＴＰＵ１〜ＴＰＵ５は図６（Ｂ）に示すように、そのゲート方向がＤ２方向に沿ったトランジスタになっている。そしてユニットトランジスタＴＮＵ１〜ＴＮＵ５のソースには電源ＶＳＳ１が供給され、ユニットトランジスタＴＰＵ１〜ＴＰＵ５のソースには電源ＶＤＤ１が供給される。またユニットトランジスタＴＮＵ１〜ＴＮＵ５のドレイン及びユニットトランジスタＴＰＵ１〜ＴＰＵ５のドレインは、信号ＤＮ１の出力ノードＮＧ１に共通接続される。

Ｎ型用ゲート制御回路１００はゲート制御信号ＧＮ１〜ＧＮ５を生成して出力する。具体的には、その各々が、Ｎ型トランジスタＴＮ１を構成する複数のユニットトランジスタＴＮＵ１〜ＴＮＵ５のゲートの各々に入力されるゲート制御信号ＧＮ１〜ＧＮ５を出力する。

そしてＮ型用ゲート制御回路１００は、Ｎ型トランジスタＴＮ１をオンにする場合には、ＴＮ１を構成する複数のユニットトランジスタＴＮＵ１〜ＴＮＵ５の各々を異なるタイミングでオンにするゲート制御信号ＧＮ１〜ＧＮ５を出力する。具体的には、例えばＧＮ５、ＧＮ４、ＧＮ３、ＧＮ２、ＧＮ１の順でゲート制御信号をＬレベルからＨレベルに変化させ、ＴＮＵ５、ＴＮＵ４、ＴＮＵ３、ＴＮＵ２、ＴＮＵ１の順でユニットトランジスタをオンにする。

一方、Ｎ型用ゲート制御回路１００は、Ｎ型トランジスタＴＮ１をオフにする場合には、ＴＮ１を構成する複数のユニットトランジスタＴＮＵ１〜ＴＮＵ５を同じタイミング（ほぼ同じタイミングである場合を含む）でオフにするゲート制御信号ＧＮ１〜ＧＮ５を出力する。具体的には、ゲート制御信号ＧＮ１〜ＧＮ５を同じタイミングでＨレベルからＬレベルに変化させ、ユニットトランジスタＴＮＵ１〜ＴＮＵ５を同じタイミングでオフにする。

Ｐ型用ゲート制御回路１０２はゲート制御信号ＧＰ１〜ＧＰ５を生成して出力する。具体的には、その各々が、Ｐ型トランジスタＴＰ１を構成する複数のユニットトランジスタＴＰＵ１〜ＴＰＵ５のゲートの各々に入力されるゲート制御信号ＧＰ１〜ＧＰ５を出力する。

そしてＰ型用ゲート制御回路１０２は、Ｐ型トランジスタＴＰ１をオンにする場合には、ＴＰ１を構成する複数のユニットトランジスタＴＰＵ１〜ＴＰＵ５の各々を異なるタイミングでオンにするゲート制御信号ＧＰ１〜ＧＰ５を出力する。具体的には、例えばＧＰ５、ＧＰ４、ＧＰ３、ＧＰ２、ＧＰ１の順でゲート制御信号をＨレベルからＬレベルに変化させ、ＴＰＵ５、ＴＰＵ４、ＴＰＵ３、ＴＰＵ２、ＴＰＵ１の順でユニットトランジスタをオンにする。

一方、Ｐ型用ゲート制御回路１０２は、Ｐ型トランジスタＴＰ１をオフにする場合には、ＴＰ１を構成する複数のユニットトランジスタＴＰＵ１〜ＴＰＵ５を同じタイミング（ほぼ同じタイミング）でオフにするゲート制御信号ＧＰ１〜ＧＰ５を出力する。具体的には、ゲート制御信号ＧＰ１〜ＧＰ５を同じタイミングでＬレベルからＨレベルに変化させ、ユニットトランジスタＴＰＵ１〜ＴＰＵ５を同じタイミングでオフにする。

なお後述する図１０に示すように、Ｎ型トランジスタＴＮ２、Ｐ型トランジスタＴＰ２も、図８と同様の並列接続された複数のユニットトランジスタＴＮＵ６〜ＴＮＵ１０、ＴＰＵ６〜ＴＰＵ１０により構成される。そして、Ｎ型トランジスタＴＮ２を構成する複数のユニットトランジスタＴＮＵ６〜ＴＮＵ１０に対して複数のゲート制御信号を出力する第２のＮ型用のゲート制御回路１０４や、Ｐ型トランジスタＴＰ２を構成する複数のユニットトランジスタＴＰＵ６〜ＴＰＵ１０に対して複数のゲート制御信号を出力する第２のＰ型用のゲート制御回路１０６が、集積回路装置に設けられる。これらの第２のＮ型用、Ｐ型用のゲート制御回路１０４、１０６は、図８の第１のＮ型用、Ｐ型用のゲート制御回路１００、１０２と同様の構成で同様に動作をする。

図９に、ゲート制御回路１００、１０２（１０４、１０６）の具体的な構成例を示す。Ｎ型用のゲート制御回路１００は、ＮＡＮＤ回路ＮＡＮ１〜ＮＡＮ４や、インバータ回路ＩＮ１１〜ＩＮ１６を含む。ＮＡＮＤ回路ＮＡＮ１〜ＮＡＮ４の第１の入力端子や、インバータ回路ＩＮ１６には、Ｎ型のユニットトランジスタＴＮＵ１〜ＴＮＵ５のオン・オフを制御するための信号ＮＧＡＴＥが入力される。ＮＡＮＤ回路ＮＡＮ１〜ＮＡＮ４の第２の入力端子には、前段のインバータ回路ＩＮ１２〜ＩＮ１５の出力が入力される。ＮＡＮＤ回路ＮＡＮ１〜ＮＡＮ４の出力はインバータ回路ＩＮ１１〜ＩＮ１４に入力され、インバータ回路ＩＮ１６の出力はＩＮ１５に入力される。そして、インバータ回路ＩＮ１１〜ＩＮ１５の出力がゲート制御信号ＧＮ１〜ＧＮ５になる。

Ｐ型用のゲート制御回路１０２は、ＮＯＲ回路ＮＲ１〜ＮＲ４や、インバータ回路ＩＮ２１〜ＩＮ２６を含む。ＮＯＲ回路ＮＲ１〜ＮＲ４の第１の入力端子や、インバータ回路ＩＮ２６には、Ｐ型のユニットトランジスタＴＰＵ１〜ＴＰＵ５のオン・オフを制御するための信号ＰＧＡＴＥが入力される。ＮＯＲ回路ＮＲ１〜ＮＲ４の第２の入力端子には、前段のインバータ回路ＩＮ２２〜ＩＮ２５の出力が入力される。ＮＯＲ回路ＮＲ１〜ＮＲ４の出力はインバータ回路ＩＮ２１〜ＩＮ２４に入力され、インバータ回路ＩＮ２６の出力はＩＮ２５に入力される。そして、インバータ回路ＩＮ２１〜ＩＮ２５の出力がゲート制御信号ＧＰ１〜ＧＰ５になる。

なおゲート制御回路の構成は図９に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えばインバータ回路ＩＮ１１〜ＩＮ１５、ＩＮ２１〜ＩＮ２５の後段に、素子遅延時間を長くするための複数段（例えば２段）のインバータ回路を更に設けてもよい。

図９では、信号ＮＧＡＴＥがＬレベルからＨレベルに変化すると、インバータ回路ＩＮ１６、ＩＮ１５の素子遅延時間経過後に、信号ＧＮ５がＬレベルからＨレベルに変化する。するとＮＡＮＤ回路ＮＡＮ４の第１、第２の入力端子が共にＨレベルになるため、ＮＡＮ４、ＩＮ１４の素子遅延時間の経過後に、信号ＧＮ４がＬレベルからＨレベルに変化する。これによりＮＡＮＤ回路ＮＡＮ３の第１、第２の入力端子が共にＨレベルになるため、ＮＡＮ３、ＩＮ１３の素子遅延時間の経過後に、信号ＧＮ３がＬレベルからＨレベルに変化する。このようにして図９では、信号ＮＧＡＴＥがＬレベルからＨレベルに変化すると、ＧＮ５、ＧＮ４、ＧＮ３、ＧＮ２、ＧＮ１の順でゲート制御信号がＬレベルからＨレベルに変化する。これによりＴＮＵ５、ＴＮＵ４、ＴＮＵ３、ＴＮＵ２、ＴＮＵ１の順でユニットトランジスタがオンになる。

一方、信号ＮＧＡＴＥがＨレベルからＬレベルに変化すると、信号ＧＮ１〜ＧＮ５は同じタイミング（ほぼ同じタイミング）で、ＨレベルからＬレベルに変化する。これによりユニットトランジスタＴＮＵ１〜ＴＮＵ５は同じタイミングでオフになる。即ち信号ＮＧＡＴＥがＨレベルからＬレベルに変化すると、素子遅延時間経過後に直ぐにユニットトランジスタＴＮＵ１〜ＴＮＵ５がオフになる。

また図９では、信号ＰＧＡＴＥがＨレベルからＬレベルに変化すると、インバータ回路ＩＮ２６、ＩＮ２５の素子遅延時間経過後に、信号ＧＰ５がＨレベルからＬレベルに変化する。するとＮＯＲ回路ＮＲ４の第１、第２の入力端子が共にＬレベルになるため、ＮＲ４、ＩＮ２４の素子遅延時間の経過後に、信号ＧＰ４がＨレベルからＬレベルに変化する。これによりＮＯＲ回路ＮＲ３の第１、第２の入力端子が共にＬレベルになるため、ＮＲ３、ＩＮ２３の素子遅延時間の経過後に、信号ＧＰ３がＨレベルからＬレベルに変化する。このようにして図９では、信号ＰＧＡＴＥがＨレベルからＬレベルに変化すると、ＧＰ５、ＧＰ４、ＧＰ３、ＧＰ２、ＧＰ１の順でゲート制御信号がＨレベルからＬレベルに変化する。これによりＴＰＵ５、ＴＰＵ４、ＴＰＵ３、ＴＰＵ２、ＴＰＵ１の順でユニットトランジスタがオンになる。

一方、信号ＰＧＡＴＥがＬレベルからＨレベルに変化すると、信号ＧＰ１〜ＧＰ５は同じタイミング（ほぼ同じタイミング）で、ＬレベルからＨレベルに変化する。これによりユニットトランジスタＴＰＵ１〜ＴＰＵ５も同じタイミングでオフになる。即ち信号ＰＧＡＴＥがＬレベルからＨレベルに変化すると、素子遅延時間経過後に直ぐにユニットトランジスタＴＰＵ１〜ＴＰＵ５がオフになる。

このように図９では、トランジスタＴＰ１、ＴＮ１がオンになるときには、そのユニットトランジスタＴＰＵ１〜ＴＰＵ５、ＴＮＵ１〜ＴＮＵ５はタイミングをずらしてオンになる。これにより、トランジスタＴＰ１、ＴＮ１がオンになるときに発生するオーバシュートノイズ（スイッチングノイズ）を低減できる。

一方、図９では、トランジスタＴＰ１、ＴＮ１がオフになるときには、そのユニットトランジスタＴＰＵ１〜ＴＰＵ５、ＴＮＵ１〜ＴＮＵ５は同じタイミングでオフになる。これにより、ＴＰＵ１〜ＴＰＵ５、ＴＮＵ１〜ＴＮＵ５の一方側のオン期間と他方側のオン期間とを互いにノンオーバラップにすることができ、貫通電流の発生を防止できる。

またユニットトランジスタのオンタイミングをずらすと、全てのユニットトランジスタがオンになるまでに時間を要してしまい、駆動周波数が高くなった場合に、時間的な余裕が少なくなってしまう。この点、ユニットトランジスタのオンタイミングをずらす一方で、ユニットトランジスタのオフタイミングを同時タイミングにすれば、駆動周波数が高くなった場合の時間的余裕を増すことができる。

図１０にプリドライバＰＲ１、ＰＲ２の詳細なレイアウト例を示す。図１０では第１のＮ型トランジスタＴＮ１及び第１のＰ型トランジスタＴＰ１を構成するユニットトランジスタＴＮＵ１〜ＴＮＵ５、ＴＰＵ１〜ＴＰＵ５のＤ２方向側に、第１のＮ型用ゲート制御回路１００が配置され、Ｄ４方向側に第１のＰ型用ゲート制御回路１０２が配置される。なお図１０ではＤ２方向に沿ってＴＰ１（ＴＰＵ１〜ＴＰＵ５）、ＴＮ１（ＴＮＵ１〜ＴＮＵ５）の順にトランジスタを配置しているが、Ｄ２方向に沿ってＴＮ１、ＴＰ１の順にトランジスタを配置してもよい。この場合には、ＴＮ１、ＴＰ１のＤ２方向側に第１のＰ型用ゲート制御回路１０２を配置し、Ｄ４方向側に第１のＮ型用ゲート制御回路１００を配置すればよい。

また図１０では第２のＮ型トランジスタＴＮ２及び第２のＰ型トランジスタＴＰ２を構成するユニットトランジスタＴＮＵ６〜ＴＮＵ１０、ＴＰＵ６〜ＴＰＵ１０のＤ２方向側に、第２のＮ型用ゲート制御回路１０４が配置され、Ｄ４方向側に第２のＰ型用ゲート制御回路１０６が配置される。

図１０のように配置すれば、ゲート制御回路１００、１０２、１０４、１０６からのゲート制御信号線を、ユニットトランジスタＴＮＵ１〜ＴＮＵ５、ＴＰＵ１〜ＴＰＵ５、ＴＮＵ６〜ＴＮＵ１０、ＴＰＵ６〜ＴＰＵ１０に対してショートパスで配線できる。従ってゲート制御回路とユニットトランジスタとの間の配線領域を最小限に抑えることができ、レイアウト面積を小さくできる。またゲート制御信号線の寄生抵抗、寄生容量を最小限に抑えることができ、図８、図９で説明したトランジスタのオン・オフ制御を最適化できる。

また図１０では、ＰＶＳＳ１、ＰＤＮ１、ＰＤＰ１、ＰＶＤＤ１のパッドとして、アルミ層等で電気的に接続された複数（３個）のパッドが使用されている。そして各パッドのＤ１方向での配列ピッチと、ユニットトランジスタのＤ１方向での配列ピッチが同じ（ほぼ同じ）に設定されている。また静電気保護素子（ＥＳＤ１〜ＥＳＤ１２）の配列ピッチも同じに設定されている。

このようにすれば、簡単なレイアウト変更で、外部ドライバの各パワーＭＯＳトランジスタを駆動するユニットトランジスタの個数を、パワーＭＯＳトランジスタのサイズに応じた個数に設定できる。例えば小さなサイズのパワーＭＯＳトランジスタ（広義には外部デバイス）を駆動する場合には、Ｄ１方向に配列するユニットトランジスタの個数を減らし、大きなサイズのパワーＭＯＳトランジスタを駆動する場合には、Ｄ１方向に配列するユニットトランジスタの個数を増やせばよい。この場合に図１０では、パッドの配列ピッチとユニットトランジスタの配列ピッチが揃っているため、パッド及びユニットトランジスタ（更に静電気保護素子）からなるユニットのＤ１方向での配列個数を増減するだけで、様々なサイズのパワーＭＯＳトランジスタの駆動に対応することができる。これにより、レイアウト設計の効率化や設計期間の短縮化を図れる。

７．プリドライバの配置
後述する無接点電力伝送システムでは、図１１に示すように１次コイルＬ１とコンデンサＣ１により共振回路（直列共振回路）が構成される。このため、１次コイルＬ１の一端を駆動するための外部ドライバＤＲ１（第１の送電ドライバ）と、Ｌ１の他端を駆動するための外部ドライバＤＲ２（第２の送電ドライバ）が必要になる。具体的には、外部ドライバＤＲ１の出力と１次コイルＬ１の一端との間にコンデンサＣ１が設けられ、外部ドライバＤＲ２の出力と１次コイルＬ１の他端が接続される。なお、共振回路の構成は図１１に限定されず、例えば１次コイルＬ１の両端に共振コンデンサを設けてもよい。

図１１において、プリドライバＰＲ１は外部ドライバＤＲ１のトランジスタＰＴＮ１を駆動し、プリドライバＰＲ２はトランジスタＰＴＰ１を駆動する。一方、プリドライバＰＲ３は外部ドライバＤＲ２のトランジスタＰＴＮ２を駆動し、プリドライバＰＲ４はトランジスタＰＴＰ２を駆動する。

図１２にプリドライバＰＲ１〜ＰＲ４の配置構成例を示す。図１２では、プリドライバＰＲ１、ＰＲ２は、集積回路装置の第１の辺ＳＤ１に沿って配置される。一方、プリドライバＰＲ３、ＰＲ４は、集積回路装置の第２の辺ＳＤ２に沿って配置される。

図１２の配置によれば、プリドライバＰＲ１、ＰＲ２やＰＲ３、ＰＲ４と、他の回路との間の電源分離が容易になる。即ち図１２のＤ１やＤ２に示す領域においてだけ、電源分離を考慮したレイアウトを行えばよく、Ｄ３に示すコーナー領域ではこのような電源分離について考慮しなくても済むため、レイアウト効率を向上できる。例えばＤ１に示す領域で電源分離を行った場合に、Ｄ３に示す領域に他の回路が配置されると、Ｄ３の領域に配置される他の回路に対して電源線を配線する必要が生じ、レイアウト効率が悪化する。またプリドライバで発生したノイズが、この他の回路に対して悪影響を及ぼすおそれもある。

これに対して図１２では、Ｄ３のコーナー領域での辺ＳＤ１に沿ってプリドライバＰＲ１、ＰＲ２が配置され、Ｄ３のコーナー領域での辺ＳＤ２に沿ってプリドライバＰＲ３、ＰＲ４が配置される。従って、電源配線等に関するレイアウト効率を向上でき、チップ面積を縮小できる。またプリドライバＰＲ１〜ＰＲ４をコーナー領域に集めて配置することで、ノイズが他の回路に及ぶ悪影響を最小限に抑えることができる。

また図１２では、プリドライバＰＲ１、ＰＲ２のＤ２方向側であって、プリドライバＰＲ３、ＰＲ４のＤ１方向側に、プリドライバＰＲ１〜ＰＲ４を制御するための制御ロジック回路１１０が配置される。この制御ロジック回路１１０は例えば図９の信号ＮＧＡＴＥ、ＰＧＡＴＥ等を生成して、プリドライバＰＲ１〜ＰＲ４を制御する。

このような配置にすれば、制御ロジック回路１１０と、プリドライバＰＲ１〜ＰＲ４との間の信号線をショートパスで配線できるため、レイアウト効率を向上できる。またスイッチングノイズの発生源となるプリドライバＰＲ１〜ＰＲ４及び制御ロジック回路１１０を、他の回路とは離れた場所に集中的に配置できるため、ノイズの悪影響を最小限に抑えることができる。なお図１２では、プリドライバＰＲ１〜ＰＲ４の電源線は、制御ロジック回路の電源線とも電気的に分離されており、双方に発生するノイズが相互に悪影響を及ぼす事態を防止している。

８．電子機器
図１３（Ａ）に本実施形態の集積回路装置が用いられる電子機器の例を示す。これらの電子機器では無接点の電力伝送が可能になっている。

電子機器の１つである充電器５００（クレードル）は送電装置１０を有する。また電子機器の１つである携帯電話機５１０は受電装置４０を有する。また携帯電話機５１０は、ＬＣＤなどの表示部５１２、ボタン等で構成される操作部５１４、マイク５１６（音入力部）、スピーカ５１８（音出力部）、アンテナ５２０を有する。

充電器５００にはＡＣアダプタ５０２を介して電力が供給され、この電力が、無接点電力伝送により送電装置１０から受電装置４０に送電される。これにより、携帯電話機５１０のバッテリを充電したり、携帯電話機５１０内のデバイスを動作させることができる。

なお本実施形態が適用される電子機器は携帯電話機５１０に限定されない。例えば腕時計、コードレス電話器、シェーバー、電動歯ブラシ、リストコンピュータ、ハンディターミナル、携帯情報端末、或いは電動自転車などの種々の電子機器に適用できる。

図１３（Ｂ）に模式的に示すように、送電装置１０から受電装置４０への電力伝送は、送電装置１０側に設けられた１次コイルＬ１（送電コイル）と、受電装置４０側に設けられた２次コイルＬ２（受電コイル）を電磁的に結合させて電力伝送トランスを形成することで実現される。これにより非接触での電力伝送が可能になる。

９．送電装置、受電装置
図１４に送電装置１０、受電装置４０の構成例を示す。図１３（Ａ）の充電器５００などの送電側の電子機器は、少なくとも図１４の送電装置１０を含む。また携帯電話機５１０などの受電側の電子機器は、少なくとも受電装置４０と負荷９０（本負荷）を含む。そして図１４の構成により、１次コイルＬ１と２次コイルＬ２を電磁的に結合させて送電装置１０から受電装置４０に対して電力を伝送し、受電装置４０の電圧出力ノードＮＢ７から負荷９０に対して電力（電圧ＶＯＵＴ）を供給する無接点電力伝送（非接触電力伝送）システムが実現される。

送電装置１０（送電モジュール、１次モジュール）は、１次コイルＬ１、送電部１２、電圧検出回路１４、表示部１６、送電制御装置２０を含むことができる。なお送電装置１０や送電制御装置２０は図１４の構成に限定されず、その構成要素の一部（例えば表示部、電圧検出回路）を省略したり、他の構成要素を追加したり、接続関係を変更するなどの種々の変形実施が可能である。

送電部１２は、電力伝送時には所定周波数の交流電圧を生成し、データ転送時にはデータに応じて周波数が異なる交流電圧を生成して、１次コイルＬ１に供給する。具体的には図１５（Ａ）に示すように、例えばデータ「１」を受電装置４０に対して送信する場合には、周波数ｆ１の交流電圧を生成し、データ「０」を送信する場合には、周波数ｆ２の交流電圧を生成する。

この送電部１２は、図１１で説明したように、１次コイルＬ１の一端を駆動する第１の送電ドライバＤＲ１（第１の外部ドライバ）と、１次コイルＬ１の他端を駆動する第２の送電ドライバＤＲ２（第２の外部ドライバ）と、１次コイルＬ１と共に共振回路を構成するコンデンサＣ１等を含むことができる。そして送電部１２が含む第１、第２の送電ドライバＤＲ１、ＤＲ２の各々は、例えばパワーＭＯＳトランジスタにより構成されるインバータ回路（バッファ回路）であり、送電制御装置２０のドライバ制御回路２６により制御される。

１次コイルＬ１（送電側コイル）は、２次コイルＬ２（受電側コイル）と電磁結合して電力伝送用トランスを形成する。例えば電力伝送が必要なときには、図１３（Ａ）、図１３（Ｂ）に示すように、充電器５００の上に携帯電話機５１０を置き、１次コイルＬ１の磁束が２次コイルＬ２を通るような状態にする。一方、電力伝送が不要なときには、充電器５００と携帯電話機５１０を物理的に離して、１次コイルＬ１の磁束が２次コイルＬ２を通らないような状態にする。

電圧検出回路１４は１次コイルＬ１の誘起電圧を検出する回路であり、例えば抵抗ＲＡ１、ＲＡ２や、ＲＡ１とＲＡ２の接続ノードＮＡ３とＧＮＤ（広義には低電位側電源）との間に設けられるダイオードＤＡ１を含む。

この電圧検出回路１４は、１次コイルＬ１のコイル端電圧信号の半波整流回路として機能する。そして、１次コイルＬ１のコイル端電圧を抵抗ＲＡ１、ＲＡ２で分圧することで得られた信号ＰＨＩＮ（誘起電圧信号、半波整流信号）が、送電制御装置２０の波形検出回路２８（振幅検出回路、パルス幅検出回路）に入力される。即ち抵抗ＲＡ１、ＲＡ２は電圧分割回路（抵抗分割回路）を構成し、その電圧分割ノードＮＡ３から信号ＰＨＩＮが出力される。

表示部１６は、無接点電力伝送システムの各種状態（電力伝送中、ＩＤ認証等）を、色や画像などを用いて表示するものであり、例えばＬＥＤやＬＣＤなどにより実現される。

送電制御装置２０は、送電装置１０の各種制御を行う装置であり、例えば本実施形態の集積回路装置（ＩＣ）により実現できる。この送電制御装置２０は、制御回路２２（送電側）、発振回路２４、ドライバ制御回路２６、波形検出回路２８、デジタル電源調整回路３０、アナログ電源調整回路３２、温度検出回路３８、リセット回路３９を含むことができる。

制御回路２２（制御部）は送電装置１０や送電制御装置２０の制御を行うものであり、例えばゲートアレイやマイクロコンピュータなどにより実現できる。具体的には制御回路２２は、電力伝送、負荷検出、周波数変調、異物検出、或いは着脱検出などに必要な各種のシーケンス制御や判定処理を行う。

発振回路２４は例えば水晶発振回路により構成され、１次側のクロックを生成する。ドライバ制御回路２６は、発振回路２４で生成されたクロックや制御回路２２からの周波数設定信号などに基づいて、所望の周波数の制御信号を生成し、送電部１２の第１、第２の送電ドライバＤＲ１、ＤＲ２に出力して、ＤＲ１、ＤＲ２を制御する。

波形検出回路２８は、１次コイルＬ１の一端の誘起電圧に相当する信号ＰＨＩＮの波形をモニタし、２次側（受電装置側）の負荷変動を検出する。これにより、データ（負荷）検出、異物（金属）検出、着脱（取り外し）検出等が可能になる。具体的には波形検出回路２８（振幅検出回路）は、１次コイルＬ１の一端の誘起電圧に相当する誘起電圧信号ＰＨＩＮの振幅情報（ピーク電圧、振幅電圧、実効電圧）を検出する。

例えば受電装置４０の負荷変調部４６が、送電装置１０に対してデータを送信するための負荷変調を行うと、１次コイルＬ１の誘起電圧の信号波形が図１５（Ｂ）のように変化する。具体的には、データ「０」を送信するために負荷変調部４６が負荷を低くすると、信号波形の振幅（ピーク電圧）が小さくなり、データ「１」を送信するために負荷を高くすると、信号波形の振幅が大きくなる。従って、波形検出回路２８は、誘起電圧の信号波形のピークホールド処理などを行って、ピーク電圧がしきい値電圧を超えたか否かを判断することで、受電装置４０からのデータが「０」なのか「１」なのかを判断できる。

なお波形検出回路２８による負荷変動の検出手法は図１５（Ａ）、図１５（Ｂ）の手法に限定されず、受電側の負荷が高くなったか低くなったかを、ピーク電圧以外の物理量を用いて判断してもよい。例えば波形検出回路２８（パルス幅検出回路）は、１次コイルＬ１の誘起電圧信号ＰＨＩＮのパルス幅情報（コイル端電圧波形が所与の設定電圧以上になるパルス幅期間）を検出してもよい。具体的には波形検出回路２８は、信号ＰＨＩＮの波形整形信号を生成する波形整形回路からの波形整形信号と、ドライバ制御回路２６に駆動クロックを供給する駆動クロック生成回路からの駆動クロックを受ける。そして波形整形信号のパルス幅情報を検出することで、誘起電圧信号ＰＨＩＮのパルス幅情報を検出し、負荷変動を検出してもよい。

デジタル電源調整回路３０はデジタル電源の調整処理を行う。制御回路２２（論理セルを有する回路）は、デジタル電源調整回路３０により調整されたデジタル電源が供給されて動作する。アナログ電源調整回路３２はアナログ電源の調整処理を行う。送電制御装置２０が含むアナログ回路（コンパレータやオペアンプなどを有する回路）は、アナログ電源調整回路３２により調整されたアナログ電源が供給されて動作する。

温度検出回路３８は、図１１のコンデンサＣ１等の温度を検出して、コンデンサのｔａｎδの異常（不良）を検出する。制御回路２２は、コンデンサのｔａｎδの異常が検出された場合に、送電部１２の送電ドライバＤＲ１、ＤＲ２による送電を停止させる制御を行う。具体的には温度検出回路３８は、コンデンサ温度と周囲温度との温度差を求めることで、コンデンサのｔａｎδの異常を検出する。そして制御回路２２は、コンデンサ温度と周囲温度との温度差が所与の温度差を超えたと判断した場合に、１次側から２次側への送電を停止させる。或いはコンデンサ温度が所与の温度を超えた場合に、１次側から２次側への送電を停止させてもよい。

リセット回路３９は、リセット信号を生成して送電制御装置２０（集積回路装置）の各回路に出力して、いわゆるパワーオンリセットを実現する。

受電装置４０（受電モジュール、２次モジュール）は、２次コイルＬ２、受電部４２、負荷変調部４６、給電制御部４８、受電制御装置５０を含むことができる。なお受電装置４０や受電制御装置５０は図１４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したり、接続関係を変更するなどの種々の変形実施が可能である。

受電部４２は、２次コイルＬ２の交流の誘起電圧を直流電圧に変換する。この変換は受電部４２が有する整流回路４３により行われる。この整流回路４３は、ダイオードＤＢ１〜ＤＢ４を含む。ダイオードＤＢ１は、２次コイルＬ２の一端のノードＮＢ１と直流電圧ＶＤＣの生成ノードＮＢ３との間に設けられ、ＤＢ２は、ノードＮＢ３と２次コイルＬ２の他端のノードＮＢ２との間に設けられ、ＤＢ３は、ノードＮＢ２とＶＳＳのノードＮＢ４との間に設けられ、ＤＢ４は、ノードＮＢ４とＮＢ１との間に設けられる。

受電部４２の抵抗ＲＢ１、ＲＢ２はノードＮＢ１とＮＢ４との間に設けられる。そしてノードＮＢ１、ＮＢ４間の電圧を抵抗ＲＢ１、ＲＢ２により分圧することで得られた信号ＣＣＭＰＩが、受電制御装置５０の周波数検出回路６０に入力される。

受電部４２のコンデンサＣＢ１及び抵抗ＲＢ４、ＲＢ５は、直流電圧ＶＤＣのノードＮＢ３とＶＳＳのノードＮＢ４との間に設けられる。そしてノードＮＢ３、ＮＢ４間の電圧を抵抗ＲＢ４、ＲＢ５により分圧することで得られた信号ＡＤＩＮが、受電制御装置５０の位置検出回路５６に入力される。

負荷変調部４６は負荷変調処理を行う。具体的には受電装置４０から送電装置１０に所望のデータを送信する場合に、送信データに応じて負荷変調部４６（２次側）での負荷を可変に変化させて、図１５（Ｂ）に示すように１次コイルＬ１の誘起電圧の信号波形を変化させる。このために負荷変調部４６は、ノードＮＢ３、ＮＢ４の間に直列に設けられた抵抗ＲＢ３、トランジスタＴＢ３（Ｎ型のＣＭＯＳトランジスタ）を含む。このトランジスタＴＢ３は受電制御装置５０の制御回路５２からの信号Ｐ３Ｑによりオン・オフ制御される。そしてトランジスタＴＢ３をオン・オフ制御して負荷変調を行う際には、給電制御部４８のトランジスタＴＢ１、ＴＢ２はオフにされ、負荷９０が受電装置４０に電気的に接続されない状態になる。

例えば図１５（Ｂ）のように、データ「０」を送信するために２次側を低負荷（インピーダンス大）にする場合には、信号Ｐ３ＱがＬレベルになってトランジスタＴＢ３がオフになる。これにより負荷変調部４６の負荷はほぼ無限大（無負荷）になる。一方、データ「１」を送信するために２次側を高負荷（インピーダンス小）にする場合には、信号Ｐ３ＱがＨレベルになってトランジスタＴＢ３がオンになる。これにより負荷変調部４６の負荷は、抵抗ＲＢ３（高負荷）になる。

給電制御部４８は負荷９０への電力の給電を制御する。レギュレータ４９は、整流回路４３での変換で得られた直流電圧ＶＤＣの電圧レベルを調整して、電源電圧ＶＤ５（例えば５Ｖ）を生成する。受電制御装置５０は、例えばこの電源電圧ＶＤ５が供給されて動作する。

トランジスタＴＢ２（Ｐ型のＣＭＯＳトランジスタ）は、受電制御装置５０の制御回路５２からの信号Ｐ１Ｑにより制御される。具体的にはトランジスタＴＢ２は、ＩＤ認証が完了（確立）して通常の電力伝送を行う場合にはオンになり、負荷変調の場合等にはオフになる。

トランジスタＴＢ１（Ｐ型のＣＭＯＳトランジスタ）は、出力保証回路５４からの信号Ｐ４Ｑにより制御される。具体的には、ＩＤ認証が完了して通常の電力伝送を行う場合にはオンになる。一方、ＡＣアダプタの接続が検出されたり、電源電圧ＶＤ５が受電制御装置５０（制御回路５２）の動作下限電圧よりも小さい場合等に、オフになる。

受電制御装置５０は、受電装置４０の各種制御を行う装置であり、本実施形態の集積回路装置（ＩＣ）により実現できる。この受電制御装置５０は、２次コイルＬ２の誘起電圧から生成される電源電圧により動作することができる。また受電制御装置５０は、制御回路５２（受電側）、出力保証回路５４、位置検出回路５６、発振回路５８、周波数検出回路６０、満充電検出回路６２、デジタル電源調整回路７０、アナログ電源調整回路７２、リセット回路７４を含むことができる。

制御回路５２（制御部）は受電装置４０や受電制御装置５０の制御を行うものであり、例えばゲートアレイやマイクロコンピュータなどにより実現できる。具体的には制御回路５２は、ＩＤ認証、位置検出、周波数検出、負荷変調、或いは満充電検出などに必要な各種のシーケンス制御や判定処理を行う。

出力保証回路５４は、低電圧時（０Ｖ時）の受電装置４０の出力を保証する回路であり、電圧出力ノードＮＢ７から受電装置４０側への電流の逆流を防止する。

位置検出回路５６は、２次コイルＬ２の誘起電圧の波形に相当する信号ＡＤＩＮの波形を監視して、１次コイルＬ１と２次コイルＬ２の位置関係が適正であるかを判断する。具体的には信号ＡＤＩＮをコンパレータで２値に変換して、位置関係が適正であるか否かを判断する。

発振回路５８は、例えばＣＲ発振回路により構成され、２次側のクロックを生成する。周波数検出回路６０は、信号ＣＣＭＰＩの周波数（ｆ１、ｆ２）を検出して、図１５（Ａ）に示すように、送電装置１０からの送信データが「１」なのか「０」なのかを判断する。

満充電検出回路６２（充電検出回路）は、負荷９０のバッテリ９４（２次電池）が、満充電状態（充電状態）になったか否かを検出する回路である。

デジタル電源調整回路７０はデジタル電源の調整を行う回路であり、アナログ電源調整回路７２はアナログ電源の調整を行う回路である。リセット回路７４は、リセット信号を生成して、受電制御装置５０（集積回路装置）の各回路に出力し、いわゆるパワーオンリセットを実現する。

負荷９０は、バッテリ９４の充電制御等を行う充電制御装置９２を含む。この充電制御装置９２（充電制御ＩＣ）は集積回路装置などにより実現できる。なお、スマートバッテリのように、バッテリ９４自体に充電制御装置９２の機能を持たせてもよい。

１０．波形検出回路
図１６に、図１〜図４のアナログ回路に相当する波形検出回路２８の構成例を示す。この波形検出回路２８は、振幅検出回路２７とＡ／Ｄ変換回路２９を含む。

振幅検出回路２７は、オペアンプＯＰＡ１、ＯＰＡ２と、保持コンデンサＣＡ１と、リセット用のＮ型のトランジスタＴＡ１を含む。オペアンプＯＰＡ１は、その非反転入力端子に信号ＰＨＩＮが入力され、その反転入力端子にオペアンプＯＰＡ２の出力ノードＮＡ５が接続される。保持コンデンサＣＡ１、リセット用トランジスタＴＡ１は、オペアンプＯＰＡ１の出力ノードであるピーク電圧の保持ノードＮＡ４と、ＶＳＳ（低電位側電源）との間に設けられる。オペアンプＯＰＡ２は、その非反転入力端子に保持ノードＮＡ４が接続され、その反転入力端子にＯＰＡ２の出力ノードＮＡ５が接続され、ボルテージフォロワ接続のオペアンプを構成している。

図１６のオペアンプＯＰＡ１、ＯＰＡ２、保持コンデンサＣＡ１、リセット用トランジスタＴＡ１によりピークホールド回路（ピーク検出回路）が構成される。即ち電圧検出回路１４からの検出信号ＰＨＩＮのピーク電圧が保持ノードＮＡ４にホールドされ、このホールドされたピーク電圧の信号が、ボルテージフォロワ接続のオペアンプＯＰＡ２によりインピーダンス変換されてノードＮＡ５に出力される。

リセット用トランジスタＴＡ１はリセット期間においてがオンになり、保持ノードＮＡ４の電荷をＶＳＳ（ＧＮＤ）側に放電する。即ちオペアンプＯＰＡ１は、保持コンデンサＣＡ１に電荷を蓄積するだけであり、ＶＳＳ側に電荷を放電できないタイプのオペアンプになっている。このため、信号ＰＨＩＮのピーク電圧の上昇には追従できるが、ピーク電圧の下降には追従できない。またオペアンプＯＰＡ１の出力部に設けられる電荷蓄積用のＰ型のトランジスタにはリーク電流が存在するため、このＰ型トランジスタがオフである場合にも、長時間が経過すると、保持ノードＮＡ４の電圧が上昇してしまう。このため、保持ノードＮＡ４の電圧を定期的にリセットする必要もある。以上の理由により、図１６では保持ノードＮＡ４にリセット用のトランジスタＴＡ１が設けられている。

Ａ／Ｄ変換回路２９は、サンプルホールド回路１１０、コンパレータＣＰＡ１、逐次比較レジスタ１１２、Ｄ／Ａ変換回路１１４を含む。サンプルホールド回路１１０は信号ＰＨＱをサンプリングして、ホールドする。コンパレータＣＰＡ１は、Ｄ／Ａ変換回路１１４からのＤ／Ａ変換後のアナログ信号ＤＡＱとサンプルホールド回路１１０からのサンプルホールド信号ＳＨＱを比較する。逐次比較レジスタ１１２（逐次比較制御回路）は、コンパレータＣＰＡ１の出力信号ＣＱ１のデータを格納する。Ｄ／Ａ変換回路１１４は、逐次比較レジスタ１１２からの例えば８ビットのデジタルデータＳＡＱをＤ／Ａ変換して、アナログ信号ＤＡＱを出力する。

なおＡ／Ｄ変換回路２９は図１６の構成に限定されず、例えば異なった回路構成の逐次比較型Ａ／Ｄ変換回路であってもよいし、追従比較型、並列比較型、二重積分型などのＡ／Ｄ変換回路であってもよい。またＡ／Ｄ変換回路２９の代わりに、その第１の入力端子に信号ＰＨＱが入力され、その第２の入力端子に複数の異なる判定用基準電圧が入力される複数のコンパレータを設けてもよい。

１１．温度検出回路
図１７に温度検出回路３８（ｔａｎδ検出回路）の具体的な構成例を示す。図１７の温度検出回路３８は、基準測定用のトランジスタＴＲ０と、コンデンサ温度測定用のトランジスタＴＲ１と、周囲温度測定用のトランジスタＴＲ２を含む。また放電用のトランジスタＴＲ３や、検出回路ＢＵＦＲや、測定回路２００を含むことができる。なおトランジスタＴＲ０、ＴＲ１、ＴＲ２は例えばＣＭＯＳのＰ型トランジスタであり、トランジスタＴＲ３はＣＭＯＳのＮ型トランジスタである。

基準測定用のトランジスタＴＲ０は、基準コンデンサＣ０の一端のノードである発振ノードＮＲ１とＶＤＤ３（高電位側電源）との間に、基準抵抗Ｒ０と直列に設けられる。例えばトランジスタＴＲ０のソースにはＶＤＤ３が供給され、ドレインには、その一端が発振ノードＮＲ１に接続される基準抵抗Ｒ０の他端が接続される。またトランジスタＴＲ０のゲートには、測定回路２００からの制御信号ＳＣ０が入力される。なお基準コンデンサＣ０は、発振ノードＮＲ１とＶＳＳ（低電位側電源）との間に設けられる。

コンデンサ温度測定用のトランジスタＴＲ１は、発振ノードＮＲ１とＶＤＤ３との間に、コンデンサ温度測定用サーミスタＲＴ１と直列に設けられる。例えばトランジスタＴＲ１のソースにはＶＤＤ３が供給され、ドレインには、その一端が発振ノードＮＲ１に接続されるサーミスタＲＴ１の他端が接続される。またトランジスタＴＲ１のゲートには、測定回路２００からの制御信号ＳＣ１が入力される。

周囲温度測定用のトランジスタＴＲ２は、発振ノードＮＲ１とＶＤＤ３との間に、周囲温度測定用サーミスタＲＴ２と直列に設けられる。例えばトランジスタＴＲ２のソースにはＶＤＤ３が供給され、ドレインには、その一端が発振ノードＮＲ１に接続されるサーミスタＲＴ２の他端が接続される。またトランジスタＴＲ２のゲートには、測定回路２００からの制御信号ＳＣ２が入力される。

放電用のトランジスタＴＲ３は、発振ノードＮＲ１とＶＳＳ（ＧＮＤ）との間に設けられる。例えばトランジスタＴＲ３のソースにはＶＳＳが供給され、ドレインは発振ノードＮＲ１に接続される。またトランジスタＴＲ３のゲートには、測定回路２００からの制御信号ＳＣ３が入力される。

検出回路ＢＵＦＲは、発振ノードＮＲ１の電圧が所与のしきい値電圧を超えた場合に、検出パルスＤＰを出力する回路である。この検出回路ＢＵＦＲは、例えばシュミットトリガー型のインバータ回路などにより実現できる。

測定回路２００は、検出回路ＢＵＦＲからの検出パルスＤＰを受け、温度の測定処理を行う。また制御信号ＳＣ０〜ＳＣ３を生成して、トランジスタＴＲ０〜ＴＲ３のオン・オフを制御する。

図１８（Ａ）、図１８（Ｂ）に図１７の回路の動作を説明するための信号波形例を示す。まず図１８（Ａ）に示すように基準計測時間Ｔの測定を行う。具体的には測定回路２００は、基準計測時間Ｔの測定時に図１８（Ａ）に示すような制御信号ＳＣ０、ＳＣ３をトランジスタＴＲ０、ＴＲ３に出力する。そして制御信号ＳＣ０、ＳＣ３がＬレベルの期間では、トランジスタＴＲ０がオンになり、トランジスタＴＲ３がオフになる。従って、ＶＤＤ３からトランジスタＴＲ０及び基準抵抗Ｒ０を介して、発振ノードＮＲ１の基準コンデンサＣ０に電荷が蓄積される。これにより発振ノードＮＲ１の電圧が、Ｃ０×Ｒ０の時定数で決まる傾きで上昇する。なお本明細書では、Ｃ０、Ｒ０などのキャパシタや抵抗を表す記号を、容量値や抵抗値を表す記号としても併用する。

発振ノードＮＲ１の電圧がしきい値電圧ＶＴを超えると、バッファ回路ＢＵＦＲ（パルス発生回路）が検出パルスＤＰを発生する。これにより制御信号ＳＣ０、ＳＣ３がＨレベルになり、トランジスタＴＲ０がオフになり、トランジスタＴＲ３がオンになる。この結果、発振ノードＮＲ１の電圧が０Ｖに低下する。その後、制御信号ＳＣ０、ＳＣ３がＬレベルになり、再度、発振ノードＮＲ１の電圧がＣ０×Ｒ０の時定数で上昇する。

測定回路２００は、以上のようなＣＲ発振が繰り返されている間、バッファ回路ＢＵＦＲからの検出パルスＤＰの数をカウントする。そして、検出パルス数が例えば１０００回（Ｎ回）になると、基準計測時間Ｔの測定を終了する。これにより、基準計測時間はＴ＝１０００×Ｃ０×Ｒ０×ａと表されるようになる。なおａは任意の係数である。

次に、図１８（Ｂ）に示すようにコンデンサ温度の測定を行う。具体的には測定回路２００は、コンデンサ温度の測定時に図１８（Ｂ）に示すような制御信号ＳＣ１、ＳＣ３をトランジスタＴＲ１、ＴＲ３に出力する。そして制御信号ＳＣ１、ＳＣ３がＬレベルの期間では、トランジスタＴＲ１がオンになり、トランジスタＴＲ３がオフになるため、発振ノードＮＲ１の電圧が、Ｃ０×ＲＴ１の時定数で決まる傾きで上昇する。そして発振ノードＮＲ１の電圧がしきい値電圧ＶＴを超えると、検出パルスＤＰが発生し、これにより制御信号ＳＣ１、ＳＣ３がＨレベルになり、トランジスタＴＲ１がオフになり、トランジスタＴＲ３がオンになる。この結果、発振ノードＮＲ１の電圧が０Ｖに低下する。その後、制御信号ＳＣ１、ＳＣ３がＬレベルになり、再度、発振ノードＮＲ１の電圧がＣ０×ＲＴ１の時定数で上昇する。

測定回路２００は、図１８（Ａ）で計測された基準計測時間Ｔの間、検出パルス数をカウントする。そして基準計測時間Ｔ内でカウントされた検出パルス数を第１のカウント値ＣＭとして求める。従って、下記の式が成り立つことになる。

Ｔ＝ＣＭ×Ｃ０×ＲＴ１×ａ＝１０００×Ｃ０×Ｒ０×ａ （１）
ＲＴ１／Ｒ０＝１０００／ＣＭ （２）
次に測定回路２００は図１８（Ｂ）の手法で、制御信号ＳＣ２、ＳＣ３によりトランジスタＴＲ２、ＴＲ３をオン・オフ制御して、周囲温度の測定を行い、第２のカウント値ＣＭを得る。この場合に下記の式が成り立つことになる。

Ｔ＝ＣＭ×Ｃ０×ＲＴ２×ａ＝１０００×Ｃ０×Ｒ０×ａ （３）
ＲＴ２／Ｒ０＝１０００／ＣＭ （４）
図１７の回路によれば、図１８（Ａ）で説明したように基準計測時間Ｔが求められる。そして図１８（Ｂ）で説明したように、この基準計測時間Ｔ内での検出パルス数をカウントし、得られたカウント値ＣＭに基づいて、抵抗比情報（ＲＴ１／Ｒ０、ＲＴ２／Ｒ０）が求められる。そしてこの抵抗比情報に基づいてコンデンサ温度や周囲温度が特定される。

このようにすれば、例えば基準コンデンサＣ０の容量値が変動した場合にも、その変動が吸収されたカウント値ＣＭを得ることができ、より正確なコンデンサ温度や周囲温度を測定できる。

１２．送電制御装置、受電制御装置の集積回路装置のレイアウト
図１９に、図１４の送電制御装置２０を実現する集積回路装置の詳細なレイアウト例を示す。

図１９の制御ロジック回路１１０は、ＮＡＮＤ、ＮＯＲ、インバータ、Ｄフリップフロップなどの論理セルを有し、図１４の制御回路２２等を実現するロジック回路である。この制御ロジック回路１１０は、デジタル電源調整回路３０（シリーズレギュレータ）により調整されたデジタル電源（例えば３Ｖ）により動作する。なお図１４のドライバ制御回路２６は、図１９の制御ロジック回路１１０やプリドライバＰＲ１〜ＰＲ４などにより実現される。

アナログ回路１２０は、波形検出回路などの各種検出回路のコンパレータやオペアンプなどを有する回路である。このアナログ回路１２０は、アナログ電源調整回路３２（シリーズレギュレータ）により調整されたアナログ電源（例えば４．５Ｖ）により動作する。

図１９のＥ１には、デジタル電源を供給するためのデジタル電源線と、アナログ電源を供給するためのアナログ電源線とが少なくとも配線される電源配線領域が形成される。そして制御ロジック回路１１０のＤ１方向側に、デジタル電源調整回路３０、アナログ回路１２０、アナログ電源調整回路３２が配置される。具体的にはデジタル電源調整回路３０のＤ２方向側にアナログ回路１２０が配置され、アナログ回路１２０のＤ２方向側にアナログ電源調整回路３２が配置される。

そしてＥ１に示す電源配線領域は、制御ロジック回路１１０と、デジタル電源調整回路３０、アナログ回路１２０及びアナログ電源調整回路３２との間の領域に、Ｄ２方向に沿って形成される。即ちＤ２方向に沿って一直線に電源配線領域が形成される。

また図１９では、デジタル電源調整回路３０のＤ４方向側に、デジタル電源調整回路３０の調整対象となる電源ＶＤＤ５が入力される第１の電源パッドが配置される。またアナログ電源調整回路３２のＤ２方向側に、アナログ電源調整回路３２の調整対象となる電源ＶＤ５Ａが入力される第２の電源パッドが配置される。

また図１９では、プリドライバＰＲ１、ＰＲ２が集積回路装置の辺ＳＤ１に沿って配置され、プリドライバＰＲ３、ＰＲ４が辺ＳＤ２に沿って配置される。そして更にプリドライバＰＲ１〜ＰＲ４は、Ｅ１の電源配線領域のＤ３方向側のロジック回路領域に配置される。従って図１９のＥ２、Ｅ３に示すように、プリドライバＰＲ１、ＰＲ２用のＶＤＤ１、ＶＳＳ１の電源線や、プリドライバＰＲ３、ＰＲ４用のＶＤＤ２、ＶＳＳ２の電源線を、他の回路の電源線と容易に分離して配線できる。これにより、プリドライバＰＲ１〜ＰＲ４のスイッチングノイズが、他の回路に悪影響を及ぼすのを防止できる。

また温度検出回路３８は、Ｄ２方向に隣接配置されたデジタル電源調整回路３０からの電源ＶＤＤ３により動作する。従って、図１８（Ａ）、図１８（Ｂ）のＣＲ発振動作を安定化でき、温度検出の測定精度を向上できる。

また制御ロジック回路１１０は、チップ中央部付近に配置されるため、周辺回路からの配線の引き回しが容易になる。

また発振回路２４は、集積回路装置の左下部に配置され、クロック端子ＣＬＫＩ、ＣＬＫＯのパッドがＶＳＳの電源パッドに挟み込まれるため、ノイズが低減される。また発振回路２４は、制御ロジック回路１１０のＤ２方向側に隣接配置されるため、制御ロジック回路１１０への配線の引き回しを減らすことができる。

また５Ｖのロジック回路であり通常時に動作しないテスト回路が、集積回路装置の左下部に配置され、振幅検出回路２７が集積回路装置の中央下部に配置される。このような配置にすることで、ノイズ源となる発振回路２４やプリドライバと、アナログ回路１２０との間の距離を離すことができ、ノイズの悪影響を低減できる。

なおアナログ回路１２０の領域には、図１６の波形検出回路２８のＡ／Ｄ変換回路２９（或いは検出判定用の複数のコンパレータ）などが配置される。但し、波形検出回路２８の全ての回路をアナログ回路１２０の領域に配置してもよい。

集積回路装置の下辺ＳＤ３や、右辺ＳＤ４の下部では、ＶＤ５Ａ、ＶＳＳＡのアナログ電源線が配線され、右辺ＳＤ４の上部や、発振回路２４の配置領域では、ＶＤＤ５、ＶＳＳのデジタル電源線が配線される。一方、集積回路装置の左上部では、ＶＤＤ１、ＶＳＳ１、ＶＤＤ２、ＶＳＳ２のプリドライバ用の電源線が配線される。このように電源線を分離することで、プリドライバからのノイズの悪影響を低減できる。

図２０に、図１４の受電制御装置５０を実現する集積回路装置の詳細なレイアウト例を示す。

図２０のＦ１には、デジタル電源を供給するためのデジタル電源線と、アナログ電源を供給するためのアナログ電源線とが少なくとも配線される電源配線領域が形成される。そして制御ロジック回路１３０（図１４の制御回路５２等）のＤ１方向側に、デジタル電源調整回路７０、アナログ回路１４０、アナログ電源調整回路７２が配置される。具体的にはデジタル電源調整回路７０のＤ２方向側にアナログ回路１４０が配置され、アナログ回路１４０のＤ２方向側にアナログ電源調整回路７２が配置される。そしてアナログ回路１４０の領域には、図１４の位置検出回路５６、周波数検出回路６０、満充電検出回路６２を実現するためのコンパレータやオペアンプが配置される。

また図２０では、集積回路装置の中央部付近に制御ロジック回路１３０が配置されるため、周辺回路からの配線の引き回しが容易になる。また５Ｖのロジック回路であるテスト回路が集積回路装置の左下部に配置され、集積回路装置の左側にロジック回路が集約される。

また集積回路装置の左上部に発振回路５８を配置し、その近傍にＶＳＳ、ＶＤＤ３の電源線が配線される。そして制御ロジック回路１３０用及び発振回路５８用の電源ＶＤＤ３を出力するデジタル電源調整回路７０が、集積回路装置の右上部であって発振回路５８の近傍に配置される。これにより電源変動が抑えられて発振回路５８の動作安定化を図れる。

また集積回路装置の下辺ＳＤ３及び右辺ＳＤ４には、ＶＳＳＡのアナログ電源線が配線され、上辺ＳＤ１及び左辺ＳＤ２には、ＶＳＳのデジタル電源線が配線される。またＶＤＤ５、ＶＤ５Ａの電源線と、その他の電源線であるＶＤＤの電源線が分離され、ＶＤＤの電源線が集積回路装置のコア回路の周囲にリング状に配線される。このように電源分離することでノイズ低減を図れる。

また周辺部品の実装に合わせてＰ１Ｑ、Ｐ３Ｑ、Ｐ４Ｑ、ＰＢＱのパッドが配置されるため、周辺部品の実装を容易化できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（Ｐ型トランジスタ、Ｎ型トランジスタ、外部デバイス等）と共に記載された用語（Ｐ型パワーＭＯＳトランジスタ、Ｎ型パワーＭＯＳトランジスタ、外部ドライバ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また集積回路装置、プリドライバ、送電装置、送電制御装置、受電装置、受電制御装置の構成、配置、動作や、電源線の配線手法も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

本実施形態の集積回路装置の配置構成例。 第１の変形例の集積回路装置の配置構成例。 第２の変形例の集積回路装置の配置構成例。 第３の変形例の集積回路装置の配置構成例。 プリドライバの配置構成例。 図６（Ａ）、図６（Ｂ）は外部ドライバ、プリドライバ、ユニットトランジスタの説明図。 プリドライバの具体的な配置構成例。 ゲート制御回路の説明図。 ゲート制御回路の具体的な構成例。 プリドライバの詳細なレイアウト例。 外部ドライバである送電ドライバと共振回路の説明図。 プリドライバの具体的な配置構成例。 図１３（Ａ）、図１３（Ｂ）は無接点電力伝送の説明図。 送電装置、送電制御装置、受電装置、受電制御装置の構成例。 図１５（Ａ）、図１５（Ｂ）は周波数変調、負荷変調によるデータ転送の説明図。 波形検出回路の構成例。 温度検出回路の構成例。 図１８（Ａ）、図１８（Ｂ）は温度検出回路の動作を説明するための信号波形例。 送電制御装置を実現する集積回路装置のレイアウト例。 受電制御装置を実現する集積回路装置のレイアウト例。

符号の説明

ＤＲ１、ＤＲ２ 送電ドライバ（外部ドライバ）、ＰＲ１〜ＰＲ４ プリドライバ、
ＰＴＮ１、ＰＴＮ２ Ｎ型パワーＭＯＳトランジスタ、
ＰＴＰ１、ＰＴＰ２ Ｐ型パワーＭＯＳトランジスタ、
ＰＶＳＳ１、ＰＤＮ１、ＰＤＰ１、ＰＶＤＤ１ パッド、
ＰＶＳＳ２、ＰＤＮ２、ＰＤＰ２、ＰＶＤＤ２ パッド、
ＣＬ１〜ＣＬ４、ＣＬ５〜ＣＬ８ 接続線、ＶＳＬ１、ＶＳＬ２ 低電位側電源線、
ＶＤＬ１、ＶＤＬ２ 高電位側電源線、ＥＳＤＲ１、ＥＳＤＲ２ 静電気保護領域、
ＧＮ１〜ＧＮ５、ＧＰ１〜ＧＰ５ ゲート制御信号、
Ｌ１ １次コイル、Ｌ２ ２次コイル、
１０ 送電装置、１２ 送電部、１４ 電圧検出回路、１６ 表示部、
２０ 送電制御装置、２２ 制御回路（送電側）、２４ 発振回路、
２６ ドライバ制御回路、２８ 波形検出回路、３０ デジタル電源調整回路、
３２ アナログ電源調整回路、３８ 温度検出回路、３９ リセット回路、
４０ 受電装置、４２ 受電部、４３ 整流回路、４６ 負荷変調部、
４８ 給電制御部、５０ 受電制御装置、５２ 制御回路（受電側）、
５４ 出力保証回路、５６ 位置検出回路、５８ 発振回路、
６０ 周波数検出回路、６２ 満充電検出回路、７０ デジタル電源調整回路、
７２ アナログ電源調整回路、７４ リセット回路、９０ 負荷、
９２ 充電制御装置、９４ バッテリ、１００、１０４ Ｎ型用ゲート制御回路、
１０２、１０６ Ｐ型用ゲート制御回路、１１０ 制御ロジック回路、
１２０ アナログ回路、１３０ 制御ロジック回路、１４０ アナログ回路

Claims (14)

1. デジタル電源の調整を行うデジタル電源調整回路と、
   アナログ電源の調整を行うアナログ電源調整回路と、
   論理セルを有し、前記デジタル電源調整回路により調整されたデジタル電源が供給されて動作する制御ロジック回路と、
   コンパレータ及びオペアンプの少なくとも一方を有し、前記アナログ電源調整回路により調整されたアナログ電源が供給されて動作するアナログ回路と、
   前記デジタル電源調整回路により調整された前記デジタル電源を供給するためのデジタル電源線と、前記アナログ電源調整回路により調整された前記アナログ電源を供給するためのアナログ電源線とが少なくとも配線される電源配線領域とを含み、
   前記制御ロジック回路の第１の方向側に、前記デジタル電源調整回路、前記アナログ回路及び前記アナログ電源調整回路が配置され、
   前記電源配線領域は、前記第１の方向に直交する方向を第２の方向とした場合に、前記制御ロジック回路と、前記デジタル電源調整回路、前記アナログ回路及び前記アナログ電源調整回路との間の領域に、前記第２の方向に沿って形成されることを特徴とする集積回路装置。
2. 請求項１において、
   前記デジタル電源調整回路の前記第２の方向側に前記アナログ回路が配置され、前記アナログ回路の前記第２の方向側に前記アナログ電源調整回路が配置されることを特徴とする集積回路装置。
3. 請求項２において、
   前記第２の方向の反対方向を第４の方向とした場合に、前記デジタル電源調整回路の前記第４の方向側に、前記デジタル電源調整回路の調整対象となる電源が入力される第１の電源パッドが配置され、
   前記アナログ電源調整回路の前記第２の方向側に、前記アナログ電源調整回路の調整対象となる電源が入力される第２の電源パッドが配置されることを特徴とする集積回路装置。
4. 請求項２又は３において、
   リセット信号を生成して集積回路装置の各回路に出力するリセット回路を含み、
   前記リセット回路は、前記デジタル電源調整回路と前記アナログ回路の間に配置されることを特徴とする集積回路装置。
5. 請求項２乃至４のいずれかにおいて、
   前記デジタル電源調整回路により調整された前記デジタル電源が供給されて動作し、温度検出処理を行う温度検出回路を含み、
   前記温度検出回路は、前記デジタル電源調整回路と前記アナログ回路の間に配置されることを特徴とする集積回路装置。
6. 請求項５において、
   前記温度検出回路は、
   基準コンデンサの一端のノードである発振ノードと前記デジタル電源との間に、基準抵抗と直列に設けられる基準測定用トランジスタと、
   前記発振ノードと前記デジタル電源との間に、コンデンサ温度測定用サーミスタと直列に設けられるコンデンサ温度測定用トランジスタと、
   前記発振ノードと前記デジタル電源との間に、周囲温度測定用サーミスタと直列に設けられる周囲温度測定用トランジスタと、
   前記発振ノードにそのドレインが接続される放電用トランジスタと、
   前記発振ノードの電圧が所与のしきい値電圧を超えた場合に、検出パルスを出力する検出回路とを含むことを特徴とする集積回路装置。
7. 請求項１乃至６のいずれかにおいて、
   第１のＮ型パワーＭＯＳトランジスタ及び第１のＰ型パワーＭＯＳトランジスタにより構成される第１の外部ドライバの前記第１のＮ型パワーＭＯＳトランジスタを駆動する第１のプリドライバと、
   前記第１の外部ドライバの前記第１のＰ型パワーＭＯＳトランジスタを駆動する第２のプリドライバを含み、
   前記第１、第２のプリドライバは、前記第１の方向の反対方向を第３の方向とした場合に、前記電源配線領域の前記第３の方向側に配置されることを特徴とする集積回路装置。
8. 請求項７において、
   前記第１、第２のプリドライバの低電位側電源線及び高電位側電源線は、集積回路装置の他の回路の低電位側電源線及び高電位側電源線と分離されて配線されることを特徴とする集積回路装置。
9. 請求項７又は８において、
   前記第１のプリドライバの配置領域では、前記第１のプリドライバを構成する第１のＮ型トランジスタと第１のＰ型トランジスタとが配置され、
   前記第２のプリドライバの配置領域では、前記第２のプリドライバを構成する第２のＮ型トランジスタと第２のＰ型トランジスタとが配置され、
   前記第１のＮ型トランジスタ、前記第１のＰ型トランジスタ、前記第２のＮ型トランジスタ、前記第２のＰ型トランジスタの各々は、並列接続された複数のユニットトランジスタにより構成され、
   その各々が前記第１のＮ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第１のＮ型用ゲート制御回路と、
   その各々が前記第１のＰ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第１のＰ型用ゲート制御回路と、
   その各々が前記第２のＮ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第２のＮ型用ゲート制御回路と、
   その各々が前記第２のＰ型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第２のＰ型用ゲート制御回路とを
   含むことを特徴とする集積回路装置。
10. 請求項９において、
    前記第１のＮ型用ゲート制御回路は、
    前記第１のＮ型トランジスタをオンにする場合には、前記第１のＮ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第１のＮ型トランジスタをオフにする場合には、前記第１のＮ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、
    前記第１のＰ型用ゲート制御回路は、
    前記第１のＰ型トランジスタをオンにする場合には、前記第１のＰ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第１のＰ型トランジスタをオフにする場合には、前記第１のＰ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、
    前記第２のＮ型用ゲート制御回路は、
    前記第２のＮ型トランジスタをオンにする場合には、前記第２のＮ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第２のＮ型トランジスタをオフにする場合には、前記第２のＮ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、
    前記第２のＰ型用ゲート制御回路は、
    前記第２のＰ型トランジスタをオンにする場合には、前記第２のＰ型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第２のＰ型トランジスタをオフにする場合には、前記第２のＰ型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力することを特徴とする集積回路装置。
11. 請求項７乃至１０のいずれかにおいて、
    第２のＮ型パワーＭＯＳトランジスタ及び第２のＰ型パワーＭＯＳトランジスタにより構成される第２の外部ドライバの前記第２のＮ型パワーＭＯＳトランジスタを駆動する第３のプリドライバと、
    前記第２の外部ドライバの前記第２のＰ型パワーＭＯＳトランジスタを駆動する第４のプリドライバを含み、
    前記第１、第２のプリドライバは、集積回路装置の第１の辺に沿って配置され、
    前記第３、第４のプリドライバは、集積回路装置の前記第１の辺に交差する第２の辺に沿って配置され、
    前記アナログ回路は、前記第２の辺に対向する第４の辺に沿って配置されることを特徴とする集積回路装置。
12. 請求項１１において、
    前記第１、第２のプリドライバの前記第２の方向側であって、前記第３、第４のプリドライバの前記第１の方向側に、前記第１、第２、第３、第４のプリドライバを制御する前記制御ロジック回路が配置されることを特徴とする集積回路装置。
13. 請求項１１又は１２において、
    １次コイルと２次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送し、前記受電装置の負荷に対して電力を供給する無接点電力伝送システムの前記送電装置に設けられる集積回路装置であって、
    前記第１の外部ドライバは、前記１次コイルの一端を駆動するための第１の送電ドライバであり、
    前記第２の外部ドライバは、前記１次コイルの他端を駆動するための第２の送電ドライバであることを特徴とする集積回路装置。
14. 請求項１乃至１３のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。

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