JPH05259287A - 集積回路の電源配線布設方法 - Google Patents
集積回路の電源配線布設方法Info
- Publication number
- JPH05259287A JPH05259287A JP4051179A JP5117992A JPH05259287A JP H05259287 A JPH05259287 A JP H05259287A JP 4051179 A JP4051179 A JP 4051179A JP 5117992 A JP5117992 A JP 5117992A JP H05259287 A JPH05259287 A JP H05259287A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply wiring
- power consumption
- wiring
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/06—Power analysis or power optimisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】電源配線に必要な面積を小さくエレクトロマイ
グレーションによる配線劣化を防止するとともに、信頼
性が高く面積効率のよいレイアウトを短時間で実現する
ことにある。 【構成】所望のＬＳＩ論理を構成する各機能ブロックの
消費電力計算用テストベクトルＤ２による消費電力計算
ステップＳ１と、ＬＳＩのフロアプランの実行ステップ
Ｓ２と、このフロアプランにて配置された機能ブロック
に消費電力計算ステップＳ１からの計算値を対応させた
チップ面の消費電力値分布における屋根位置抽出ステッ
プＳ４とを含む。これらのステップを経た後、電源布設
ルートの決定や電源配線回路網の作成を行って電源配線
電流を計算することにより、電源配線幅の決定を行う。
グレーションによる配線劣化を防止するとともに、信頼
性が高く面積効率のよいレイアウトを短時間で実現する
ことにある。 【構成】所望のＬＳＩ論理を構成する各機能ブロックの
消費電力計算用テストベクトルＤ２による消費電力計算
ステップＳ１と、ＬＳＩのフロアプランの実行ステップ
Ｓ２と、このフロアプランにて配置された機能ブロック
に消費電力計算ステップＳ１からの計算値を対応させた
チップ面の消費電力値分布における屋根位置抽出ステッ
プＳ４とを含む。これらのステップを経た後、電源布設
ルートの決定や電源配線回路網の作成を行って電源配線
電流を計算することにより、電源配線幅の決定を行う。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の電源配線布設
方法に関し、特に種々の機能ブロックを有する集積回路
装置のチップ内部領域の電源配線布設方法に関する。
方法に関し、特に種々の機能ブロックを有する集積回路
装置のチップ内部領域の電源配線布設方法に関する。
【０００２】
【従来の技術】従来、集積回路装置のチップ内の電源配
線の布設は、人手が介入する場合を除き、例えばゲート
アレイのように予め人手によって設定された位置で配線
幅を固定し、品種自動設計を行う時には、単に信号線の
布設禁止領域としてしか扱わない方法や、或いはスタン
ダードセルの品種設計のようにＬＳＩを構成する個々の
ブロック内に作りつけの電源配線を持たせ、ポリセル状
にそれらを連接させるなど、ブロックを配置した時に自
動的にそれらが継がるようにした方法などがある。
線の布設は、人手が介入する場合を除き、例えばゲート
アレイのように予め人手によって設定された位置で配線
幅を固定し、品種自動設計を行う時には、単に信号線の
布設禁止領域としてしか扱わない方法や、或いはスタン
ダードセルの品種設計のようにＬＳＩを構成する個々の
ブロック内に作りつけの電源配線を持たせ、ポリセル状
にそれらを連接させるなど、ブロックを配置した時に自
動的にそれらが継がるようにした方法などがある。
【０００３】図８はかかる従来の一例を説明するための
電源配線布設処理における機能ブロック配置ステップの
出力データイメージを表わす図である。図８に示すよう
に、この機能ブロック配置においては、前述した従来の
後者の方法を適用しており、ＬＳＩチップ１内に内部機
能領域を取り囲む周囲電源配線１０と、ポリセル状機能
ブロック領域内電源配線１１と、ＲＯＭやＲＡＭのマク
ロブロック外周部電源配線１２Ａ，２Ｂと、布設ルート
が固定された電源配線２１と、ボンディングパッド２３
から周囲電源配線１０へ接続される引込み電源配線２２
とが作りつけの電源配線として用意される。
電源配線布設処理における機能ブロック配置ステップの
出力データイメージを表わす図である。図８に示すよう
に、この機能ブロック配置においては、前述した従来の
後者の方法を適用しており、ＬＳＩチップ１内に内部機
能領域を取り囲む周囲電源配線１０と、ポリセル状機能
ブロック領域内電源配線１１と、ＲＯＭやＲＡＭのマク
ロブロック外周部電源配線１２Ａ，２Ｂと、布設ルート
が固定された電源配線２１と、ボンディングパッド２３
から周囲電源配線１０へ接続される引込み電源配線２２
とが作りつけの電源配線として用意される。
【０００４】いずれの場合にも、配線布設ルートをＬＳ
Ｉチップ１の全体にわたって何らかのバランスを考慮
し、決定するというには至っていない。また、配線幅に
ついても、ＣＭＯＳ系の場合は配線を流れる電流が動作
周波数に依存することもあって、人手で選択したルート
（電源回路網）について人手で電流値を求め、それに基
づいて人手で配線幅を決定或いはチェックする方法が採
られている。逆に言えば、特に人手で着目していない部
分は予め作り付けで設定された電源配線幅のままであ
る。
Ｉチップ１の全体にわたって何らかのバランスを考慮
し、決定するというには至っていない。また、配線幅に
ついても、ＣＭＯＳ系の場合は配線を流れる電流が動作
周波数に依存することもあって、人手で選択したルート
（電源回路網）について人手で電流値を求め、それに基
づいて人手で配線幅を決定或いはチェックする方法が採
られている。逆に言えば、特に人手で着目していない部
分は予め作り付けで設定された電源配線幅のままであ
る。
【０００５】
【発明が解決しようとする課題】しかし、デバイステク
ノロジーの親展に伴いトータルチップの集積度および動
作周波数が飛躍的にあがるので、消費電力が増加してく
る。この結果、エレクトロマイグレーションをチップ内
部電源配線の布設位置毎に考慮する必要が生じてきてい
る。一般に、ＬＳＩチップ内の消費電力分布は最高周波
数で動作する区域、すなわち面積当り消費電力の最も大
きい区域からほとんど動作せず消費電力を無視できる区
域まであるが、最高動作周波数の向上に伴って消費電力
最大区域の消費電力が上昇しているため、電源配線に流
れる電流の最大値も上昇し続けている。
ノロジーの親展に伴いトータルチップの集積度および動
作周波数が飛躍的にあがるので、消費電力が増加してく
る。この結果、エレクトロマイグレーションをチップ内
部電源配線の布設位置毎に考慮する必要が生じてきてい
る。一般に、ＬＳＩチップ内の消費電力分布は最高周波
数で動作する区域、すなわち面積当り消費電力の最も大
きい区域からほとんど動作せず消費電力を無視できる区
域まであるが、最高動作周波数の向上に伴って消費電力
最大区域の消費電力が上昇しているため、電源配線に流
れる電流の最大値も上昇し続けている。
【０００６】例えば、ゲートアレイのように位置／幅共
に作り付けで対応する場合、カバーしなければならない
電流最大値の増加で線幅も太くなる。また、同時に従来
通り電流がほぼ０の部分もある。この結果、後者の部分
に対して従来以上に過大な線幅を設定することになり、
チップの面積効率を損うことになる。逆に、線幅をカバ
ーする電流レンジが生じうる最大値以下であると、それ
を越える部分で上述したエレクトロマイグレーションに
よる配線劣化が著しくなり、所望の信頼性水準が達成で
きなくなる。
に作り付けで対応する場合、カバーしなければならない
電流最大値の増加で線幅も太くなる。また、同時に従来
通り電流がほぼ０の部分もある。この結果、後者の部分
に対して従来以上に過大な線幅を設定することになり、
チップの面積効率を損うことになる。逆に、線幅をカバ
ーする電流レンジが生じうる最大値以下であると、それ
を越える部分で上述したエレクトロマイグレーションに
よる配線劣化が著しくなり、所望の信頼性水準が達成で
きなくなる。
【０００７】さらに、こうした過大或いは不足を最適化
調整するにもそれを人手でＬＳＩ全般に渡ってコントロ
ールするには、近年のＬＳＩの規模が大きすぎてほとん
ど不可能に近い。このため、現実には例えば動作周波数
の高いブロックの集中配置を人手により避けて行うと
か、或いはその部分の電源配線幅を太くするなどのケー
スバイケースの人手による調整が行われているが、これ
らは前述した規模の問題でチップトータルの状況を掌握
して行っている処置ではない。しかも、思い違いや見落
しなどの人為ミスが生ずる可能性があり、その上人手が
介入するために、設計時間が増加するなどの別の問題も
生じる。
調整するにもそれを人手でＬＳＩ全般に渡ってコントロ
ールするには、近年のＬＳＩの規模が大きすぎてほとん
ど不可能に近い。このため、現実には例えば動作周波数
の高いブロックの集中配置を人手により避けて行うと
か、或いはその部分の電源配線幅を太くするなどのケー
スバイケースの人手による調整が行われているが、これ
らは前述した規模の問題でチップトータルの状況を掌握
して行っている処置ではない。しかも、思い違いや見落
しなどの人為ミスが生ずる可能性があり、その上人手が
介入するために、設計時間が増加するなどの別の問題も
生じる。
【０００８】要するに、従来の集積回路の電源配線布設
方法では、規模の問題故にＬＳＩ全体の電源配線布設を
バランスをとって行うべく自動処理に委ねることを考え
ると、既に行われている配線性（及び一部性能）を考慮
した機能ブロックの自動配置配線処理に加えて、ＬＳＩ
全体を考慮した電源布設ルートの決定及び布設をどうい
う考え方に基づき且つどのような手順で行うかが考慮さ
れていないという欠点がある。
方法では、規模の問題故にＬＳＩ全体の電源配線布設を
バランスをとって行うべく自動処理に委ねることを考え
ると、既に行われている配線性（及び一部性能）を考慮
した機能ブロックの自動配置配線処理に加えて、ＬＳＩ
全体を考慮した電源布設ルートの決定及び布設をどうい
う考え方に基づき且つどのような手順で行うかが考慮さ
れていないという欠点がある。
【０００９】本発明の目的は、かかる電源配線に必要な
面積を小さく、エレクトロマイグレーションによる配線
劣化を防止するとともに、信頼性が高く面積効率のよい
レイアウトを短時間で実現することのできる集積回路の
電源配線布設方法を提供することにある。
面積を小さく、エレクトロマイグレーションによる配線
劣化を防止するとともに、信頼性が高く面積効率のよい
レイアウトを短時間で実現することのできる集積回路の
電源配線布設方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の集積回路の電源
配線布設方法は、所望のＬＳＩ論理を構成する各機能ブ
ロックの消費電力計算用テストベクトルによる消費電力
計算ステップと、前記ＬＳＩのフロアプランの実行ステ
ップと、前記フロアプランにて配置された前記機能ブロ
ックに前記消費電力計算ステップからの計算値を対応さ
せたチップ面の消費電力値分布における屋根位置の抽出
ステップとを含んで構成される。
配線布設方法は、所望のＬＳＩ論理を構成する各機能ブ
ロックの消費電力計算用テストベクトルによる消費電力
計算ステップと、前記ＬＳＩのフロアプランの実行ステ
ップと、前記フロアプランにて配置された前記機能ブロ
ックに前記消費電力計算ステップからの計算値を対応さ
せたチップ面の消費電力値分布における屋根位置の抽出
ステップとを含んで構成される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を説明するための
電源配線布設処理フロー図である。図１に示すように、
本実施例はＬＳＩ回路接続データＤ１と消費電力計算用
テストベクトルＤ２とを有し、このデータＤ１はＬＳＩ
機能を構成する機能ブロックとそれらの相互の接続の関
係を表わし、またデータＤ２はＬＳＩの消費電力を計算
することを目的に作製されたＬＳＩへの入力信号変化の
セットである。特に、データＤ２は消費電力が動作周波
数に依存するＣＭＯＳ回路では実動作周波数を考慮した
入力信号変化の時間周期も考慮される。
て説明する。図１は本発明の一実施例を説明するための
電源配線布設処理フロー図である。図１に示すように、
本実施例はＬＳＩ回路接続データＤ１と消費電力計算用
テストベクトルＤ２とを有し、このデータＤ１はＬＳＩ
機能を構成する機能ブロックとそれらの相互の接続の関
係を表わし、またデータＤ２はＬＳＩの消費電力を計算
することを目的に作製されたＬＳＩへの入力信号変化の
セットである。特に、データＤ２は消費電力が動作周波
数に依存するＣＭＯＳ回路では実動作周波数を考慮した
入力信号変化の時間周期も考慮される。
【００１２】まず、データＤ１に基づき機能ブロック配
置（フロアプラン）ステップＳ２で機能ブロックのチッ
プ上への配置を行う。この時信号線の布設は行わず、単
に信号線の接続関係を見ながら後の信号線布設がチップ
全体として高密度で行えるように機能ブロックの相対位
置を考慮しておく。特に、動作速度マージンが厳しいバ
スは接続配線容量を小さくするように機能ブロック相互
を近づけて配置することもこの段階で行われる。一方、
各機能ブロック消費電力計算ステップＳ１ではデータＤ
２をデータＤ１に与えることで消費電力の計算を行う
が、本実施例ではチップ全体の消費電力を求めるのでは
なく、データＤ２によって信号変化が所定の信号タイミ
ングで与えられる各機能ブロックの消費電力を計算す
る。次に、チップ上消費電力分布データ生成ステップＳ
３では、先の機能ブロック配置ステップＳ２の結果の上
にステップＳ１の結果をかぶせることにより、ＬＳＩチ
ップ平面のイメージで消費電力分布データが得られる。
置（フロアプラン）ステップＳ２で機能ブロックのチッ
プ上への配置を行う。この時信号線の布設は行わず、単
に信号線の接続関係を見ながら後の信号線布設がチップ
全体として高密度で行えるように機能ブロックの相対位
置を考慮しておく。特に、動作速度マージンが厳しいバ
スは接続配線容量を小さくするように機能ブロック相互
を近づけて配置することもこの段階で行われる。一方、
各機能ブロック消費電力計算ステップＳ１ではデータＤ
２をデータＤ１に与えることで消費電力の計算を行う
が、本実施例ではチップ全体の消費電力を求めるのでは
なく、データＤ２によって信号変化が所定の信号タイミ
ングで与えられる各機能ブロックの消費電力を計算す
る。次に、チップ上消費電力分布データ生成ステップＳ
３では、先の機能ブロック配置ステップＳ２の結果の上
にステップＳ１の結果をかぶせることにより、ＬＳＩチ
ップ平面のイメージで消費電力分布データが得られる。
【００１３】図２は図１におけるフロアプランステップ
の出力データイメージを表わす図である。図２に示すよ
うに、このフロアプランステップＳ２の出力データにお
いて、ＬＳＩチップ１は内部機能領域２と、ポリセル列
を形成する機能ブロック配列領域３と、ＲＯＭブロック
４およびＲＡＭブロック５とを有する。尚、周辺部に形
成する入出力バッファやパッド配置領域６の具体的ブロ
ックについては省略している。また、ポリセル列を構成
する機能ブロック配列領域３では、必ずしも機能ブロッ
ク相互にすき間なく配列されている訳ではない。
の出力データイメージを表わす図である。図２に示すよ
うに、このフロアプランステップＳ２の出力データにお
いて、ＬＳＩチップ１は内部機能領域２と、ポリセル列
を形成する機能ブロック配列領域３と、ＲＯＭブロック
４およびＲＡＭブロック５とを有する。尚、周辺部に形
成する入出力バッファやパッド配置領域６の具体的ブロ
ックについては省略している。また、ポリセル列を構成
する機能ブロック配列領域３では、必ずしも機能ブロッ
ク相互にすき間なく配列されている訳ではない。
【００１４】図３は図１におけるチップ上消費電力分布
データ生成ステップの出力データイメージを表わす図で
ある。図３に示すように、このデータは前述した図２に
対応して消費電力の分布を描いており、電力の大きさＰ
１〜Ｐ５を表わす。内部領域２内の等高線（等電力線）
７はその境界線であり、Ｐ１が最も消費電力の小さい領
域、Ｐ５が最も高い領域である。
データ生成ステップの出力データイメージを表わす図で
ある。図３に示すように、このデータは前述した図２に
対応して消費電力の分布を描いており、電力の大きさＰ
１〜Ｐ５を表わす。内部領域２内の等高線（等電力線）
７はその境界線であり、Ｐ１が最も消費電力の小さい領
域、Ｐ５が最も高い領域である。
【００１５】ここで、図１に戻ると、ステップＳ３のデ
ータから消費電力分布“屋根”データ抽出ステップＳ４
で“屋根”データが抽出される。すなわち、前述した図
３の等電力線７のデータから同一等高線の“屋根”デー
タを得るにあたっては、一定方向に電力分布の変化の勾
配（ｇｒａｄ）をたどって行き、その勾配がたどる方向
に対してその値が正から負に転じるポイントを求め、そ
れらを結べばよい。次に、電源配線引込み口決定ステッ
プＳ５では、ＬＳＩチップ１の内部機能領域（図２，図
３）２の外周部から内部に電源配線を引き込むポイント
を決定する。尚、このポイントは内部機能領域２の外側
の状況により人為的に決定する必要がある場合もある。
この決定を自動で行うには、次の電源配線布設ルートの
決定ステップＳ６とのバランスをとる必要がある。それ
は、前述した“屋根”線が一般にランダムな曲線（折れ
線）であるのに対し、電源配線の布設ルートはＸ，Ｙ方
向に直交する形で行われるので、“屋根”線に対してそ
れを代表するなるべく折れ曲り点の少ないＸ，Ｙ方向の
直交線を定める必要があるからである。そのようにし
て、ステップＳ６で電源布設ルートを決定した時、その
ルートと内部機能領域２の外周とぶつかる点を電源引込
み口とする。ここで、上述した“屋根”線を代表する直
交線の定め方としては、例えばＸ，Ｙ各方向に前記代表
直交線の折れ曲り点までの最少距離を定め、それでラン
ダムな曲線の平均的位置をなぞる方法がある。
ータから消費電力分布“屋根”データ抽出ステップＳ４
で“屋根”データが抽出される。すなわち、前述した図
３の等電力線７のデータから同一等高線の“屋根”デー
タを得るにあたっては、一定方向に電力分布の変化の勾
配（ｇｒａｄ）をたどって行き、その勾配がたどる方向
に対してその値が正から負に転じるポイントを求め、そ
れらを結べばよい。次に、電源配線引込み口決定ステッ
プＳ５では、ＬＳＩチップ１の内部機能領域（図２，図
３）２の外周部から内部に電源配線を引き込むポイント
を決定する。尚、このポイントは内部機能領域２の外側
の状況により人為的に決定する必要がある場合もある。
この決定を自動で行うには、次の電源配線布設ルートの
決定ステップＳ６とのバランスをとる必要がある。それ
は、前述した“屋根”線が一般にランダムな曲線（折れ
線）であるのに対し、電源配線の布設ルートはＸ，Ｙ方
向に直交する形で行われるので、“屋根”線に対してそ
れを代表するなるべく折れ曲り点の少ないＸ，Ｙ方向の
直交線を定める必要があるからである。そのようにし
て、ステップＳ６で電源布設ルートを決定した時、その
ルートと内部機能領域２の外周とぶつかる点を電源引込
み口とする。ここで、上述した“屋根”線を代表する直
交線の定め方としては、例えばＸ，Ｙ各方向に前記代表
直交線の折れ曲り点までの最少距離を定め、それでラン
ダムな曲線の平均的位置をなぞる方法がある。
【００１６】図４は図１における電源配線布設ルート決
定ステップの出力データイメージを表わす図である。図
４に示すように、このステップＳ６における出力データ
は前述した図３に加え、電源配線引込み口８と電源配線
布設ルート９とが付加される。本実施例では、“屋根”
線を基に人為的に定め、特に電源引込み点８を内部機能
領域２の外周のうちの上辺および下辺のみに限定してい
る。これは図示していない電源パッドがＬＳＩチップ１
の上辺および下辺に置かれているためである。しかる
に、本実施例では電源配線布設ルート９以外にも前述し
たフロアプランステップＳ２で決定した際に己ずと定ま
る電源ラインが既に存在している。それは、前述した図
２の内部機能領域２の外周に沿ってその領域をとり囲む
ように布設された電源ラインと、ポリセル状機能ブロッ
ク配列領域３内に予め設置された電源配線が隣接ブロッ
クと互いに継がってポリセル列全域に渡って貫通する電
源ラインとマクロブロック４，５の外周部をとり囲む電
源ラインとである。これら３種類の電源ラインはフロア
プラン終了と同時にその電源布設位置も定まっている。
定ステップの出力データイメージを表わす図である。図
４に示すように、このステップＳ６における出力データ
は前述した図３に加え、電源配線引込み口８と電源配線
布設ルート９とが付加される。本実施例では、“屋根”
線を基に人為的に定め、特に電源引込み点８を内部機能
領域２の外周のうちの上辺および下辺のみに限定してい
る。これは図示していない電源パッドがＬＳＩチップ１
の上辺および下辺に置かれているためである。しかる
に、本実施例では電源配線布設ルート９以外にも前述し
たフロアプランステップＳ２で決定した際に己ずと定ま
る電源ラインが既に存在している。それは、前述した図
２の内部機能領域２の外周に沿ってその領域をとり囲む
ように布設された電源ラインと、ポリセル状機能ブロッ
ク配列領域３内に予め設置された電源配線が隣接ブロッ
クと互いに継がってポリセル列全域に渡って貫通する電
源ラインとマクロブロック４，５の外周部をとり囲む電
源ラインとである。これら３種類の電源ラインはフロア
プラン終了と同時にその電源布設位置も定まっている。
【００１７】ここで再び図１に戻るが、電源配線布設ル
ートの決定ステップＳ６が終了すると、電源配線回路網
作成ステップＳ７で回路網の作成が行われる。これを以
下に図５および図６を参照して説明する。
ートの決定ステップＳ６が終了すると、電源配線回路網
作成ステップＳ７で回路網の作成が行われる。これを以
下に図５および図６を参照して説明する。
【００１８】図５は図１における電源配線回路網作成ス
テップの出力データイメージを表わす図である。図５に
示すように、前述した３種類の電源ラインは周囲電源配
線１０と機能ブロック領域内電源配線１１とマクロブロ
ック外周部電源ライン１２Ａ，１２Ｂとであるが、これ
らの他に電源配線布設ルートの設定ステップＳ６で決定
した電源ライン１３が加わり、内部機能領域２の総電源
回路網を作成する。尚、電源ラインは１本の線でしか表
していないが、具体的には互いにほぼ隣接するＧＮＤと
ＶＤＤとの２種の電源ラインで構成されている。また、
電源ライン１２Ａの領域で配線１３の互いの接続がカッ
トされているが、これはＲＯＭブロック４上を電源配線
（この場合、第２層配線）が貫通できないためである。
テップの出力データイメージを表わす図である。図５に
示すように、前述した３種類の電源ラインは周囲電源配
線１０と機能ブロック領域内電源配線１１とマクロブロ
ック外周部電源ライン１２Ａ，１２Ｂとであるが、これ
らの他に電源配線布設ルートの設定ステップＳ６で決定
した電源ライン１３が加わり、内部機能領域２の総電源
回路網を作成する。尚、電源ラインは１本の線でしか表
していないが、具体的には互いにほぼ隣接するＧＮＤと
ＶＤＤとの２種の電源ラインで構成されている。また、
電源ライン１２Ａの領域で配線１３の互いの接続がカッ
トされているが、これはＲＯＭブロック４上を電源配線
（この場合、第２層配線）が貫通できないためである。
【００１９】図６は図５における点線枠部の拡大図であ
る。図６に示すように、各種機能ブロック１４〜１８は
ポリセル列上第１層ＶＤＤ配線Ｖ１Ｐおよびポリセル列
上第１層ＧＮＤ配線Ｇ１Ｐを備えており、機能ブロック
非配置領域１９は機能ブロックが何も置かれていない。
この領域１９には、電源配線Ｖ１Ｐ，Ｇ１Ｐのみを持っ
た“エンプティ・ブロック”が置かれ、第１層電源配線
Ｖ１Ｐ，Ｇ１Ｐの左右の接続をはたしている。これらの
電源配線Ｖ１Ｐ，Ｇ１Ｐの他に、ポリセル列上にない第
１層ＶＤＤ配線Ｖ１および第１層ＧＮＤ配線Ｇ１が同層
上にある。また、第１層電源配線Ｖ１Ｐ，Ｇ１Ｐは接続
用開孔設置領域２０を介して第２層ＶＤＤ配線Ｖ２，Ｇ
ＮＤ配線Ｇ２と接続される。同様に、第１層配線Ｖ１，
Ｇ１も第２層配線Ｇ２，Ｇ２に開孔設置領域２０を介し
て接続される。この電源配線電流計算ステップＳ８に於
ては、次の電源配線幅の決定ステップＳ９で決まる電源
配線幅に電源配線抵抗が依存するため、高い精度で見る
と電源配線電流計算ステップＳ８とステップＳ９との間
を何度も回さなければならないが、ＣＭＯＳ回路では機
能ブロックのインピーダンスが電源配線インピーダンス
に比べて非常に高いので、通常最終的な配線幅決定値を
用いなくても電流計算は可能である。回路網作成ステッ
プＳ７で電源配線回路網のブランチ（枝）毎の電流が得
られるので、当該電流値を用い、特に配線幅の決定ステ
ップＳ９でエレクトロマイグレーションを考慮した配線
幅の決定を行う。次に、電源配線幅が非常に幅広くなっ
たときに機能ブロック配置を変更しなければならない場
合は、フロアプランデータの調整ステップＳ１０と消費
電力分布再計算ステップＳ１１とを行って再度配線幅の
決定を行う。
る。図６に示すように、各種機能ブロック１４〜１８は
ポリセル列上第１層ＶＤＤ配線Ｖ１Ｐおよびポリセル列
上第１層ＧＮＤ配線Ｇ１Ｐを備えており、機能ブロック
非配置領域１９は機能ブロックが何も置かれていない。
この領域１９には、電源配線Ｖ１Ｐ，Ｇ１Ｐのみを持っ
た“エンプティ・ブロック”が置かれ、第１層電源配線
Ｖ１Ｐ，Ｇ１Ｐの左右の接続をはたしている。これらの
電源配線Ｖ１Ｐ，Ｇ１Ｐの他に、ポリセル列上にない第
１層ＶＤＤ配線Ｖ１および第１層ＧＮＤ配線Ｇ１が同層
上にある。また、第１層電源配線Ｖ１Ｐ，Ｇ１Ｐは接続
用開孔設置領域２０を介して第２層ＶＤＤ配線Ｖ２，Ｇ
ＮＤ配線Ｇ２と接続される。同様に、第１層配線Ｖ１，
Ｇ１も第２層配線Ｇ２，Ｇ２に開孔設置領域２０を介し
て接続される。この電源配線電流計算ステップＳ８に於
ては、次の電源配線幅の決定ステップＳ９で決まる電源
配線幅に電源配線抵抗が依存するため、高い精度で見る
と電源配線電流計算ステップＳ８とステップＳ９との間
を何度も回さなければならないが、ＣＭＯＳ回路では機
能ブロックのインピーダンスが電源配線インピーダンス
に比べて非常に高いので、通常最終的な配線幅決定値を
用いなくても電流計算は可能である。回路網作成ステッ
プＳ７で電源配線回路網のブランチ（枝）毎の電流が得
られるので、当該電流値を用い、特に配線幅の決定ステ
ップＳ９でエレクトロマイグレーションを考慮した配線
幅の決定を行う。次に、電源配線幅が非常に幅広くなっ
たときに機能ブロック配置を変更しなければならない場
合は、フロアプランデータの調整ステップＳ１０と消費
電力分布再計算ステップＳ１１とを行って再度配線幅の
決定を行う。
【００２０】このようにして、本実施例では機能ブロッ
クの配置と電源配線布設とが行われる。しかる後、機能
ブロック間信号線の配線ステップＳ１２に示すように、
従来から行われている機能ブロック間信号配線の接続布
設が行われる。
クの配置と電源配線布設とが行われる。しかる後、機能
ブロック間信号線の配線ステップＳ１２に示すように、
従来から行われている機能ブロック間信号配線の接続布
設が行われる。
【００２１】図７は本発明の他の実施例を説明するため
の図４と同様の電源配線敷設ルート決定ステップの出力
データイメージを表わす図である。図７に示すように、
本実施例は前述した一実施例の如く、機能ブロックの配
置で己ずと決る電源配線と、追加布設された電源配線と
の混合ではなく、電源配線布設ルート９を手順に従って
布設された電源配線のみで形成している。更に、本実施
例は電源配線ブランチの電流値および配線幅の再計算時
に電源回路網全体に影響が生じないようにするため、ル
ープを形成せず、全面ツリー（木）状の電源回路網を構
成している。特に、本実施例では機能ブロック配置ステ
ップ（図１のＳ２）前に多機能ブロック消費電力計算ス
テップ（図１のＳ１）を行い、その電力の大きいものは
出来るだけ内部機能領域２の外周部に配置するよう配慮
を施している。この理由は高消費電力（電流）ゾーンを
で現供給点（本実施例では引込口８の外側にある電源パ
ッド：但し図示省略）から見て早く通過した方が電源配
線布設面積が小さくなるからである。
の図４と同様の電源配線敷設ルート決定ステップの出力
データイメージを表わす図である。図７に示すように、
本実施例は前述した一実施例の如く、機能ブロックの配
置で己ずと決る電源配線と、追加布設された電源配線と
の混合ではなく、電源配線布設ルート９を手順に従って
布設された電源配線のみで形成している。更に、本実施
例は電源配線ブランチの電流値および配線幅の再計算時
に電源回路網全体に影響が生じないようにするため、ル
ープを形成せず、全面ツリー（木）状の電源回路網を構
成している。特に、本実施例では機能ブロック配置ステ
ップ（図１のＳ２）前に多機能ブロック消費電力計算ス
テップ（図１のＳ１）を行い、その電力の大きいものは
出来るだけ内部機能領域２の外周部に配置するよう配慮
を施している。この理由は高消費電力（電流）ゾーンを
で現供給点（本実施例では引込口８の外側にある電源パ
ッド：但し図示省略）から見て早く通過した方が電源配
線布設面積が小さくなるからである。
【００２２】
【発明の効果】以上説明したように、本発明の集積回路
の電源配線布設方法は、チップの主要面積を占める内部
機能領域全域で電力分布の“屋根”線に対応した電源配
線布設ルートを決定しているので、電源配線に必要な面
積の総量を作り付け配線の場合に比して小さくできる上
に、内部機能領域全域で電源回路網の電流計算を行って
いるので、エレクトロマイグレーションに伴う配線メタ
ルの劣化の度合いを全面にわたり確実にコントロールす
ることができ高い信頼性を備えた製品を供給することが
できるという効果がある。また、本発明の電源配線布設
方法は、各種の処理を行うほとんどのステップを自動化
することが可能であるので、信頼性が高く面積効率の良
いレイアウトを短時間で且つ少ない工数で実現できると
いう効果がある。
の電源配線布設方法は、チップの主要面積を占める内部
機能領域全域で電力分布の“屋根”線に対応した電源配
線布設ルートを決定しているので、電源配線に必要な面
積の総量を作り付け配線の場合に比して小さくできる上
に、内部機能領域全域で電源回路網の電流計算を行って
いるので、エレクトロマイグレーションに伴う配線メタ
ルの劣化の度合いを全面にわたり確実にコントロールす
ることができ高い信頼性を備えた製品を供給することが
できるという効果がある。また、本発明の電源配線布設
方法は、各種の処理を行うほとんどのステップを自動化
することが可能であるので、信頼性が高く面積効率の良
いレイアウトを短時間で且つ少ない工数で実現できると
いう効果がある。
【図１】本発明の一実施例を説明するための電源配線布
設処理フローである。
設処理フローである。
【図２】図１におけるフロアプランステップの出力デー
タイメージを表わす図である。
タイメージを表わす図である。
【図３】図１におけるチップ上消費電力分布データ生成
ステップの出力データイメージを表わす図である。
ステップの出力データイメージを表わす図である。
【図４】図１における電源配線布設ルート決定ステップ
の出力データイメージを表わす図である。
の出力データイメージを表わす図である。
【図５】図１における電源配線回路網作成ステップの出
力データイメージを表わすである。
力データイメージを表わすである。
【図６】図５における点線枠部の拡大図である。
【図７】本発明の他の実施例を説明するための図４と同
様の電源配線布設ルート決定ステップの出力データイメ
ージを表わす図である。
様の電源配線布設ルート決定ステップの出力データイメ
ージを表わす図である。
【図８】従来の一例を説明するための電源配線布設処理
における機能ブロック配置ステップの出力データイメー
ジを表わす図である。
における機能ブロック配置ステップの出力データイメー
ジを表わす図である。
Ｓ１ 各機能ブロックの消費電力計算ステップ Ｓ２ 機能ブロック配置（フロアプラン）ステップ Ｓ３ チップ上消費電力分布データ生成ステップ Ｓ４ 消費電力分布“屋根”データ抽出ステップ Ｓ５ 電源配線引込み口決定ステップ Ｓ６ 電源配線布設ルート決定ステップ Ｓ７ 電源配線回路網作成ステップ Ｓ８ 電源配線電流計算ステップ Ｓ９ 電源配線幅決定ステップ Ｓ１０ フロアプランデータ調整ステップ Ｓ１１ 消費電力分布再計算ステップ Ｓ１２ 機能ブロック間信号線の配線ステップ １ ＬＳＩチップ ２ 内部機能領域 ３ 機能ブロック配列領域 ４ ＲＯＭブロック ５ ＲＡＭブロック ６ 入出力バッファ及びバット配置領域 ７ 内部機能領域の等電力線 ８ 電源配線引込み口 ９ 電源配線布設ルート １０ 周囲電源配線 １１ 機能ブロック領域内電源配線 １２Ａ，１２Ｂ マクロブロック外周部電源ライン １３ 電源ライン １４〜１８ 機能ブロック １９ 機能ブロック非配置領域 ２０ 接続用開孔設置領域 Ｐ１〜Ｐ５ 電力の大きさ（Ｐｉ＋１＞Ｐｉ） Ｖ１，Ｖ２ ＶＤＤ配線 Ｇ１，Ｇ２ ＧＮＤ配線 Ｖ１Ｐ ポリセル列上ＶＤＤ配線 Ｇ１Ｐ ポリセル列上ＧＮＤ配線
Claims (2)
- 【請求項１】 所望のＬＳＩ論理を構成する各機能ブロ
ックの消費電力計算用テストベクトルによる消費電力計
算ステップと、前記ＬＳＩのフロアプランの実行ステッ
プと、前記フロアプランにて配置された前記機能ブロッ
クに前記消費電力計算ステップからの計算値を対応させ
たチップ面の消費電力値分布における屋根位置の抽出ス
テップとを含むことを特徴とする集積回路の電源配線布
設方法。 - 【請求項２】 所望のＬＳＩ論理を構成する各機能ブロ
ックの消費電力計算用テストベクトルによる消費電力計
算ステップと、前記ＬＳＩのフロアプランの実行ステッ
プと、前記フロアプランにて配置された前記機能ブロッ
クに前記消費電力計算ステップからの計算値を対応させ
たチップ面の消費電力値分布における尾根位置の抽出ス
テップと、前記フロアプラン実施区域の外周部での電源
配線引込み口の決定ステップと、前記消費電力値分布の
尾根データに基づく前記電源配線引込み口から前記フロ
アプラン実施区域内への電源配線布設ルートの決定ステ
ップと、前記布設ルート及び前記機能ブロックの消費電
力値に基づく電源配線のブランチ電流の計算ステップ
と、前記電流値に基づく電源配線ブランチの配線幅の決
定ステップとを含むことを特徴とする集積回路の電源配
線布設方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051179A JP2776120B2 (ja) | 1992-03-10 | 1992-03-10 | 集積回路の電源配線布設方法 |
| US08/025,837 US5648910A (en) | 1992-03-10 | 1993-03-03 | Method of automatically optimizing power supply network for semi-custom made integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051179A JP2776120B2 (ja) | 1992-03-10 | 1992-03-10 | 集積回路の電源配線布設方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259287A true JPH05259287A (ja) | 1993-10-08 |
| JP2776120B2 JP2776120B2 (ja) | 1998-07-16 |
Family
ID=12879616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4051179A Expired - Fee Related JP2776120B2 (ja) | 1992-03-10 | 1992-03-10 | 集積回路の電源配線布設方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5648910A (ja) |
| JP (1) | JP2776120B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872952A (en) * | 1995-04-17 | 1999-02-16 | Synopsys, Inc. | Integrated circuit power net analysis through simulation |
| JP3671504B2 (ja) * | 1996-03-05 | 2005-07-13 | ヤマハ株式会社 | 半導体集積回路のレイアウト設計方法 |
| US5835380A (en) * | 1996-06-11 | 1998-11-10 | Lsi Logic Corporation | Simulation based extractor of expected waveforms for gate-level power analysis tool |
| US5796638A (en) * | 1996-06-24 | 1998-08-18 | The Board Of Trustees Of The University Of Illinois | Methods, apparatus and computer program products for synthesizing integrated circuits with electrostatic discharge capability and connecting ground rules faults therein |
| US5896300A (en) * | 1996-08-30 | 1999-04-20 | Avant| Corporation | Methods, apparatus and computer program products for performing post-layout verification of microelectronic circuits by filtering timing error bounds for layout critical nets |
| US6075934A (en) * | 1997-05-01 | 2000-06-13 | Motorola, Inc. | Method for optimizing contact pin placement in an integrated circuit |
| JP4004105B2 (ja) * | 1997-07-24 | 2007-11-07 | 富士通株式会社 | 電源回路図の設計システム |
| US6038383A (en) * | 1997-10-13 | 2000-03-14 | Texas Instruments Incorporated | Method and apparatus for determining signal line interconnect widths to ensure electromigration reliability |
| US6725439B1 (en) * | 1998-01-29 | 2004-04-20 | International Business Machines Corporation | Method of automated design and checking for ESD robustness |
| US6308307B1 (en) * | 1998-01-29 | 2001-10-23 | Texas Instruments Incorporated | Method for power routing and distribution in an integrated circuit with multiple interconnect layers |
| US6086627A (en) * | 1998-01-29 | 2000-07-11 | International Business Machines Corporation | Method of automated ESD protection level verification |
| US6009252A (en) * | 1998-03-05 | 1999-12-28 | Avant! Corporation | Methods, apparatus and computer program products for determining equivalencies between integrated circuit schematics and layouts using color symmetrizing matrices |
| JP4153095B2 (ja) * | 1998-08-07 | 2008-09-17 | 富士通株式会社 | レイアウトデータ作成方法、レイアウトデータ作成装置、及び記録媒体 |
| JP4428489B2 (ja) * | 1999-08-23 | 2010-03-10 | パナソニック株式会社 | 集積回路装置及びそのテスト方法 |
| US6823500B1 (en) * | 1999-11-01 | 2004-11-23 | Intel Corporation | 2-dimensional placement with reliability constraints for VLSI design |
| JP2001338010A (ja) | 2000-05-25 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 集積回路の設計方法 |
| JP4596406B2 (ja) * | 2001-08-22 | 2010-12-08 | 富士通セミコンダクター株式会社 | 集積回路の回路ブロック間自動配線設計方法及び装置並びにこの方法を実施するためのプログラム |
| US6721927B2 (en) * | 2002-03-29 | 2004-04-13 | International Business Machines Corporation | Substituting high performance and low power macros in integrated circuit chips |
| US7818157B2 (en) * | 2002-06-19 | 2010-10-19 | LS1 Corporation | Instantaneous voltage drop sensitivity analysis tool (IVDSAT) |
| US6857113B2 (en) * | 2002-09-11 | 2005-02-15 | Agilent Technologies, Inc. | Process and system for identifying wires at risk of electromigration |
| JP2007173760A (ja) * | 2005-11-25 | 2007-07-05 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びその設計方法 |
| US8963923B2 (en) * | 2008-03-11 | 2015-02-24 | Enphase Energy, Inc. | Method and apparatus for electrical power visualization |
| US8914765B2 (en) * | 2013-01-15 | 2014-12-16 | International Business Machines Corporation | Power grid generation through modification of an initial power grid based on power grid analysis |
| US9000822B2 (en) | 2013-04-09 | 2015-04-07 | International Business Machines Corporation | Programmable delay circuit |
| US9628059B2 (en) | 2015-06-18 | 2017-04-18 | International Business Machines Corporation | Fine delay structure with programmable delay ranges |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5165086A (en) * | 1985-02-20 | 1992-11-17 | Hitachi, Ltd. | Microprocessor chip using two-level metal lines technology |
| US4698760A (en) * | 1985-06-06 | 1987-10-06 | International Business Machines | Method of optimizing signal timing delays and power consumption in LSI circuits |
| EP0271596B1 (en) * | 1986-12-17 | 1995-05-17 | International Business Machines Corporation | VLSI-chip design and manufacturing process |
| JPH01274277A (ja) * | 1988-04-26 | 1989-11-02 | Hitachi Ltd | 負荷分配方式 |
| US5032991A (en) * | 1988-12-14 | 1991-07-16 | At&T Ball Laboratories | Method for routing conductive paths |
| JP2901087B2 (ja) * | 1989-10-17 | 1999-06-02 | 株式会社東芝 | 半導体集積回路の電源配線設計方法及び電源配線設計装置 |
| US5237514A (en) * | 1990-12-21 | 1993-08-17 | International Business Machines Corporation | Minimizing path delay in a machine by compensation of timing through selective placement and partitioning |
-
1992
- 1992-03-10 JP JP4051179A patent/JP2776120B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-03 US US08/025,837 patent/US5648910A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2776120B2 (ja) | 1998-07-16 |
| US5648910A (en) | 1997-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05259287A (ja) | 集積回路の電源配線布設方法 | |
| JP3052519B2 (ja) | 集積回路の電源配線設計方法 | |
| US6075381A (en) | Programmable logic block in an integrated circuit | |
| JP3390393B2 (ja) | 自動配置配線システムの配線方法および自動配置配線システムの配線方法を記録した記録媒体 | |
| US4839821A (en) | Automatic cell-layout arranging method and apparatus for polycell logic LSI | |
| US7222325B2 (en) | Method for modifying an integrated circuit | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| JPS59145541A (ja) | Ｌｓｉレイアウト処理方法 | |
| US5621653A (en) | Method of and an apparatus for converting layout data in conductive portions | |
| JPH04256338A (ja) | 集積回路の自動レイアウト方式 | |
| KR100275980B1 (ko) | 반도체 집적 회로, 그 배선 설계 방법, 및 그 방법을 기록하는기록 매체 | |
| JP3005530B1 (ja) | 自動配置配線方法 | |
| US6480997B1 (en) | Automatic placement and routing device and method of automatic placement and routing | |
| JP2910734B2 (ja) | レイアウト方法 | |
| JP3017038B2 (ja) | 半導体集積回路の設計方式 | |
| JP3064925B2 (ja) | レイアウト方法 | |
| JP3017181B1 (ja) | 半導体集積回路の配線方法 | |
| JPH07130858A (ja) | 半導体集積回路及び半導体集積回路製造方法 | |
| JP3221567B2 (ja) | 半導体集積回路及びクロック供給方法 | |
| JP3139400B2 (ja) | 半導体集積回路のレイアウト方法 | |
| JP2921454B2 (ja) | 集積回路の配線方法 | |
| JPH0964190A (ja) | エンベデッドアレイ方式ｌｓｉのマクロ自動配線方法 | |
| JP2003208454A (ja) | 半導体集積回路におけるレイアウト設計の自動配置配線方法及び装置並びに自動配置配線プログラム | |
| JP3204380B2 (ja) | 自動配置配線方法 | |
| JPH08125025A (ja) | マイコンコア及びそのレイアウト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980331 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090501 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |