JP2757808B2 - レイアウト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレイアウト方法に関し、
特にスタンダードレイアウト方式により設計された機能
セルおよび基本セルにより構成される半導体装置のレイ
アウト方法に関する。

【０００２】

【従来の技術】従来のスタンダードセル（セルベース）
方式により設計された半導体装置のレイアウトの部分配
置図が図１０に示される。図１０において、半導体装置
２１の基板上には、機能セル２５が列状に配置されて形
成される論理セル領域２２および２４と、これらの論理
セル領域の間に設けられている配線チャネル領域２３
と、当該配線チャネル２３内を通過するか、または論理
セル２４を、配線用のフィ−ルドセル２６を介して縦に
通過する複数の配線２７とが配置されている。この半導
体装置２１の１例に示されるように、半導体装置に対す
るレイアウトの配置および配転設計を行う一般的な自動
配置配線ＣＡＤツールによる、従来のレイアウト方法を
示すフローチャートが図１１に示される。以下、図１１
のフローチャートを参照して、従来のレイアウト方法に
ついて説明する。

【０００３】まず最初に、入力情報として、それぞれ所
定のファイルに格納されている回路接続情報１およびセ
ルライブラリ（データベース）２が読出されて入力され
る（ステップＳ11およびＳ12）。回路接続情報１には、
半導体装置を形成する回路部品の回路モジュール名、当
該モジュールに関する外部端子名／型、セル名（個別
名）／型、接続に関するネット名、外部端子およびイン
スタント端子の並び等を含むネット情報、セルとセルの
間を結ぶネットに付加される相対的な数値であるネット
重み（ネット結合）などが含まれている。このセル間を
結ぶネットに付加されたネット重みはそのセル間の結合
度を表わしており、その結合度によって、これらのセル
間の近接配置または遠隔配置等が規定される。また、各
機能ブロックによりそれぞれ階層名が付けられており、
この階層名により各機能ブロックは１列または近い場所
に配置される。またセルライブラリ２には、セル名、セ
ルの形状（大きさ）、端子名、端子位置（座標）、入出
力の端子型および端子層等が含まれている。

【０００４】これらの回路接続情報１およびセルライブ
ラリ２の情報を基に、ネットリストが展開される（Ｓ1
3）。一方、このネットリスト展開スッテップＳ13に対
応して、半導体装置に対するタイミング制約情報も入力
される（ステップＳ14）。次いで、これらの前記ネット
リスト展開スッテップＳ13による出力結果と、ステップ
Ｓ14によるタイミング制約情報の入力とを受けて生成さ
れる新ネットリスト３に基づいて、半導体装置基板にお
ける初期自動配置および配置改良が行われてセルが配置
され（ステップＳ21、Ｓ22）、レイアウト結果１０が得
られる。そして、レイアウト結果１０、前記ステップＳ
14によるタイミング制約情報および遅延ライブラリ１１
に基づいて、当該レイアウト結果１０に対するバックア
ノ−テーション（遅延検証）が実施されて（ステップＳ
20）、レイアウト処理は終了する。

【０００５】上記のようにして、半導体装置に対し、自
動配置・配線ツールを用いて演算器等を含むデータパス
部に対応するレイアウトを生成することができる。通常
のデータパス部のレイアウト構造としては、図１２に示
されるように、一般的に複数ビット分のデータを処理す
るデータパス部２８と、このデータパス部２８の制御信
号のバッファおよびデコーダ等を含む制御部２９、３０
とを含む形で構成されている。図１２に示されるよう
に、データパス部２８は、通常、１ビット分のデータを
処理する同一幅のセルがビット数分だけ配列されており
（ビット列０、１、２、３、４、…………、ｎ−１）、
前記回路接続情報１の中の階層名に対応して、各論理セ
ル領域３１〜３５ごとに１列に並べられる構造となって
おり、レイアウト配置面における規則性が高い。それに
対して、制御部２９および３０は、ビット数とは無関係
に特定のセル用として使用されており、そのセル幅も不
特定で規則性が低い。従って、データパスのレイアウト
生成方法においては、前記制御部２９および３０に対し
て、制御対象のデータパス部２８と同一階層名が付けら
れているか、または同一階層に組込まれており、前記制
御部２９および３０は、データパス部２８と同一セル配
置され、データパス部２８と制御部２９および３０との
間の配線も、共通の配線チャネル領域３６〜３９を用い
て配置されている。

【０００６】

【発明が解決しようとする課題】上述した従来のレイア
ウト方法においては、制御部において使用されている機
能セルの大きさが一般的にその幅が一定ではないため
に、データパス部と制御部とを同一行方向に沿って配置
・配線を行うと、制御部内部において各セル間の配置に
凹凸が生じ、レイアウト配置面上に空き領域を生じる結
果となる。これにより、データパス部において保持され
ている規則性を生かすことができず、半導体装置の基板
上におけるレイアウト配置密度を向上させることができ
ないという欠点がある。

【０００７】

【課題を解決するための手段】本発明のレイアウト方法
は、所定の半導体装置の主基板上に、それぞれ複数の同
一機能セルを含む機能セルブロックを、異なる機能セル
ブロックごとに区分して配列するとともに、それぞれの
各機能セルブロックを制御する制御部を、当該各機能セ
ルブロックに対応する制御部ごとに区分して配列するレ
イアウト方法において、入力情報として、回路接続情報
ならびにセルライブラリの情報を入力する第１のステッ
プと、前記回路接続情報ならびにセルライブラリの情報
を基に、ネットリストを展開する第２のステップと、前
記半導体装置に対するタイミング制約情報を入力する第
３のステップと、前記第２のステップによるネットリス
ト展開結果と、前記第３のステップにおいて入力された
タイミング制約情報の入力を受けて、新ネットリストを
生成する第４のステップと、前記新ネットリストを基に
して、前記機能セルブロックと当該機能セルブロックに
対応する制御部のネットリスト分離を行うとともに、当
該機能セルブロックと対応する制御部との共通配線を抽
出する第５のステップと、前記第５のステップによる処
理結果を受けて、前記機能セルブロックのネットリスト
および共通配線ネット名情報を抽出する第６のステップ
と、前記機能セルブロックのネットリストおよび前記共
通配線ネット名情報を基にして、当該機能セルブロック
のレイアウトを生成する第７のステップと、前記第７の
ステップにおいて生成された機能セルブロックのレイア
ウトを基にして、前記共通配線の端子座標サイズ情報を
抽出する第８のステップと、前記共通配線端子座標サイ
ズ情報、前記制御部のネットリストおよび前記共通配線
ネット名情報を基にして、前記制御部のレイアウトを生
成する第８のステップと、前記第７のステップにおいて
得られた機能セルブロックのレイアウトと、前記第８の
ステップにおいて得られた制御部のレイアウトとを合成
し、総合レイアウトを生成して出力する第９のステップ
と、前記第９のステップにおいて合成された総合レイア
ウトの情報、前記第３のステップにおいて入力されたタ
イミング制約情報および所定の遅延ライブラリの情報を
基にして、前記総合レイアウトに対する遅延検証を行う
第１０のステップとを有することを特徴としている。

【０００８】なお、前記第５のステップにおける処理手
順としては、前記第４のステップにおいて生成されたネ
ットリストを読込む第１１のステップと、前記ネットリ
ストに付加されたグループ名により、当該ネットリスト
を、前記機能セルブロックのネットリストと、前記制御
部のネットリストに分割する第１２のステップと、前記
機能セルブロックのネットリストと前記制御部のネット
リストから、共通配線のネット名を抽出する第１３のス
テップとを有するようにし、また前記第７、第８および
第９のステップを含むレイアウト生成に関する処理手順
としては、前記機能セルブロックのネットリストおよび
前記共通配線ネット名情報を読込む第１４のステップ
と、前記共通配線のネット名情報を基にして、前記制御
部の機能セルブロックに対する位置関係に対応して、前
記共通配線の機能セルブロックに対する引出し方向を決
定し、前記共通配線のネット情報に当該引出し方向情報
を付加する第１５のステップと、前記引出し方向情報を
制約条件として、前記機能セルブロックネットリストよ
り機能セルブロックのレイアウトを生成する第１６のス
テップと、前記機能セルブロックのレイアウトより、共
通配線端子座標およびレイアウトサイズ情報を抽出する
第１７のステップと、前記制御部ネットリストを基にし
て、前記共通配線ネット名情報および前記共通配線端子
座標およびレイアウトサイズ情報を制約条件として、制
御部のレイアウトを生成する第１８のステップと、前記
機能セルブロックのレイアウトと前記制御部のレイアウ
トとを、それぞれの制約条件に適合するように接続して
合成する第１９のステップとを有するこようにしてもよ
い。

【０００９】更に、前記第１９のステップにおける、前
記機能セルブロックのレイアウトと前記制御部のレイア
ウトとを合成する方法としては、前記制御部のレイアウ
トが前記機能セルブロックのレイアウトの左右何れかに
配置される場合に、前記機能セルブロックにおける機能
セル配列方向と、前記制御部の基本セル配列方向とが相
互に直交するように、何れか一方のレイアウトを９０度
回転して、前記制約条件に適合するように両レイアウト
を接続して合成するようにしてもよい。

【００１０】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１１】図１は本発明の一実施例のレイアウト方法
のフローチャートを示す図である。

【００１２】以下においては、前述の図１２に示される
ようなデータパス部および制御部を含む半導体基板上の
レイアウト生成を具体例として、本実施例のレイアウト
方法について説明するものとする。

【００１３】図１において、前記データパス部のレイア
ウトを生成する手順としては、まず最初に、入力情報と
して、それぞれ所定のファイルに格納されている回路接
続情報１およびセルライブラリ（データベース）２が読
出されて入力される（ステップＳ11およびＳ12）。従来
例の場合と同様に、回路接続情報１には、半導体装置を
形成する回路部品の回路モジュール名、当該モジュール
に関する外部端子名／型、セル名（個別名）／型、接続
に関するネット名、外部端子およびインスタント端子の
並び等を含むネット情報、セルとセルの間を結ぶネット
に付加される相対的な数値であるネット重み（ネット結
合）などが含まれている。またセルライブラリ２には、
セル名、セルの形状（大きさ）、端子名、端子位置（座
標）、入出力の端子型および端子層等が含まれている。

【００１４】これらの回路接続情報１およびセルライブ
ラリ２の情報を基に、ネットリストが展開される（Ｓ1
3）。一方、このネットリスト展開スッテップＳ13に対
応して、半導体装置に対するタイミング制約情報も入力
される（ステップＳ14）。次いで、これらの前記ネット
リスト展開スッテップＳ13による出力結果と、ステップ
Ｓ14によるタイミング制約情報の入力とを受けて、新ネ
ットリスト３が生成される。この新ネットリスト３を生
成するまでの手順については、前述の従来例の場合と同
様である。次に、新ネットリスト３を基に、データパス
部とこのデータパス部に対応する制御部のネットリスト
分離が行われるとともに、当該データパス部と制御部の
共通配線の抽出が行われて（ステップＳ15）、データパ
ス部のネットリスト４、制御部のネットリスト５および
共通配線ネット名情報６が出力される。

【００１５】そして、データパス部のネットリスト４お
よび共通配線ネット名情報６を基に、データパス部の自
動配置・配線を行うレイアウトが生成され（ステップＳ
16）、データパス部のレイアウト結果８が出力される。
次いで、このデータパス部のレイアウト結果を基に、前
記共通配線端子座標のサイズ幅が抽出されて（ステップ
Ｓ17）、共通配線端子座標サイズ情報７が出力される。
更に、当該共通配線端子座標サイズ情報７、制御部のネ
ットリスト５および共通配線ネット名情報６を基に、制
御部の自動配置・配線を行うレイアウトが生成され（ス
テップＳ18）、制御部のレイアウト結果９が出力され
る。そして、前記データパス部レイアウト結果８および
制御部レイアウト結果９が合成されて（ステップＳ1
9）、総合的なレイアウト結果１０が出力され、当該レ
イアウト結果１０、前記ステップＳ14によるタイミング
制約情報および所定の遅延ライブラリ１１に基づいて、
当該レイアウト結果１０に対するバックアノ−テーショ
ン（遅延検証）が実施されて（ステップＳ20）、レイア
ウト処理は終了する。

【００１６】次に、図２（ａ）および（ｂ）を参照し、
図３、図４、図５、図６、図７、図８および図９に示さ
れる本実施例適用の１具体例について、前記ステップＳ
16、ステップＳ18およびステップＳ19の各処理手順の内
容について説明する。なお、図３、図４、図５、図６、
図７、図８および図９に示される１具体例においては、
複数の機能セル１４を含むデータパス部１２と、複数の
機能セル１６を含む制御部１５とがレイアウト合成の対
象となっており、これらの両部のレイアウト合成に関連
して、共通接続端子１３、１７、１８、１９および２０
が対応する各部に設けられる。また、機能セル１４およ
び１６の符号記載については、図５以降においては省略
されている。

【００１７】図２（ａ）は、前述のステップＳ15におい
て、新ネットリスト３を基にして、データパス部とこの
データパス部に対応する制御部のネットリスト分離を行
うとともに、当該データパス部と制御部の共通配線を抽
出して、データパス部のネットリスト４、制御部のネッ
トリスト５および共通配線ネット名情報６を出力する、
ネットリスト分離・共通配線抽出の手順内容を示す図で
あり、図（ｂ）は、ステップＳ16においてデータパス部
レイアウト結果８を生成する手順内容と、ステップＳ18
において制御部レイアウト結果９を生成する手順内容
と、ステップＳ19においてデータパス部レイアウト結果
８と制御部レイアウト結果９を合成する手順内容とを示
す図である。

【００１８】図２（ａ）に示されるステップＳ15におい
ては、まず、新ネットリスト３の読込みが行われる。当
該新ネットリスト３における各セルには、同一機能セル
ごとに、同一階層名とデータパス部に属するか、または
制御部に属するかの区分を明示するグループ名のパラメ
ータが、予め付加されている。この各機能セルのグルー
プ名を基にして、新ネットリスト３より、データパス部
のネットリスト４と制御部のネットリスト５が分離され
て、ネットリスト分割が行われる。次いで、分離された
データパス部のネットリスト４と制御部のネットリスト
５より、両部に含まれている共通配線のネット名が抽出
されて、ステップＳ15によるネットリスト分離・共通配
線抽出の手順が終了する。

【００１９】また、図２（ｂ）において、ステップＳ16
においては、ステップＳ15において分離されたデータパ
ス部ネットリスト４の読込みが行われる。そして、共通
配線ネット名情報６を基にして、制御部をデータパス部
に対してどの位置に配置されるかを考慮して、共通配線
のデータパス部に対する引出し方向を制約条件として与
えて自動配置・配線が行われ、データパス部のレイアウ
トが生成される。図３は、本実施例が適用される前記具
体例のデータパス部１２と制御部１５とを示す図であ
り、データパス部１２には、複数の機能セル１２が整然
と配置されており、制御部１５には、複数の機能セル１
６が配置されている。なお、図３においては、機能セル
１４および１６に対する符号は、記載が煩雑となるため
に、それぞれ４個の機能セルのみに付記して、他の機能
セルに対しては記載が省略されている。また、これらの
両部は、本実施例のレイアウト方法の説明の都合上分離
されて記載されている。図３に示されるように、制御部
１５がデータパス部１２に対して右側に位置する場合に
は、前記制約条件は、前述の共通配線のデータパス部に
対する引出し方向は右側とする制約条件となる。この場
合には、データパス部１２における各機能セル１４が、
階層名により同一セル行に配置されるように、データパ
ス部１２のレイアウトが生成される。

【００２０】そして、次の手順としては、分離された制
御部のネットリスト５を基にして制御部１５のレイアウ
トが生成される。その際には、先に生成されたデータパ
ス部１２のレイアウトのサイズと、共通配線の引出し端
子位置を制約条件として与えて自動配置・配線が行わ
れ、制御部１５のレイアウトが生成される。制御部１５
のレイアウトを生成する際に制約条件として与えられる
データパス部１２のレイアウトの抽出サイズ情報は、制
御部１５のレイアウトサイズの制約情報として用いられ
ており、そのサイズは、制御部１５のデータパス部１２
に対する位置により異なっている。例えば、図４（ａ）
および（ｂ）に示されるように、制御部１５がデータパ
ス部１２に対して上下に位置する場合には、前記サイズ
は、データパス部１２の横サイズとし、図５（ａ）およ
び（ｂ）に示されるように、制御部１５がデータパス部
１２に対して左右に位置する場合には、データパス部１
２の縦サイズとする。

【００２１】また、制御部１５のレイアウト生成に際し
ての制約条件として与えられる共通配線の引出し端子位
置および方向制約条件も、制御部１５のデータパス部１
２に対する位置により異なる。例えば、図６（ａ）に示
されるように、制御部１５がデータパス部１２に対して
上部に位置する場合には、共通配線の引出し端子位置制
約は、データパス部１２のレイアウトの共通接続端子１
７のＸ座標（データパス部１２の一辺ＡＢに沿って規定
される座標）と、制御部１５の最下位置における共通接
続端子２０のＸ座標（制御部１５の一辺ＥＦに沿って規
定される座標）とを対応する位置とし、図６（ｂ）に示
されるように、制御部１５がデータパス部１２に対して
左右に位置する場合には、データパス部１２のレイアウ
トの共通接続端子１３のＹ座標（データパス部１２の一
辺ＢＣに沿って規定される座標）と、制御部１５の最上
位置における共通接続端子２０のＸ座標（制御部１５の
一辺ＥＦに沿って規定される座標）とを対応する位置と
する。

【００２２】そして、最後に、ステップＳ19において
は、データパス部１２のレイアウト結果８と制御部１５
のレイアウト結果９が合成される。合成されるレイアウ
トは、データパス部１２と制御部１５の位置関係によ
り、制御部１５のレイアウトの配置方法は異なってい
る。図７（ａ）および（ｂ）に示されるように、制御部
１５がデータパス部１２に対して上下に位置している場
合には、図７（ａ）においては、データパス部１２のレ
イアウトの上辺（ＡＢ）と、制御部１５のレイアウトの
下辺（ＥＦ）が重なり合うように配置処理が行われ、そ
れぞれの対応する共通接続端子１７と２０とが接続され
る。また図７（ｂ）においては、データパス部１２のレ
イアウトの下辺（ＣＤ）と、制御部１５のレイアウトの
上辺（ＧＨ）が重なり合うように配置処理が行われ、そ
れぞれの共通接続端子１８と２１とが接続される。

【００２３】また、図８および図９に示されるように、
制御部１５が、データパス部１２に対して左右に位置す
る場合には、図８においては、データパス部１２のレイ
アウトの右辺（ＢＣ）と、９０度位置回転された制御部
１５のレイアウトの上辺（ＥＦ）が重なり合うように配
置処理が行われ、それぞれの対応する共通接続端子１３
と２０とが接続される。また、図９においては、データ
パス部１２のレイアウトの左辺（ＡＤ）と、９０度位置
回転された制御部１５のレイアウトの上辺（ＥＦ）が重
なり合うように配置処理が行われ、ぞれぞれの対応する
共通接続端子１９と２０とが接続される。

【００２４】

【発明の効果】以上説明したように、本発明は、半導体
装置のレイアウト生成に適用されて、機能セルのセル幅
が一定でなく配列も規則性に乏しい制御部と、機能セル
のセル幅が一定で配列の規則性が高いデータパス部とを
切離してレイアウト生成を行うことにより、前記制御部
内の機能セルと、当該機能セルに対応するデータパス部
内の機能セルとの結合上の制約を受けることなく、機能
セル間のスペースを圧縮して無駄な領域を排除すること
が可能となり、従来のデータパス部に比較して、約２倍
程度の高密度化を実現することができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例のフローチャートを示す図で
ある。

【図２】前記実施例におけるデータパス部レイアウト生
成、制御部レイアウト生成およびレイアウト合成の処理
内容を示す図である。

【図３】前記実施例の適用例のレイアウトを示す図であ
る。

【図４】前記適用例のレイアウト合成方法を示す図であ
る。

【図５】前記適用例のレイアウト合成方法を示す図であ
る。

【図６】前記適用例のレイアウト合成方法を示す図であ
る。

【図７】前記適用例のレイアウト合成方法を示す図であ
る。

【図８】前記適用例のレイアウト合成方法を示す図であ
る。

【図９】前記適用例のレイアウト合成方法を示す図であ
る。

【図１０】従来例による論理セル配列を示す図である。

【図１１】従来例のフローチャートを示す図である。

【図１２】従来例によるデータパス部のレイアウトを示
す図である。

【符号の説明】

１ 回路接続情報 ２ セルライブラリ（データベース） ３ 新ネットリスト ４ データパス部ネットリスト ５ 制御部ネットリスト ６ 共通配線ネット名情報 ７ 共通配線端子座標サイズ情報 ８ データパス部レイアウト結果 ９ 制御部レイアウト結果 １０ レイアウト結果 １１ 遅延ライブラリ １２、２９ データパス部 １３、１７、１８、１９、２０、２１ 共通接続端子 １４、１６、２６ 機能セル １５、３０、３１ 制御部 ２２ 半導体装置 ２３、２５、３２〜３６ 論理セル領域 ２４、３７〜４０ チャネル領域 ２７ フィールドセル ２８ 配線 Ｓ11〜Ｓ20 ステップ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 所定の半導体装置の主基板上に、それぞ
   れ複数の同一機能セルを含む機能セルブロックを、異な
   る機能セルブロックごとに区分して配列するとともに、
   それぞれの各機能セルブロックを制御する制御部を、当
   該各機能セルブロックに対応する制御部ごとに区分して
   配列するレイアウト方法において、 入力情報として、回路接続情報ならびにセルライブラリ
   の情報を入力する第１のステップと、 前記回路接続情報ならびにセルライブラリの情報を基
   に、ネットリストを展開する第２のステップと、 前記半導体装置に対するタイミング制約情報を入力する
   第３のステップと、 前記第２のステップによるネットリスト展開結果と、前
   記第３のステップにおいて入力されたタイミング制約情
   報の入力を受けて、新ネットリストを生成する第４のス
   テップと、 前記新ネットリストを基にして、前記機能セルブロック
   と当該機能セルブロックに対応する制御部のネットリス
   ト分離を行うとともに、当該機能セルブロックと対応す
   る制御部との共通配線を抽出する第５のステップと、 前記第５のステップによる処理結果を受けて、前記機能
   セルブロックのネットリストおよび共通配線ネット名情
   報を抽出する第６のステップと、 前記機能セルブロックのネットリストおよび前記共通配
   線ネット名情報を基にして、当該機能セルブロックのレ
   イアウトを生成する第７のステップと、 前記第７のステップにおいて生成された機能セルブロッ
   クのレイアウトを基にして、前記共通配線の端子座標サ
   イズ情報を抽出する第８のステップと、 前記共通配線端子座標サイズ情報、前記制御部のネット
   リストおよび前記共通配線ネット名情報を基にして、前
   記制御部のレイアウトを生成する第８のステップと、 前記第７のステップにおいて得られた機能セルブロック
   のレイアウトと、前記第８のステップにおいて得られた
   制御部のレイアウトとを合成し、総合レイアウトを生成
   して出力する第９のステップと、 前記第９のステップにおいて合成された総合レイアウト
   の情報、前記第３のステップにおいて入力されたタイミ
   ング制約情報および所定の遅延ライブラリの情報を基に
   して、前記総合レイアウトに対する遅延検証を行う第１
   ０のステップと、 を有することを特徴とするレイアウト方法。
2. 【請求項２】 前記第５のステップにおける処理手順と
   して、 前記第４のステップにおいて生成されたネットリストを
   読込む第１１のステップと、 前記ネットリストに付加されたグループ名により、当該
   ネットリストを、前記機能セルブロックのネットリスト
   と、前記制御部のネットリストに分割する第１２のステ
   ップと、 前記機能セルブロックのネットリストと前記制御部のネ
   ットリストから、共通配線のネット名を抽出する第１３
   のステップと、 を有し、 前記第７、第８および第９のステップを含むレイアウト
   生成に関する処理手順として、 前記機能セルブロックのネットリストおよび前記共通配
   線ネット名情報を読込む第１４のステップと、 前記共通配線のネット名情報を基にして、前記制御部の
   機能セルブロックに対する位置関係に対応して、前記共
   通配線の機能セルブロックに対する引出し方向を決定
   し、前記共通配線のネット情報に当該引出し方向情報を
   付加する第１５のステップと、 前記引出し方向情報を制約条件として、前記機能セルブ
   ロックネットリストより機能セルブロックのレイアウト
   を生成する第１６のステップと、 前記機能セルブロックのレイアウトより、共通配線端子
   座標およびレイアウトサイズ情報を抽出する第１７のス
   テップと、 前記制御部ネットリストを基にして、前記共通配線ネッ
   ト名情報および前記共通配線端子座標およびレイアウト
   サイズ情報を制約条件として、制御部のレイアウトを生
   成する第１８のステップと、 前記機能セルブロックのレイアウトと前記制御部のレイ
   アウトとを、それぞれの制約条件に適合するように接続
   して合成する第１９のステップと、 を有することを特徴とする請求項１記載のレイアウト方
   法。
3. 【請求項３】 前記第１９のステップにおける、前記機
   能セルブロックのレイアウトと前記制御部のレイアウト
   とを合成する方法として、前記制御部のレイアウトが前
   記機能セルブロックのレイアウトの左右何れかに配置さ
   れる場合に、前記機能セルブロックにおける機能セル配
   列方向と、前記制御部の基本セル配列方向とが相互に直
   交するように、何れか一方のレイアウトを９０度回転し
   て、前記制約条件に適合するように両レイアウトを接続
   して合成することを特徴とする請求項２記載のレイアウ
   ト方法。