JP2667274B2 - スタンダードセルチップの開発支援装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ポリセル方式のスタンダードセルチップの
開発支援装置、特に設計した回路におけるレイアウトの
予備検証手段に関する。

［従来の技術］ 従来から、LSIのレイアウト手法としていわゆるスタ
ンダードセル方式が知られている。

この方式は、あらかじめ用意されたレイアウトセルを
用いて、チップ表面の周縁部にI/Oバッファ等の周辺セ
ルを配置し、チップ表面の内部に内部セルから構成され
るロジックコアを配置する方式である。

また、スタンダードセル方式としてはポリセル方式と
ビルディングブロック方式が知られている。これらは、
ロジックコア内部における内部セルの形状により分類さ
れている。すなわち、前者はロジックコア内部において
は内部セルがリブ状に列配置（この列をセル列と呼ぶ）
されており、かつ同一セル列に属する内部セルの高さが
均一である。後者では内部セルは縦横寸法の様々なセル
を用いる。

ここで、セルの寸法は、高さ及び幅の２種類の寸法で
表される。周辺セル及び内部セルは共に方形の形状を有
しており、セル列の方向の寸法が幅、これと垂直でチッ
プ表面に沿った方向の寸法が高さと呼ばれる。

第６図には、ポリセル方式におけるセルのレイアウト
の一例が示されている。

この図においては、チップ10表面の周縁に沿って複数
の周辺セル12が密に配置されており、チップ10表面の周
辺セル12に囲まれた部分には、周辺セル12からｗだけ隔
ててほぼ中央部にセル列14が並行配置されている。

周辺セル12には、ボンディングパッド16が付設されて
おり、このボンディングパッド16を介してチップ10上の
回路が外部接続される。

また、セル列14は、それぞれ複数の内部セル18から構
成されており、幅が必ずしも均一でなく高さがｈで均一
の内部セル18が、列状に整列配置されている。

なお、この図においては周辺セル12と内部セル18の寸
法が比較可能なほどの大小関係を有しているが、実際に
は内部セル18は非常に小さく、寸法上、周辺セル12とコ
ンパラブルではない。

第７図には、第６図に示されるような方式のセルをレ
イアウトする動作が示されている。

通常、LSIチップのレイアウトは、CAE/CAD装置により
行われており、この図に示される動作はかかる装置の動
作である。

この図においては、まず、論理セルライブラリー100
を用いて所望の回路図を作成する（102）。

ここで、論理セルとは回路の論理素子、例えば２入力
NAND、インバータ等をいい、特性情報とは、論理モデル
（論理和、否定等）、遅延モデル（応答特性）等をい
う。論理セルライブラリー100には、各論理セルの特性
情報が格納されている。

次に、回路図作成102の結果得られた回路の接続情報
と前述の特性情報とを用いてシミュレーションによる回
路の動作検証を行う（104）。シミュレーションの結
果、所望の特性が得られるようであれば引き続き次のス
テップに移るが、所望の特性が得られない場合には動作
は中断され、設計し直しとなる。

シミュレーションの結果、特性が所望のものになって
いる場合には、レイアウトセルライブラリー105を用い
てLSIチップのレイアウトを行う（106〜108）。

レイアウトセルとは、前述の内部セル18及び周辺セル
12をいい、レイアウトセルライブラリー105には、実際
の素子のパターン情報が格納されている。

すなわち、ステップ106においては、ステップ102にお
いて得られた回路の各論理セルに対応するレイアウトセ
ルの寸法及び端子位置が、レイアウトセルライブラリー
105から例えば自動配置配線システムに取り込まれ、さ
らに引き続くステップ108で、チップ10上でのセルのレ
イアウトが決定される。

［発明が解決しようとする課題］ 以上のような動作においては、例えばレイアウトの結
果、ロジックコアが周辺コア内部に入り切らない場合が
生じてしまう。

すなわち、周辺セルの個数は外部デバイスとの接続関
係に応じて、例えばI/Oの必要に応じて決定されてお
り、一方、チップ寸法を小さくするためには第６図に示
されるように周辺セルを密着隣接させ、かつできるだけ
幅の狭い周辺セルを用いる必要がある。

しかし、回路規模が大きい場合には、内部セルの個
数、すなわちロジックコアの占有面積が大きく、周辺セ
ルに包囲される平面空間からはみ出してしまうことがあ
る。

この様な場合には、回路規模の縮小や、性能の上での
妥協、コストの上での妥協などが必要になり、レイアウ
トの人的コストの増加、LSIの高価格化、性能不十分等
の問題が生じてしまう。

本発明は、この様な問題点を解決することを課題とし
てなされたものであり、レイアウト結果を回路図作成時
に事前予測することによって、レイアウトのし直しを防
止してより迅速、低コストにLSIを開発設計することが
可能なスタンダードセルチップの開発支援装置を提供す
ることを目的とする。

［課題を解決するための手段］ この様な目的の達成するために、本発明は、次のよう
な構成を有している。すなわち、第１図に示されるよう
に論理セルの特性情報及びこの論理セルに対応しその高
さが均一なレイアウトセルの寸法又は面積情報を格納す
る論理セルライブラリーａと、論理セルライブラリーａ
から論理セルの特性情報を取り込んで、この特性情報に
基づき回路を設計する回路設計手段ｂと、前記回路の各
論理セルに対応するレイアウトセルの寸法又は面積情報
を論理セルライブラリーａから取り込み、レイアウトセ
ルのうち、チップ内部のロジックコアを構成する内部セ
ルの寸法又は面積情報からロジックコアの寸法を推定
し、チップ上においてロジックコアの周縁に配置される
レイアウトセルである周辺セルを、推定されたロジック
コアの寸法及び周辺セルの寸法情報に基づき選定する周
辺セル選定手段ｃと、前記回路が実現されるよう、ロジ
ックコアを構成する内部セル及び周辺セル選定手段によ
り選定された周辺セルのチップ上へのレイアウトを決定
するレイアウト決定手段1dと、を備えることを特徴とす
る。

［作用］ 本発明においては、まず、回路設計手段ｂにより論理
セルライブラリーａから論理セルの特性情報が取り込ま
れ、この特性情報に基づき回路が設計される。次に、周
辺セル選定手段ｃにより、この回路の各論理セルに対応
するレイアウトセルの寸法又は面積情報が論理セルライ
ブラリーａから取り込まれ、内部セルの寸法又は面積情
報からロジックコアの寸法が推定される。さらに、周辺
セル選定手段ｃにより、推定されたロジックコアの寸法
及び周辺セルの寸法情報に基づき周辺セルが選定され
る。そして、レイアウト決定手段ｄにより、前記回路が
実現されるよう、内部セル及び周辺セルのチップ上への
レイアウトが決定される。

［実施例］ 以下、本発明の好適な実施例について図面に基づき説
明する。なお、第６図乃至第７図に示される従来例と同
様の構成には同一の符号を付し説明を省略する。

第２図には、本発明の一実施例に係るスタンダードセ
ルチップの開発支援装置の構成が示されている。

この図においては、論理セルの特性情報に基づき回路
を構成する共に、レイアウトセルの寸法情報に基づき本
発明の特徴に係るレイアウトの予備検証を行う回路計算
装置20が示されている、さらに、この図においては、回
路設計支援装置20に接続され、チップ10として示すよう
なレイアウトを決定する自動配置配線システム22で示さ
れている。

次に、この実施例の動作について説明する。

第３図には、この実施例の動作が示されている。

この実施例においては、論理セルライブラリー110に
は従来の特性情報に加え、各論理セルに対応するレイア
ウトセルの寸法情報、例えば幅、高さの情報が格納され
ており、ステップ102においてはこの情報が取り込まれ
る。

この後には第７図の従来例と同様にシミュレーション
104が実行され、さらに本発明の特徴に係るレイアウト
の予備検証が実行される（112）。

このレイアウトの予備検証動作につき、第４図を用い
て説明する。なお、レイアウト手法としてはポリセル方
式を仮定する。

この図においては、処理開始114直後にまずA₂,B₂につ
いての初期設定116が行われる。

ここで、A₂とは、第６図におけるセル列14と垂直方向
における周辺セル12の幅の合計であり、チップ10表面に
おける周辺セル12によって包囲される平面空間の縦方向
寸法である。また、B₂とは、セル列14と平行方向におけ
る周辺セル12の幅の合計である。ここで、説明簡略化の
ため、１個のチップ10上に配置される周辺セル12はすべ
て同一形状とする。

すると、チップ10上において周辺セル12を横方向にｍ
個、縦方向にｎ個をそれぞれ配置した場合には、A₂及び
B₂は周辺セル12の幅にそれぞれn,mを乗じた量となる。

この実施例においては、周辺セル12として、２種類の
寸法の周辺セル12を考える。この２種類の周辺セル12
は、片方の周辺セル12の幅をW₁、高さをH₁とし、他方の
幅をW₂、高さをH₂とすれば、 W₁＜W₂ H₁＞H₂ となるように設定されているものとする。

ステップ116においては、このような大小関係を有す
る２種類の周辺セル12のうち、幅の小さいほう、すなわ
ち幅がW₁である周辺セル12が選択され、この幅W₁のそれ
ぞれn,m倍がA₂,B₂に設定される。

このようにして決定された寸法A₂,B₂を用いて、セル
列14の個数Ｌの取り得る範囲が決定される（118）。

この範囲は、次の式に従って求められる。

S/（ｈ（B₂−2w））＜Ｌ＜（A₂−ｆ（Ｎ）−2w）/h …（１） ここで、Ｓはセル列14の合計面積、ｈはセル列の高
さ、ｗはセル列14と周辺セル12の間の距離、ｆ（Ｎ）は
複数のセル列14の間を走行する配線の占める面積、Ｎは
この配線の合計本数である。

式（１）の前段はB₁＜B₂を意味し、後段はA₁＜A₂を意
味している。ここで、A₁,B₁は、それぞれセル列14と垂
直の方向のロジックコアの寸法及びセル列14方向のロジ
ックコアの寸法である。すなわち、次の式によりA₁,B₁
は求め得ることになる。

A₁＝Lh＋ｆ（Ｎ）＋2w …（２） B₁＝S/（Lh）＋2w …（３） 言い換えれば、式（１）は、式（２）及び（３）を、
周辺セル12により包囲される空間とロジックコアのそれ
ぞれの占有面積の大小関係に応じて変形した式である。

ステップ118においては、このような式（１）によっ
て周辺セル12によって包囲される空間の面からのＬの制
約範囲が決定される。

次に、ステップ118において決定されたＬが取り得る
範囲のうち、適当な値が選択される（ステップ120）。

ステップ118において求められた範囲内に整数のＬが
１個しかない場合には、ステップ120においてはこの１
個が自動的に選択されるが、これ以外の場合、例えばス
テップ118において求められたＬの範囲内に整数が複数
ある場合には、装置の使用者により、または装置に予め
設定された条件に応じていずれか１個の選択が行われ、
もし整数のＬがない場合には処理が中断され、再びステ
ップ114からｎ及びｍを変更した動作が行われることと
なる。

次に、式（２）及び（３）により、A₁,B₁が決定され
る（122）。すなわち、ステップ120において選択された
Ｌが式（２）及び（３）に代入され、再帰的にA₁及びB₁
が決定される。

次に、A₁とA₂、B₁とB₂のそれぞれについて大小関係が
比較される（124）。この比較124において、A₂及びB₂が
A₁及びB₁より大きいとされた場合には、ステップ126に
移り、これ以外の場合にはステップ128に移る。

すなわち、A₁＜A₂及びB₁＞B₂が成り立つことは、周辺
セル12によって包囲される空間がロジックコアの占有空
間よりも広く、従ってロジックコアを周辺セル12によっ
て包囲される空間内に配置することが可能であることを
意味している。

従って、ステップ126においてはチップ10の縦方向の
寸法Ｙ及び横方向の寸法Ｘとして次のような値が設定さ
れる。

Ｙ＝A₂＋2H₁ …（４） Ｘ＝B₂＋2H₁ …（５） 一方、かかる条件が成立しない場合とは、周辺セル12
によって包囲される空間がロジックコアの占有空間より
も狭いことを意味している。従って、この場合には周辺
セル12として現在採用しているW₁の幅を有するものに変
え、W₂の幅を有しているものを採用しなければならない
可能性がある。

すなわち、ステップ128においては幅W₂の周辺セル12
の採用を検討すべく、A₂,B₂にステップ116における幅を
W₂に置き換えた設定が再び行われる。

ステップ128の実行後、比較130が行われる。

この比較130においては、次の式を条件式とする比較
が行われる。

A₁＋2H₁＜A₂＋2H₂ …（６） B₁＋2H₁＜B₂＋2H₂ …（７） この式（６）及び（７）が成立することは、周辺セル
12としてW₁のものを採用したほうがチップ10の面積が小
さくなることを意味している。

従って、比較130において式（６）及び（７）の条件
が成立する場合、ステップ132に移り、チップ10の寸法
Y,Xに次のような設定が行われる。

Ｙ＝A₁＋2H₁ …（８） Ｘ＝B₁＋2H₁ …（９） 式（６）及び（７）の条件が比較130において成立し
ない場合、幅W₁の周辺セル12を採用して周辺セル12を所
定間隔おいて配置させた場合もよりも、幅W₂の周辺セル
12を用いたほうがチップ10の面積が小さく、かつ無駄領
域（周辺セル等が配置されていない領域）が少ない効率
的な配置であることを意味している。

従って、比較130において条件式（６）及び（７）が
成立しない場合には、ステップ134に移り、次のような
設定が行われる。

Ｙ＝A₁＋2H₂ …（10） Ｘ＝B₁＋2H₂ …（11） ステップ126、132、134の実行後は、ステップ136に移
行して第３図におけるステップ112の動作が終了する。

この後、第７図に示される従来例と同様に、レイアウ
トセル情報の入力106、レイアウト108が実行され、ポリ
セル方式に従ってレイアウトされたLSIが得られること
になる。

第５図には、第３図及び第４図のような動作に従って
LSIのチップ10のレイアウトを行った場合の周辺セル12
の配置態様が示されている。

なお、この図においては、簡単のためにセル列14等は
省略されており、周辺セル12を等間隔に配置した場合の
配置間隔空間が斜線により示されている。

第４図において、比較124における条件が成立してス
テップ126に従うY,Xの設定が行われた場合には、第５図
（ａ）のような周辺セル12配置となる。すなわち、前述
のように比較124における条件は、比較的幅が狭いほう
の周辺セル12、すなわち幅W₁を有する周辺セル12を密接
して隣接配置した場合にロジックコアが周辺セル12によ
って包囲される空間内に納まるかどうかの条件であっ
て、この条件が成立する場合、第５図（ａ）に示される
ように幅W₁の周辺セル12が密接して配置されることとな
る。

次に、比較130における条件、すなわち式（６）及び
（７）の条件が成立してステップ132による設定が行わ
れている場合には、周辺セル12の配置は、第５図（ｂ）
に示されるようなものとなる。

すなわち、比較130における条件が成立している場合
にはW₁の周辺セル12を密接隣接配置した空間内にはロジ
ックコアは納まりきらないものの、幅W₂の周辺セル12を
採用すると、ロジックコアと周辺セル12との間の空間が
大きくなり過ぎてしまい、無駄が生じてしまうため、幅
W₁の周辺セル12を採用してこれをある間隔をもって配置
して、比較的レイアウト効率の良い周辺セル12配置が行
われる。

そして、比較130の条件が成立せず、ステップ134の設
定が行われた場合には、第５図（ｃ）に示されるような
周辺セル12の配置となる。

この場合、周辺セル12として幅W₁のものよりもW₂のも
のを採用したほうが無駄領域が少なく、チップ10の面積
が小さいものが得られることが期待されるため、周辺セ
ル12として幅W₂のものが採用され、この結果、第５図
（ｃ）に示されるような配置となる。

このように実際のレイアウト108に移行する前に周辺
セル12の寸法を選択しておくことによって、現在採用し
ている回路構成がどの程度の寸法のチップ10で実現可能
かどうかに目途をつけることができ、回路規模の縮小に
係る再設計作業が省略可能となり、より効率的なLSIレ
イアウト作業を実現することができる。

なお、周辺セル12として２種類の寸法のものだけでな
く、これ以上の寸法のものを用いてもかまわない。

［発明の効果］ 以上説明したように、本発明によれば、レイアウトに
先立ち所定の配置効率を確保可能な周辺セルを寸法に基
づき選定するようにしたため、ロジックコアが周辺セル
に包囲される平面空間からはみ出してしまうような事態
が防止され、回路規模の縮小、性能上での妥協、コスト
上での妥協等をレイアウト実施後に行うことが不要とな
り、従って、スタンダードセルチップの開発期間の短縮
とレイアウトにかかるコストの低減、LSIの性能確保が
可能となる。

【図面の簡単な説明】

第１図は、本発明に係るスタンダードセルチップの開発
支援装置の構成を示すブロック図、 第２図は、本発明の一実施例にかかるスタンダードセル
チップ開発支援装置の構成を示すブロック図、 第３図は、この実施例におけるレイアウト動作の流れを
示すフローチャート図、 第４図は、この実施例におけるレイアウトの予備検証動
作の流れを示すフローチャート図、 第５図は、この実施例におけるレイアウトの態様を示す
配置図であって、第５図（ａ）〜（ｃ）はそれぞれレイ
アウトの予備検証動作の分岐に伴うレイアウトの態様を
示す配置図、 第６図は、ポリセル方式におけるセルのレイアウトを示
す配置図、 第７図は、従来のスタンダードセルチップの開発支援装
置の一例に係るレイアウト動作の流れを示すフローチャ
ート図である。 ａ……論理セルライブラリー ｂ……回路設計手段 ｃ……周辺セル選定手段 ｄ……レイアウト決定手段 10……チップ 12……周辺セル 18……内部セル ｈ……内部セルの高さ W₁,W₂……周辺セルの幅 H₁,H₂……周辺セルの高さ Y,X……チップの寸法

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】論理セルの特性情報及びこの論理セルに対
   応しその高さが均一なレイアウトセルの寸法又は面積情
   報を格納する論理セルライブラリーと、 論理セルライブラリーから論理セルの特性情報を取り込
   んで、この特性情報に基づき回路を設計する回路設計手
   段と、 前記回路の各論理セルに対応するレイアウトセルの寸法
   又は面積情報を論理セルライブラリーから取り込み、レ
   イアウトセルのうち、チップ内部のロジックコアを構成
   する内部セルの寸法又は面積情報から、ロジックコアの
   寸法を推定し、チップ上においてロジックコアの周縁に
   配置されるレイアウトセルである周辺セルを、推定され
   たロジックコアの寸法及び周辺セルの寸法情報に基づき
   選定する周辺セル選定手段と、 前記回路が実現されるよう、ロジックコアを構成する内
   部セル及び周辺セル選定手段により選定された周辺セル
   のチップ上へのレイアウトを決定するレイアウト決定手
   段と、 を備えることを特徴とするスタンダードセルチップの開
   発支援装置。