JP7009039B2 - 半導体集積回路のレイアウト設計装置及びレイアウト設計用プログラム - Google Patents
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回路図の素子規模によって、配置面積の大小さまざまな形状のマクロセルをチップ状に配置する場合にデッドスペースが増加することになった。これによって、レイアウト面積当たりのトランジスタ集積率の低下を招来することになり、場合によっては決められたチップ面積に全てのマクロセルが収まりきらないことにつながるものであった。
S14 面積算出手段
S15、S16 形状情報選択手段
S17 検証手段
S18 デッドスペース検出手段
S21 空面積形状取得手段
S22 素子配置手段
Claims (11)
- マクロセルを規定する回路図情報と回路レイアウト情報とが含まれた階層データを用い、マクロセルを階層的に組み上げて半導体集積回路のレイアウト設計を行うレイアウト設計装置において、
回路図情報に基づきマクロセルに含まれる素子数を算出する素子数算出手段と、
回路レイアウト情報と素子数情報とに基づくマクロセル領域の面積を算出する面積算出手段と、
1つの面積に対応してマクロセル領域の複数の形状情報がセットになったセット情報が、複数の面積に対応して複数セット記憶された領域形状データファイルと、
半導体集積回路チップ内で隣接するマクロセル領域の形状情報を解析し、前記領域形状データファイルから最適な形状情報を選択する形状情報選択手段と
を具備することを特徴とするレイアウト設計装置。 - 形状情報が選択されたときに、適切なレイアウトとなったかを検証する検証手段と、
前記検証手段により適切なレイアウトでないことが検出された場合に、前記形状情報選択手段による解析と選択とを改めて行わせる再試行指示手段と
を具備することを特徴とする請求項1に記載のレイアウト設計装置。 - 前記形状情報選択手段は、面積と素子数とに基づき配置効率を求め、配置効率の高い形状情報を選択することを特徴とする請求項1または2に記載のレイアウト設計装置。
- マクロセル領域の形状情報には、四角形の形状情報以外に、四角形の一辺から別の四角形が突出した形状の情報、四角形の一辺から別の四角形の領域を削除した形状の情報が含まれることを特徴とする請求項1乃至3のいずれか1項に記載のレイアウト設計装置。
- チップ内にマクロセル領域間の間隙エリアであるデッドスペースを検出するデッドスペース検出手段を備え、
前記再試行指示手段は、検出されたデッドスペースが所定以上の面積の場合に適切なレイアウトでない、ことを検出することを特徴とする請求項2に記載のレイアウト設計装置。 - デッドスペースの面積形状を求める空面積形状取得手段と、
デッドスペースに配置すべき素子毎に面積形状情報が記憶された素子形状データファイルと、
前記空面積形状取得手段により求められた面積形状に基づき前記素子形状データファイルを検索して適応する素子を選択して前記デッドスペースに配置する素子配置手段と
を具備することを特徴とする請求項5に記載のレイアウト設計装置。 - 1つの面積に対応してマクロセル領域の複数の形状情報がセットになったセット情報が、複数の面積に対応して複数セット記憶された領域形状データファイルを有し、マクロセルを規定する回路図情報と回路レイアウト情報とが含まれた階層データを用い、マクロセルを階層的に組み上げて半導体集積回路のレイアウト設計を行うレイアウト設計装置のコンピュータを、
回路図情報に基づきマクロセルに含まれる素子数を算出する素子数算出手段、
回路レイアウト情報と素子数情報とに基づくマクロセル領域の面積を算出する面積算出手段、
半導体集積回路チップ内で隣接するマクロセル領域の形状情報を解析し、前記領域形状データファイルから最適な形状情報を選択する形状情報選択手段
として機能させることを特徴とするレイアウト設計用プログラム。 - 前記コンピュータを更に、
形状情報が選択されたときに、適切なレイアウトとなったかを検証する検証手段、
検証手段により適切なレイアウトでないことが検出された場合に、前記形状情報選択手段による解析と選択とを改めて行わせる再試行指示手段
として機能させることを特徴とする請求項7に記載のレイアウト設計用プログラム。 - 前記コンピュータを前記形状情報選択手段として、面積と素子数とに基づき配置効率を求め、配置効率の高い形状情報を選択するように機能させることを特徴とする請求項7または8に記載のレイアウト設計用プログラム。
- 前記コンピュータを更に、チップ内にマクロセル領域間の間隙エリアであるデッドスペースを検出するデッドスペース検出手段として機能させ、
前記コンピュータを前記再試行指示手段として、検出されたデッドスペースが所定以上の面積の場合に適切なレイアウトでない、ことを検出するように機能させることを特徴とする請求項8に記載のレイアウト設計用プログラム。 - 前記コンピュータは、デッドスペースに配置すべき素子毎に面積形状情報が記憶された素子形状データファイルを備え、
前記コンピュータを更に、
デッドスペースの面積形状を求める空面積形状取得手段、
前記空面積形状取得手段により求められた面積形状に基づき前記素子形状データファイルを検索して適応する素子を選択して前記デッドスペースに配置する素子配置手段
として機能させることを特徴とする請求項10に記載のレイアウト設計用プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2018097293A JP7009039B2 (ja) | 2018-05-21 | 2018-05-21 | 半導体集積回路のレイアウト設計装置及びレイアウト設計用プログラム |
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Publications (3)
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Country Status (1)
Country | Link |
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JP (1) | JP7009039B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006155119A (ja) | 2004-11-29 | 2006-06-15 | Fujitsu Ltd | Lsi物理設計方法、プログラム及び装置 |
JP2006277668A (ja) | 2005-03-30 | 2006-10-12 | Fujitsu Ltd | レイアウト設計方法及びレイアウト設計装置 |
JP2008299686A (ja) | 2007-06-01 | 2008-12-11 | Renesas Technology Corp | 半導体集積回路の設計装置および設計方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2858677B2 (ja) * | 1991-02-12 | 1999-02-17 | 松下電子工業株式会社 | 半導体集積回路のマスクレイアウト方法 |
JPH11306208A (ja) * | 1998-04-16 | 1999-11-05 | Fujitsu Ltd | フロアプラン方法およびフロアプラン装置並びにフロアプランプログラムを記録したコンピュータ読取可能な記録媒体 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2008299686A (ja) | 2007-06-01 | 2008-12-11 | Renesas Technology Corp | 半導体集積回路の設計装置および設計方法 |
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JP2019204171A (ja) | 2019-11-28 |
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