JPH1117157A - フロアープランレイアウトシステム - Google Patents
フロアープランレイアウトシステムInfo
- Publication number
- JPH1117157A JPH1117157A JP9166405A JP16640597A JPH1117157A JP H1117157 A JPH1117157 A JP H1117157A JP 9166405 A JP9166405 A JP 9166405A JP 16640597 A JP16640597 A JP 16640597A JP H1117157 A JPH1117157 A JP H1117157A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- groups
- wiring
- layout
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ゲートアレイ、スタンダードセル回路のレイア
ウト手法に関し、フロアープランレイアウトにおいて、
グループ間接続の配線は仮想配線値との誤差が大きく、
仮想配置配線レベルにおいて条件を満たす結果を予想し
にくい。また、配線長が長大な場合に、過大な消費電力
を費やす可能性がある。 【解決手段】フロアープランレイアウトにおいて、グル
ープ間接続の分岐配線の時、各グループ内相互の回路ブ
ロック４４〜４６を近づけて配置することにより、実配
線と仮想配線の遅延値の誤差が低減できる。また、全配
線のスイッチング情報を持つことで、消費電力を抑えた
配置・配線が可能となる。 【効果】グループ間にまたがる配線の実遅延値と仮想配
線遅延値との誤差を低減させ、かつ消費電力を抑えたレ
イアウトシステムを提供できる。
ウト手法に関し、フロアープランレイアウトにおいて、
グループ間接続の配線は仮想配線値との誤差が大きく、
仮想配置配線レベルにおいて条件を満たす結果を予想し
にくい。また、配線長が長大な場合に、過大な消費電力
を費やす可能性がある。 【解決手段】フロアープランレイアウトにおいて、グル
ープ間接続の分岐配線の時、各グループ内相互の回路ブ
ロック４４〜４６を近づけて配置することにより、実配
線と仮想配線の遅延値の誤差が低減できる。また、全配
線のスイッチング情報を持つことで、消費電力を抑えた
配置・配線が可能となる。 【効果】グループ間にまたがる配線の実遅延値と仮想配
線遅延値との誤差を低減させ、かつ消費電力を抑えたレ
イアウトシステムを提供できる。
Description
【０００１】
【発明の属する技術分野】この発明は、ゲートアレイ、
スタンダードセル回路のレイアウト手法に関する。
スタンダードセル回路のレイアウト手法に関する。
【０００２】
【従来の技術】半導体製造技術の微細化に伴い、回路の
遅延値算出の要因が、回路内のセル自身の持つ固定遅延
より、各セル間を接続する配線の遅延に起因してきてい
る。レイアウトの前工程で用いた仮想の配線遅延値とレ
イアウト後の配線遅延値との誤差を低減する代表的な手
段として、フロアープランレイアウト、レイアウト後の
バックアノテーション、タイミングドリブンレイアウト
などがある。
遅延値算出の要因が、回路内のセル自身の持つ固定遅延
より、各セル間を接続する配線の遅延に起因してきてい
る。レイアウトの前工程で用いた仮想の配線遅延値とレ
イアウト後の配線遅延値との誤差を低減する代表的な手
段として、フロアープランレイアウト、レイアウト後の
バックアノテーション、タイミングドリブンレイアウト
などがある。
【０００３】上記はいずれもレイアウト時の配線長を抑
えて仮想配線遅延値との誤差を埋めようとする手法であ
る。中でもフロアープランレイアウトは、大規模回路を
扱う上での有効なレイアウト手法として用いられてい
る。
えて仮想配線遅延値との誤差を埋めようとする手法であ
る。中でもフロアープランレイアウトは、大規模回路を
扱う上での有効なレイアウト手法として用いられてい
る。
【０００４】ここで、従来技術におけるフロアープラン
レイアウトを取り上げ、説明する。図１は、従来技術に
おけるフロアープランレイアウトのフロー図である。レ
イアウト前の大規模回路の設計段階においては、複数の
回路ブロックに分割して回路設計（１１）が行われる。
レイアウトを取り上げ、説明する。図１は、従来技術に
おけるフロアープランレイアウトのフロー図である。レ
イアウト前の大規模回路の設計段階においては、複数の
回路ブロックに分割して回路設計（１１）が行われる。
【０００５】回路設計が終了したのち、各ブロック間の
遅延制約、配線数、ブロック回路規模を考慮しながら、
回路ブロックのグルーピング（１２）が行われる。各回
路ブロックを幾つかのグループに分類したのち、グルー
ピング情報を従来のＩＣレイアウトシステムに入力、グ
ループレベルでレイアウトが行われる。
遅延制約、配線数、ブロック回路規模を考慮しながら、
回路ブロックのグルーピング（１２）が行われる。各回
路ブロックを幾つかのグループに分類したのち、グルー
ピング情報を従来のＩＣレイアウトシステムに入力、グ
ループレベルでレイアウトが行われる。
【０００６】複雑な回路ブロック間接続は、フロアープ
ランニング（１３）により、一定の範囲内に配置される
ことが保証される。
ランニング（１３）により、一定の範囲内に配置される
ことが保証される。
【０００７】ＩＣレイアウトシステムでは、セルの仮想
配置情報を基に、固有遅延＋配線遅延を算出（１４）、
予め設定した、タイミング制約条件との比較（１５）を
行い、条件を満たしたのち、実配置配線（１６）を実行
する。
配置情報を基に、固有遅延＋配線遅延を算出（１４）、
予め設定した、タイミング制約条件との比較（１５）を
行い、条件を満たしたのち、実配置配線（１６）を実行
する。
【０００８】このように、上記の従来技術は、グループ
内部の配線についてのみ仮想配線遅延値との誤差を埋め
ようとするものであり、グループ間の配線における仮想
配線遅延値と実遅延値の誤差に対しては考慮されていな
い。
内部の配線についてのみ仮想配線遅延値との誤差を埋め
ようとするものであり、グループ間の配線における仮想
配線遅延値と実遅延値の誤差に対しては考慮されていな
い。
【０００９】図３を基に説明する。図３はフロアープラ
ンによってグループ化された３１、３２、３３の内部に
それぞれ存在する回路ブロック３４、３５、３６の接続
関係を示した図である。グループ間接続の配線長は、グ
ループ内部のブロック間接続（３７と３４）の配線長よ
りも相対的に長くなり、配線３８は、３４から３５、３
６へと分岐する配線であるため、仮想配線遅延値と実配
線遅延値との誤差は無視できないほど大きくなる。
ンによってグループ化された３１、３２、３３の内部に
それぞれ存在する回路ブロック３４、３５、３６の接続
関係を示した図である。グループ間接続の配線長は、グ
ループ内部のブロック間接続（３７と３４）の配線長よ
りも相対的に長くなり、配線３８は、３４から３５、３
６へと分岐する配線であるため、仮想配線遅延値と実配
線遅延値との誤差は無視できないほど大きくなる。
【００１０】前述した図１のフロアープランレイアウト
のフローにおいて、制約条件との比較（１５）を正確に
行うためには、以上の課題を解決する必要がある。
のフローにおいて、制約条件との比較（１５）を正確に
行うためには、以上の課題を解決する必要がある。
【００１１】また、今日の半導体製造技術においては、
各種携帯端末機器の普及に伴い、消費電力の低減が必要
不可欠となっている。従来のフロアープランレイアウト
手法においては、グループ間の配線接続において消費電
力を考慮した配線接続は行われていない。従来技術にお
いて、スイッチング率の高い配線が、グループ間におい
て長大な配線を形成した場合、過大な電力を消費する原
因となる。
各種携帯端末機器の普及に伴い、消費電力の低減が必要
不可欠となっている。従来のフロアープランレイアウト
手法においては、グループ間の配線接続において消費電
力を考慮した配線接続は行われていない。従来技術にお
いて、スイッチング率の高い配線が、グループ間におい
て長大な配線を形成した場合、過大な電力を消費する原
因となる。
【００１２】
【発明が解決しようとする課題】従来のフロアープラン
レイアウトでは、レイアウトの前工程である論理設計、
論理検証時で使用した仮想配線容量値に、レイアウト後
の配線容量値を近づけることを目的としている。手段と
してはいずれもレイアウト時に配線長を抑えることによ
り配線遅延値を仮想配線遅延値に近づけようとしてい
る。しかし、前述した通り、グループ間にまたがる配線
においては、配線長が考慮されておらず、特に配線が分
岐している場合においては仮想配線遅延値と実配線遅延
値との誤差は増大する。この状態で、スイッチング率の
高い配線がグループ間に接続された場合、過大な電力を
消費する原因となる。
レイアウトでは、レイアウトの前工程である論理設計、
論理検証時で使用した仮想配線容量値に、レイアウト後
の配線容量値を近づけることを目的としている。手段と
してはいずれもレイアウト時に配線長を抑えることによ
り配線遅延値を仮想配線遅延値に近づけようとしてい
る。しかし、前述した通り、グループ間にまたがる配線
においては、配線長が考慮されておらず、特に配線が分
岐している場合においては仮想配線遅延値と実配線遅延
値との誤差は増大する。この状態で、スイッチング率の
高い配線がグループ間に接続された場合、過大な電力を
消費する原因となる。
【００１３】本発明の目的は、フロアープランレイアウ
トにおいて、グループ間に分岐した配線長を均等に保こ
とで仮想配線遅延値との誤差を低減し、かつグループ間
にまたがるスイッチング率の高い配線長を抑えること
で、消費電力の低減を図り、高品質のＩＣを提供するこ
とにある。
トにおいて、グループ間に分岐した配線長を均等に保こ
とで仮想配線遅延値との誤差を低減し、かつグループ間
にまたがるスイッチング率の高い配線長を抑えること
で、消費電力の低減を図り、高品質のＩＣを提供するこ
とにある。
【００１４】
【課題を解決するための手段】半導体回路を設計するＩ
Ｃレイアウトシステムにおいて、前記半導体回路を構成
するグループ間において複数の分岐配線が存在し、前記
半導体回路を構成するグループ間の配線分岐情報を取り
込む手段を有し、前記の情報を基にして分岐の大小関係
を判断し、前記の判断結果からグループ内回路ブロック
の配置を行うことを特徴とするフロアープランレイアウ
トシステム。
Ｃレイアウトシステムにおいて、前記半導体回路を構成
するグループ間において複数の分岐配線が存在し、前記
半導体回路を構成するグループ間の配線分岐情報を取り
込む手段を有し、前記の情報を基にして分岐の大小関係
を判断し、前記の判断結果からグループ内回路ブロック
の配置を行うことを特徴とするフロアープランレイアウ
トシステム。
【００１５】更に、グループ間にまたがる複数配線のス
イッチング率情報を取り込む手段を有し、前記の情報を
基にしてスイッチング率の大小を判断し、前記の判断結
果からグループ内回路ブロックの配置を行うことを特徴
とするフロアープランレイアウトシステム。
イッチング率情報を取り込む手段を有し、前記の情報を
基にしてスイッチング率の大小を判断し、前記の判断結
果からグループ内回路ブロックの配置を行うことを特徴
とするフロアープランレイアウトシステム。
【００１６】
【発明の実施の形態】以下、本発明のＩＣレイアウトシ
ステムの実施例を図面を用いて説明する。
ステムの実施例を図面を用いて説明する。
【００１７】図２は本発明によるフロアープランレイア
ウトフロー図である。大規模回路の設計において、複数
のブロックに分割して回路設計（２１）を行う。ネット
リストレベルでのシミュレーション（２２）を行い、消
費電力解析ツールを用いて、全ネットのスイッチング率
の算出（２３）を行う。各ブロック間の遅延制約、配線
数、ブロック回路規模を考慮しながら、回路ブロックの
グルーピング（２４）を行う。各回路ブロックを複数の
グループに分類したのち、グルーピング情報を本発明の
ＩＣレイアウトシステムに入力、グループレベルでレイ
アウトを行う。複雑な回路ブロック接続は、フロアープ
ランニング（２５）により、決められたグループ内に配
置される。この時、各グループ内部に存在するそれぞれ
の回路ブロックは、以下の優先順位に該当する回路ブロ
ックから、互いに接続される回路ブロックとの配線長を
縮めるように各グループ内部に配置されていく。配置優
先順位は、以下（１）、（２）の通り。
ウトフロー図である。大規模回路の設計において、複数
のブロックに分割して回路設計（２１）を行う。ネット
リストレベルでのシミュレーション（２２）を行い、消
費電力解析ツールを用いて、全ネットのスイッチング率
の算出（２３）を行う。各ブロック間の遅延制約、配線
数、ブロック回路規模を考慮しながら、回路ブロックの
グルーピング（２４）を行う。各回路ブロックを複数の
グループに分類したのち、グルーピング情報を本発明の
ＩＣレイアウトシステムに入力、グループレベルでレイ
アウトを行う。複雑な回路ブロック接続は、フロアープ
ランニング（２５）により、決められたグループ内に配
置される。この時、各グループ内部に存在するそれぞれ
の回路ブロックは、以下の優先順位に該当する回路ブロ
ックから、互いに接続される回路ブロックとの配線長を
縮めるように各グループ内部に配置されていく。配置優
先順位は、以下（１）、（２）の通り。
【００１８】（１）グループ外部と分岐配線で接続され
ている回路ブロックから配置され、更に分岐数の最も多
い回路ブロックから接続されていく。（２）グループ間
にまたがる分岐配線を引き終えたのち、グループ間にま
たがるスイッチング率（反転率）の高い配線が接続され
る。実施例を図４に示す。図４は、本発明の機能を従来
例の図３に適用した時の変換結果である。配線３８が配
線４８へ変化したことにより、配線容量は減少し、仮想
配線遅延と実配線遅延値との誤差は低減される。
ている回路ブロックから配置され、更に分岐数の最も多
い回路ブロックから接続されていく。（２）グループ間
にまたがる分岐配線を引き終えたのち、グループ間にま
たがるスイッチング率（反転率）の高い配線が接続され
る。実施例を図４に示す。図４は、本発明の機能を従来
例の図３に適用した時の変換結果である。配線３８が配
線４８へ変化したことにより、配線容量は減少し、仮想
配線遅延と実配線遅延値との誤差は低減される。
【００１９】
【発明の効果】以上説明したように本発明によれば、フ
ロアープランレイアウトにおいて、グループ間にまたが
る配線の実遅延値と仮想配線遅延値との誤差を低減さ
せ、かつ消費電力を抑えたレイアウトシステムを提供で
きる。
ロアープランレイアウトにおいて、グループ間にまたが
る配線の実遅延値と仮想配線遅延値との誤差を低減さ
せ、かつ消費電力を抑えたレイアウトシステムを提供で
きる。
【図１】従来技術のフロアープランレイアウトフローを
示す図。
示す図。
【図２】本発明を用いたフロアープランレイアウトフロ
ーを示す図。
ーを示す図。
【図３】従来技術のフロアープランレイアウト結果を示
す図。
す図。
【図４】本発明を用いたフロアープランレイアウトフロ
ーを示す図。
ーを示す図。
１１、１２、１３、１４、１５、１６、２１、２２、２
３、２４、２５、２６、２７はフロアープランレイアウ
トを構成する各ブロック部、３１、３２、３３、４１、
４２、４３はフロアープランレイアウト時のグループ、
３４、３５、３６、３７、４４、４５、４６、４７は回
路ブロック、３８、４８はグループを超えた回路ブロッ
ク間の配線である。
３、２４、２５、２６、２７はフロアープランレイアウ
トを構成する各ブロック部、３１、３２、３３、４１、
４２、４３はフロアープランレイアウト時のグループ、
３４、３５、３６、３７、４４、４５、４６、４７は回
路ブロック、３８、４８はグループを超えた回路ブロッ
ク間の配線である。
Claims (2)
- 【請求項１】半導体回路を設計するＩＣレイアウトシス
テムにおいて、前記半導体回路を構成する各グループ間
において複数の分岐配線が存在し、前記半導体回路を構
成するグループ間の配線分岐情報を取り込む手段を有
し、前記の情報を基にして分岐の大小関係を判断し、前
記の判断結果からグループ内回路ブロックの配置を行う
ことを特徴とするフロアープランレイアウトシステム。 - 【請求項２】請求項１記載の半導体回路を設計するＩＣ
レイアウトシステムにおいて、前記グループ間に存在す
る複数配線のスイッチング率情報を取り込む手段を有
し、前記の情報を基にしてスイッチング率の大小を判断
し、前記の判断結果からグループ内回路ブロックの配置
を行うことを特徴とするフロアープランレイアウトシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166405A JPH1117157A (ja) | 1997-06-23 | 1997-06-23 | フロアープランレイアウトシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166405A JPH1117157A (ja) | 1997-06-23 | 1997-06-23 | フロアープランレイアウトシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117157A true JPH1117157A (ja) | 1999-01-22 |
Family
ID=15830819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9166405A Withdrawn JPH1117157A (ja) | 1997-06-23 | 1997-06-23 | フロアープランレイアウトシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023119636A1 (ja) * | 2021-12-24 | 2023-06-29 | 株式会社オンテック | プリント基板設計装置およびプリント基板設計プログラム |
-
1997
- 1997-06-23 JP JP9166405A patent/JPH1117157A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023119636A1 (ja) * | 2021-12-24 | 2023-06-29 | 株式会社オンテック | プリント基板設計装置およびプリント基板設計プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |