CN117236251A - 自动调节时序器件输入信号保持时间裕量的方法及系统 - Google Patents
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Abstract
自动调节时序器件输入信号保持时间裕量的方法及系统，通过获取硬件结构时钟约束、用户设计时钟需求信息，遍历需要布线连接的信号集合，构建需要使用时钟互联资源的信号集合，按照信号连接的重要程度对该集合的信号进行排序，遍历时钟信号集合，依次统计该信号的各目标点在划分子区域的数量，遍历该信号的所有终点，判断分布的区域时钟点是否超出，检查该信号的所有目标点是否均不能使用时钟互联资源，如果该信号有至少一个可以使用时钟互联资源，数量增加1，时钟信号集布线完成，再布线非时钟信号，因此能够有效地提高时钟互联资源的利用率，调节资源使用，提高布通率，提高FPGA芯片的性能，具有极高的推广价值。
Description
技术领域
本发明涉及集成电路的技术领域，尤其涉及一种自动调节时序器件输入信号保持时间裕量的方法，以及自动调节时序器件输入信号保持时间裕量的系统。
背景技术
FPGA( Field-programmable Gate Array，现场可编程门阵列) EDA软件通过对硬件电路进行综合映射、装箱、布局后，通过布线技术，将具有特定功能的可编程逻辑簇（CLB，Cluster Logic Block）中的可编程逻辑单元（LE）连接起来，用以实现特定电路的功能。CLB是由多个相同的可编程LE组成，常用数量为10。LE（Logic Element，逻辑单元），可以接收数据和控制信号，完成组合逻辑或者寄存逻辑的运算，实现子电路的功能。
FPGA的布线的对象为LE的输入、输出端口。输入端口常为目标点，输出端口常为起始点。有些特殊的设计，布线对象为CLB上的输入、输出端口。
FPGA布线常规流程如下：（1）布线预处理阶段：①获取PLACE后带有位置坐标的网表文件，根据布线结构特点，构建用户网表文件的数据结构；②获取芯片经过结构建模后的文件，根据布线特点，构建芯片的数据结构；（2）布线阶段：将信号依据重要程度排序，重要的信号优先布线。依次对排序后的信号依据路由协商算法，寻找一条最优路径，不考虑资源冲突点（不同的信号使用了相同的点）。（3）布线后检测阶段：当所有信号布线完成，依次对布线路径经过的节点检测，如果有不同的信号共用了相同的点，即为布线不成功，返回流程（2）继续布线，直至布线成功或者超过预设的布线次数仍不成功，退出布线模块。
FPGA布线是通过使用可编程互联资源实现信号连接和信息传递，通过信号的传递，实现配置资源协同工作，实现用户设计电路功能。FPGA内部可编程互联资源，根据实际电路需求，通常主要分为时钟互联资源和非时钟互联资源。这些互联资源，在出厂之前已经完全固定，通用的时钟网络结构为树型，全芯片均匀分布。在实际FPGA电路中，时钟信号非常重要，芯片内部所有的同步逻辑都是基于时钟信号运行的。但实际芯片结构中，可供时钟信号使用的可编程互联资源是稀少而珍贵的，信号之间往往需要竞争协商才能取得时钟可编程互联资源的使用权。如果时钟可编程互联资源及时钟信号数量匹配不合理，更有甚者会导致布线失败。传统的FPGA时钟信号的数量，是芯片可承受的最大数量的百分比，留有一定余量，是一个经验值。由于无法精确匹配结构支持的数量，常常会引起时钟互联资源数量拥塞，导致布线失败。此种情况下，可以尝试手动减少时钟信号数量，降低时钟互联资源的使用，减少拥塞竞争，提高布线成功率。但是，可能会造成时钟互联资源的浪费，使部分需要使用时钟资源的信号，使用了普通信号，从而降低了电路频率，容易引起电路功能错误。
发明内容
为克服现有技术的缺陷，本发明要解决的技术问题是提供了一种自动调节时序器件输入信号保持时间裕量的方法，其能够有效地提高时钟互联资源的利用率，调节资源使用，提高布通率，提高FPGA芯片的性能，还能够扩展到其他FPGA类型时钟架构中，具有极高的推广价值。
本发明的技术方案是：这种自动调节时序器件输入信号保持时间裕量的方法，其包括以下步骤：
（1）获取硬件结构时钟约束；
（2）获取用户设计时钟需求信息；
（3）遍历需要布线连接的信号集合，构建需要使用时钟互联资源的信号集合，称为时钟信号集合，并按照信号连接的重要程度对该集合的信号进行排序，重要的信号排序在前；
（4）遍历时钟信号集合，依次统计该信号的各目标点在子区域的数量，目标点是指在电路中逻辑块的输入引脚，整个FPGA 芯片的区域划分形成若干个子区域，同一个信号有多个目标点在同一个子区域，只计算一次；
（5）判断总数量是否超出结构可支持的最大数量，是则执行步骤（6），否则执行步骤（7），总数量是指统计到达某一子区域、使用时钟互联资源信号的总数；
（6）将剩下的信号全部下时钟网络，下时钟网络是指不使用时钟网络资源布线，跳转步骤（11）；
（7）遍历该信号的所有终点，判断分布的区域时钟点是否超出，是则执行步骤（8），否则执行步骤（9）；
（8）设置该信号的该终点不能使用时钟互联资源；
（9）检查该信号的所有目标点是否均不能使用时钟互联资源，是则该信号标记为不使用时钟互联资源的信号，否则如果该信号有至少一个信号可以使用时钟互联资源，则统计使用时钟互联资源的信号数量增加1；
（10）如果使用时钟互联资源的信号数量超过结构可支持的最大数量，则时钟信号集未遍历的信号，均标记为不使用时钟互联资料的信号；
（11）在布线流程中，遍历所有的信号集，优先布线属性标记为时钟的信号，时钟信号集布线完成，再布线非时钟信号。
本发明通过获取硬件结构时钟约束，获取用户设计时钟需求信息，遍历需要布线连接的信号集合，构建需要使用时钟互联资源的信号集合，按照信号连接的重要程度对该集合的信号进行排序，遍历时钟信号集合，依次统计该信号的各目标点在划分子区域的数量，遍历该信号的所有终点，判断分布的区域时钟点是否超出，是则设置该信号的该终点不能使用时钟互联资源，检查该信号的所有目标点是否均不能使用时钟互联资源，是则该信号标记为不使用时钟互联资源的信号，否则如果该信号有至少一个信号可以使用时钟互联资源，则统计使用时钟互联资源的信号数量增加1，在布线流程中，遍历所有的信号集，优先布线属性标记为时钟的信号，时钟信号集布线完成，再布线非时钟信号，因此能够有效地提高时钟互联资源的利用率，调节资源使用，提高布通率，提高FPGA芯片的性能，还能够扩展到其他FPGA类型时钟架构中，具有极高的推广价值。
还提供了一种自动调节时序器件输入信号保持时间裕量的系统，其包括：
第一获取模块，其配置来获取硬件结构时钟约束；
第二获取模块，其配置来获取用户设计时钟需求信息；
第一遍历模块，其配置来遍历需要布线连接的信号集合，构建需要使用时钟互联资源的信号集合，称为时钟信号集合，并按照信号连接的重要程度对该集合的信号进行排序，重要的信号排序在前；
第二遍历模块，其配置来遍历时钟信号集合，依次统计该信号的各目标点在划分子区域的数量，同一个信号有多个目标点在同一个子区域，只计算一次；
检查模块，其配置来检查信号的所有目标点是否均不能使用时钟互联资源，是则该信号标记为不使用时钟互联资源的信号，否则如果该信号有至少一个信号可以使用时钟互联资源，则统计使用时钟互联资源的信号数量增加1；
布线模块，其配置来在布线流程中，遍历所有的信号集，优先布线属性标记为时钟的信号，时钟信号集布线完成，再布线非时钟信号。
附图说明
图1示出了根据本发明的自动调节时序器件输入信号保持时间裕量的方法的流程图。
具体实施方式
如图1所示，这种自动调节时序器件输入信号保持时间裕量的方法，其包括以下步骤：
（1）获取硬件结构时钟约束；
（2）获取用户设计时钟需求信息；
（3）遍历需要布线连接的信号集合，构建需要使用时钟互联资源的信号集合，称为时钟信号集合，并按照信号连接的重要程度对该集合的信号进行排序，重要的信号排序在前；
（4）遍历时钟信号集合，依次统计该信号的各目标点在子区域的数量，目标点是指在电路中逻辑块的输入引脚，整个FPGA 芯片的区域划分形成若干个子区域，同一个信号有多个目标点在同一个子区域，只计算一次；
（5）判断总数量是否超出结构可支持的最大数量，是则执行步骤（6），否则执行步骤（7），总数量是指统计到达某一子区域、使用时钟互联资源信号的总数；
（6）将剩下的信号全部下时钟网络，下时钟网络是指不使用时钟网络资源布线，跳转步骤（11）；
（7）遍历该信号的所有终点，判断分布的区域时钟点是否超出，是则执行步骤（8），否则执行步骤（9）；
（8）设置该信号的该终点不能使用时钟互联资源；
（9）检查该信号的所有目标点是否均不能使用时钟互联资源，是则该信号标记为不使用时钟互联资源的信号，否则如果该信号有至少一个信号可以使用时钟互联资源，则统计使用时钟互联资源的信号数量增加1；
（10）如果使用时钟互联资源的信号数量超过结构可支持的最大数量，则时钟信号集未遍历的信号，均标记为不使用时钟互联资料的信号；
（11）在布线流程中，遍历所有的信号集，优先布线属性标记为时钟的信号，时钟信号集布线完成，再布线非时钟信号。
本发明通过获取硬件结构时钟约束，获取用户设计时钟需求信息，遍历需要布线连接的信号集合，构建需要使用时钟互联资源的信号集合，按照信号连接的重要程度对该集合的信号进行排序，遍历时钟信号集合，依次统计该信号的各目标点在划分子区域的数量，遍历该信号的所有终点，判断分布的区域时钟点是否超出，是则设置该信号的该终点不能使用时钟互联资源，检查该信号的所有目标点是否均不能使用时钟互联资源，是则该信号标记为不使用时钟互联资源的信号，否则如果该信号有至少一个信号可以使用时钟互联资源，则统计使用时钟互联资源的信号数量增加1，在布线流程中，遍历所有的信号集，优先布线属性标记为时钟的信号，时钟信号集布线完成，再布线非时钟信号，因此能够有效地提高时钟互联资源的利用率，调节资源使用，提高布通率，提高FPGA芯片的性能，还能够扩展到其他FPGA类型时钟架构中，具有极高的推广价值。
首先，所述步骤（1）中，硬件结构时钟网络资源分析及统计时，根据硬件结构图，将其转换成区域约束图，具体到坐标位。
其次，所述步骤（1）中，获取用户设计电路时钟互联资源使用情况，并根据硬件结构设计的时钟互联资源可支持的信号数量，分析并自动调整时钟互联资源在整个FPGA芯片上的实际使用情况，用户设计电路实际使用的互联资源信号数量，不能超过硬件结构所支持的最大数量。
优选地，所述步骤（1）中，时钟硬件规则转换，分析并划分出各区域所支持的时钟数量，示例如下：
起点source约束：s0支持8路时钟进入各区间，四个s0，支持32路时钟；
终点sink约束：每个区间支持8路时钟进入，且1~4区间一共支持16路；5~8区间一共支持16路；
程序约束：总clk信号数量不超过32路； 8个小区间，每个区间不超过8路；上下两个大区间不超过16路；
数量统计变量：
8个小区间约束：
area1_clk_num_:第一区域时钟数量，不超过8；
area2_clk_num_：第二区域时钟数量，不超过8；
area3_clk_num_：第三区域时钟数量，不超过8；
area4_clk_num_: 第四区域时钟数量，不超过8；
area5_clk_num_:第五区域时钟数量，不超过8；
area6_clk_num_：第六区域时钟数量，不超过8；
area7_clk_num_：第七区域时钟数量，不超过8；
area8_clk_num_: 第八区域时钟数量，不超过8；
上下两个大区间时钟数量约束：
areaup_clk_num_:上面区域时钟数量约束，不超过16；
areadown_clk_num_：下面区域时钟数量约束，不超过16；
area_all_clk_num_：总时钟数量，不超过32。
对用户设计时钟信号与结构时钟资源供给的平衡取舍：
根据已有规则（时钟布线的重要性），对时钟网络信号进行排序，遍历所有clk_net的sink，对11个变量进行统计。（按照优先级从高到低遍历）
如果总数量没有超，某一区域超了，就将当前clk_net 下时钟网络，并进行相关下时钟网络属性设置，进行下一个clk_net判断；
如果总数量超了，则剩下的clk_net全部下时钟网络，并进行相关设置。
优选地，所述步骤（2）中，在获取用户设计时钟需求信息后，还对用户设计时钟需求信息进行优先级排序：
1）用户设计放置在只能走时钟网络布线的信号（specio/PLL信号）；
2）用户设计的，指定的必须走时钟网络的信号；
3）用户设计输入的时钟信号；
4）用户设计的信号到达的终点，必须走时钟网络布线信号（清零信号等）。
优选地，所述步骤（2）中，在优先级排序后，通过综合生成带有位置坐标的用户设计的网表信息。
优选地，所述步骤（3）中，确定步骤（2）划分的子区域所能承受的最大时钟信号数量。
因此，本发明的功能为：如果时钟信号集布线成功，设计一种自动调节时序器件输入信号保持时间裕量的电路，能够根据用户设计电路以及用户指定上时钟信号并结合硬件结构信息，调节用户设计电路中的时钟信号数量，以及在编译过程中，如果出现时钟信号拥塞时，调整信号属性，减少时钟数量。
本领域普通技术人员可以理解，实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，所述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，包括上述实施例方法的各步骤，而所述的存储介质可以是：ROM/RAM、磁碟、光盘、存储卡等。因此，与本发明的方法相对应的，本发明还同时包括一种自动调节时序器件输入信号保持时间裕量的系统，该系统通常以与方法各步骤相对应的功能模块的形式表示。该系统包括：
第一获取模块，其配置来获取硬件结构时钟约束；
第二获取模块，其配置来获取用户设计时钟需求信息；
第一遍历模块，其配置来遍历需要布线连接的信号集合，构建需要使用时钟互联资源的信号集合，称为时钟信号集合，并按照信号连接的重要程度对该集合的信号进行排序，重要的信号排序在前；
第二遍历模块，其配置来遍历时钟信号集合，依次统计该信号的各目标点在划分子区域的数量，同一个信号有多个目标点在同一个子区域，只计算一次；
检查模块，其配置来检查信号的所有目标点是否均不能使用时钟互联资源，是则该信号标记为不使用时钟互联资源的信号，否则如果该信号有至少一个信号可以使用时钟互联资源，则统计使用时钟互联资源的信号数量增加1；
布线模块，其配置来在布线流程中，遍历所有的信号集，优先布线属性标记为时钟的信号，时钟信号集布线完成，再布线非时钟信号。
以上所述，仅是本发明的较佳实施例，并非对本发明作任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属本发明技术方案的保护范围。
Claims (8)
1.自动调节时序器件输入信号保持时间裕量的方法，其特征在于：其包括以下步骤：
（1）获取硬件结构时钟约束；
（2）获取用户设计时钟需求信息；
（3）遍历需要布线连接的信号集合，构建需要使用时钟互联资源的信号集合，称为时钟信号集合，并按照信号连接的重要程度对该集合的信号进行排序，重要的信号排序在前；
（4）遍历时钟信号集合，依次统计该信号的各目标点在子区域的数量，目标点是指在电路中逻辑块的输入引脚，整个FPGA 芯片的区域划分形成若干个子区域，同一个信号有多个目标点在同一个子区域，只计算一次；
（5）判断总数量是否超出结构可支持的最大数量，是则执行步骤（6），否则执行步骤（7），总数量是指统计到达某一子区域、使用时钟互联资源信号的总数；
（6）将剩下的信号全部下时钟网络，下时钟网络是指不使用时钟网络资源布线，跳转步骤（11）；
（7）遍历该信号的所有终点，判断分布的区域时钟点是否超出，是则执行步骤（8），否则执行步骤（9）；
（8）设置该信号的该终点不能使用时钟互联资源；
（9）检查该信号的所有目标点是否均不能使用时钟互联资源，是则该信号标记为不使用时钟互联资源的信号，否则如果该信号有至少一个信号可以使用时钟互联资源，则统计使用时钟互联资源的信号数量增加1；
（10）如果使用时钟互联资源的信号数量超过结构可支持的最大数量，则时钟信号集未遍历的信号，均标记为不使用时钟互联资料的信号；
（11）在布线流程中，遍历所有的信号集，优先布线属性标记为时钟的信号，时钟信号集布线完成，再布线非时钟信号。
2.根据权利要求1所述的自动调节时序器件输入信号保持时间裕量的方法，其特征在于：所述步骤（1）中，获取时钟互联资源可支持的信号数量；分析时钟互联资源在整个FPGA芯片上的分布情况。
3.根据权利要求2所述的自动调节时序器件输入信号保持时间裕量的方法，其特征在于：所述步骤（1）中，硬件结构时钟网络资源分析及统计时，根据硬件结构图，将其转换成区域约束图，具体到坐标位。
4.根据权利要求3所述的自动调节时序器件输入信号保持时间裕量的方法，其特征在于：所述步骤（1）中，时钟硬件规则转换，分析并划分出各区域所支持的时钟数量：
起点source约束：s0支持8路时钟进入各区间，四个s0，支持32路时钟；
终点sink约束：每个区间支持8路时钟进入，且1~4区间一共支持16路；5~8区间一共支持16路；
程序约束：总clk信号数量不超过32路； 8个小区间，每个区间不超过8路；上下两个大区间不超过16路；
数量统计变量：
8个小区间约束：
area1_clk_num_:第一区域时钟数量，不超过8；
area2_clk_num_：第二区域时钟数量，不超过8；
area3_clk_num_：第三区域时钟数量，不超过8；
area4_clk_num_: 第四区域时钟数量，不超过8；
area5_clk_num_:第五区域时钟数量，不超过8；
area6_clk_num_：第六区域时钟数量，不超过8；
area7_clk_num_：第七区域时钟数量，不超过8；
area8_clk_num_: 第八区域时钟数量，不超过8；
上下两个大区间时钟数量约束：
areaup_clk_num_:上面区域时钟数量约束，不超过16；
areadown_clk_num_：下面区域时钟数量约束，不超过16；
area_all_clk_num_：总时钟数量，不超过32。
5.根据权利要求4所述的自动调节时序器件输入信号保持时间裕量的方法，其特征在于：所述步骤（2）中，所述步骤（2）中，在获取用户设计时钟需求信息后，还对用户设计时钟需求信息进行优先级排序：
1）用户设计放置在只能走时钟网络布线的信号；
2）用户设计的，指定的必须走时钟网络的信号；
3）用户设计输入的时钟信号；
4）用户设计的信号到达的终点，必须走时钟网络布线信号。
6.根据权利要求5所述的自动调节时序器件输入信号保持时间裕量的方法，其特征在于：所述步骤（2）中，在优先级排序后，通过综合生成带有位置坐标的用户设计的网表信息。
7.根据权利要求6所述的自动调节时序器件输入信号保持时间裕量的方法，其特征在于：所述步骤（3）中，确定步骤（2）划分的子区域所能承受的最大时钟信号数量。
8.自动调节时序器件输入信号保持时间裕量的系统，其特征在于：其包括：
第一获取模块，其配置来获取硬件结构时钟约束；
第二获取模块，其配置来获取用户设计时钟需求信息；
第一遍历模块，其配置来遍历需要布线连接的信号集合，构建需要使用时钟互联资源的信号集合，称为时钟信号集合，并按照信号连接的重要程度对该集合的信号进行排序，重要的信号排序在前；
第二遍历模块，其配置来遍历时钟信号集合，依次统计该信号的各目标点在划分子区域的数量，同一个信号有多个目标点在同一个子区域，只计算一次；
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布线模块，其配置来在布线流程中，遍历所有的信号集，优先布线属性标记为时钟的信号，时钟信号集布线完成，再布线非时钟信号。
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| CN115577664A (zh) * | 2022-12-13 | 2023-01-06 | 中科亿海微电子科技（苏州）有限公司 | 一种可编程逻辑器件时钟信号布线的方法及装置 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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