JP4570868B2 - 半導体装置 - Google Patents

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一成 鈴木
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Description

本発明は、半導体装置およびその製造技術に関し、特に、配線基板上に半導体チップが搭載された半導体装置に適用して有効な技術に関するものである。
たとえば、半導体装置の主表面において、複数の電極（パッド）を千鳥状に配置し、さらにその主表面を構成する各片に沿って延在し半導体装置の中央部分を包囲するような枠状の電源用電極および接地用電極を設けることにより、半導体装置の主表面における電極配置の自由度を向上し、半導体装置の高機能化に伴うそれら電極数の増加（多ピン化）と、半導体装置のサイズの小型化とへの対応を可能とする技術がある（たとえば、特許文献１参照）。
特開２００１−２４４２９３号公報
近年、半導体装置には、多機能化および高速化が求められ、それに伴って半導体チップ（以下、単にチップと記す）の主面に配置されるパッドの多ピン化が進んでいる。本発明者らは、このような多ピン化した半導体チップを有する半導体装置について検討しており、以下のような課題を見出した。
すなわち、本発明者らが検討した半導体装置においては、電源系および接地系のパッドも他の信号入出力系のパッドも同じ仕様（サイズ）で設計され、これらのパッドに接続されているボンディングワイヤも同じ太さのものが用いられている。電源系および接地系については、その他の信号入出力系より大きな電流容量が求められることから、電源系および接地系のパッドとそれに接続するボンディングワイヤについては、その他の信号入出力系のパッドとそれに接続するボンディングワイヤより抵抗等を低減することが求められる。それに対応するためには、電源系および接地系のパッド数をさらに増加することになり、それらに接続するボンディングワイヤ数も増加してしまうことになる。そのため、さらに多ピン化が進み、チップサイズが増加してしまう課題が存在する。
また、本発明者らが検討した半導体装置においては、パッドはチップ主面の外周に沿って一列で配列してある。このような半導体装置におけるチップサイズを大型化せずに多ピン化を進める場合には、ここのパッドのサイズが小さくなってしまうことになる。そのため、個々のパッドとそれに接続するボンディングワイヤとの接合面積が小さくなり、パッドとボンディングワイヤとの接続強度が低下してしまう課題が存在する。
本発明の目的は、多機能化および高速化に伴った多ピン化に対応できる半導体装置を提供することにある。
また、本発明の他の目的は、チップサイズの小型化および多ピン化が進んだ場合においても、ボンディングワイヤとパッドとの接続信頼性の低下を防ぐことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、
第１主面および第１裏面を有し、前記第１主面において中央部にチップ搭載領域が設けられ、前記チップ搭載領域を囲む第１領域にリング状の複数の第１ボンディング電極が形成され、前記第１領域を囲む第２領域に複数の第２ボンディング電極が形成され、内部に前記第１ボンディング電極および前記第２ボンディング電極と電気的に接続する配線が形成された配線基板と、
第２主面および第２裏面を有し、前記第２裏面が前記チップ搭載領域と接するように前記配線基板に搭載され、前記第２主面において複数の電極が配置された半導体チップと、
前記複数の電極とこれに対応する前記第１ボンディング電極または前記第２ボンディング電極とを電気的に接続する複数のワイヤとを有し、
前記複数の第１ボンディング電極は電源電位もしくは基準電位と電気的に接続し、
前記複数の第２ボンディング電極は信号の入力もしくは出力に用いられ、
前記複数の電極は、前記第２主面の外周に沿って複数列で配列され、第１列に含まれる前記電極と、前記第２主面内において前記第１列の内側に位置する第２列に含まれる前記電極とは、前記第２主面の前記外周に沿った方向で互い違いに配置され、
前記複数の電極は、前記第１ボンディング電極と電気的に接続される複数の第１電極と、前記複数の第２ボンディング電極と電気的に接続される複数の第２電極とを含み、
（ａ）前記複数のワイヤのうち、前記第１ボンディング電極と前記複数の第１電極とを電気的に接続する複数の第１ワイヤは、前記複数の第２ボンディング電極と前記複数の第２電極とを電気的に接続する複数の第２ワイヤ以上の径を有する、
もしくは、
（ｂ）１個の前記第１電極と前記第１ボンディング電極との間には、複数の前記ワイヤが接続されている、
を満たすものである。
また、本発明による半導体装置の製造方法は、
（ａ）第１主面および第１裏面を有し、前記第１主面において中央部にチップ搭載領域が設けられ、前記チップ搭載領域を囲む第１領域に電源電位もしくは基準電位と電気的に接続されるリング状の複数の第１ボンディング電極が形成され、前記第１領域を囲む第２領域に信号の入力もしくは出力に用いられる複数の第２ボンディング電極が形成され、内部に前記第１ボンディング電極および前記第２ボンディング電極と電気的に接続する配線が形成された配線基板を用意する工程、
（ｂ）第２主面および第２裏面を有し、前記第２主面において複数の電極が外周に沿って複数列で配置された半導体チップを用意する工程、
（ｃ）前記第２裏面が前記チップ搭載領域と接するように前記半導体チップを前記配線基板に搭載する工程、
（ｄ）前記複数の電極とこれに対応する前記第１ボンディング電極とを第１ワイヤによって電気的に接続する工程、
（ｅ）前記複数の電極とこれに対応する前記第２ボンディング電極とを第２ワイヤによって電気的に接続する工程、
を含み、
前記（ｂ）工程は、
（ｂ１）第１列に含まれる前記電極と、前記第２主面内において前記第１列の内側に位置する第２列に含まれる前記電極とを、前記第２主面の前記外周に沿った方向で互い違いに配置する工程、
を含み、
前記複数の電極は、前記第１ボンディング電極と電気的に接続される複数の第１電極と、前記複数の第２ボンディング電極と電気的に接続される複数の第２電極とを含み、
前記第１ワイヤの径は、前記第２ワイヤの径以上とするものである。
また、本発明による半導体装置の製造方法は、
（ａ）第１主面および第１裏面を有し、前記第１主面において中央部にチップ搭載領域が設けられ、前記チップ搭載領域を囲む第１領域に電源電位もしくは基準電位と電気的に接続されるリング状の複数の第１ボンディング電極が形成され、前記第１領域を囲む第２領域に信号の入力もしくは出力に用いられる複数の第２ボンディング電極が形成され、内部に前記第１ボンディング電極および前記第２ボンディング電極と電気的に接続する配線が形成された配線基板を用意する工程、
（ｂ）第２主面および第２裏面を有し、前記第２主面において複数の電極が外周に沿って複数列で配置された半導体チップを用意する工程、
（ｃ）前記第２裏面が前記チップ搭載領域と接するように前記半導体チップを前記配線基板に搭載する工程、
（ｄ）前記複数の電極とこれに対応する前記第１ボンディング電極または前記第２ボンディング電極とを複数のワイヤによって電気的に接続する工程、
を含み、
前記（ｂ）工程は、
（ｂ１）第１列に含まれる前記電極と、前記第２主面内において前記第１列の内側に位置する第２列に含まれる前記電極とを、前記第２主面の前記外周に沿った方向で互い違いに配置する工程、
を含み、
前記複数の電極は、前記第１ボンディング電極と電気的に接続される複数の第１電極と、前記複数の第２ボンディング電極と電気的に接続される複数の第２電極とを含み、
１個の前記第１電極と前記第１ボンディング電極との間には、前記複数のワイヤを接続するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、多機能化および高速化に伴った多ピン化に対応可能な半導体装置を提供できる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本実施の形態１の半導体装置の構造の一例を示す断面図であり、図２は図１に示した半導体装置の要部平面図であり、図３は図１に示した半導体装置の要部断面図である。
本実施の形態１の半導体装置は、配線基板１上にチップ２が搭載された樹脂封止型の半導体パッケージであり、チップ２にはロジックＩＣまたはロジックＩＣを含む特定用途向けＩＣ（Application Specific IC；ＡＳＩＣ）が形成されているものである。本実施の形態１においてはその半導体パッケージの一例として、図１に示すようなＢＧＡ（Ball Grid Array）を取り上げて説明する。
配線基板１は主面（第１主面）と裏面（第１裏面）とを有しており、その主面の中央部のチップ搭載領域にはチップ２が搭載されている。そのチップ搭載領域の外周の領域（第１領域）においては、チップ領域を取り囲むリング状のボンディング電極（第１ボンディング電極）３、５が設けられている。また、ボンディング電極３、５が設けられた領域のさらに外周の領域（第２領域）には、ボンディング電極（第２ボンディング電極）６、７（図１中におけるボンディング電極７の図示は省略）がそれぞれボンディング電極３、５を取り囲んで並んで配置されている。配線基板１は、たとえばガラス繊維入りエポキシ基板などから形成されたものであり、絶縁層と配線とを交互に積み上げることによって形成されたビルドアップ配線板である。配線基板１の裏面には、複数の外部端子であるはんだボール８が取り付けられている。これらはんだボール８は、配線基板１内に形成された配線（配線層）を介して、ボンディング電極６以外のボンディング電極３〜７と電気的に接続されている。ボンディング電極３は、配線基板１内に形成された配線および所定のはんだボール８を介して接地電位（基準電位）と電気的に接続している。また、ボンディング電極５には、配線基板１内に形成された配線および所定のはんだボール８を介して外部電源電位が供給されている。
チップ２は、その裏面（第２裏面）が配線基板１の主面のチップ搭載領域と接するように搭載されている。チップ２の主面（第１裏面）においては、ボンディングパッド（電極、第１電極）９が外周に沿って並んで配置され、第１列を形成している。また、ボンディングパッド９が配置された領域の内側の領域には、ボンディングパッド９と同様にボンディングパッド（電極、第２電極）１０がチップ２の主面の外周に沿って並んで配置され、第２列を形成している。ボンディングパッド９は前述の接地電位または外部電源電位と電気的に接続するものを含み、接地電位と電気的に接続するボンディングパッド９はワイヤ（第１ワイヤ）１１を介してボンディング電極３と電気的に接続され、外部電源電位と電気的に接続するボンディングパッド９はワイヤ（第１ワイヤ）１２を介してボンディング電極５と電気的に接続されている。また、ボンディングパッド９は、ワイヤ（第２ワイヤ）１３を介してボンディング電極６と電気的に接続されている。前記ワイヤ１３に接続するボンディングパッド９は、前記ワイヤ１３を介して、データ信号やコマンド信号などの信号の入出力を行う。ボンディングパッド１０は、信号のチップ２内への入出力に用いられ、ワイヤ（第２ワイヤ）１４を介してボンディング電極６、７と電気的に接続されている。これらワイヤ１１〜１４は、たとえばＡｕ（金）から形成されている。
上記のような配線基板１の主面、チップ２およびワイヤ１１〜１４は、封止体１５によって樹脂封止されている。
図４および図５は、チップ２内の要部における、ボンディングパッド９、１０のそれぞれが電気的に接続する回路セルと、各回路セル間の電気的接続関係を示したものである。また、図４および図５中において、ボンディングパッド９、１０のそれぞれと接続するワイヤ１１〜１４は、ボンディングパッド９、１０との接続部のみを示している。
前述したように、ボンディングパッド９、１０は、それぞれチップ２の主面の外周（チップ端部２Ａ）に沿って並んで配置されている。これらボンディングパッド９、１０は、ぞれぞれ、たとえばＡｌ（アルミニウム）膜をパターニングすることで形成された配線１６、１７を介して所定の回路セルと電気的に接続されている。
ワイヤ１１を介してボンディング電極３と電気的に接続するボンディングパッド９は、電源回路セル１８と電気的に接続され、配線１６と共に電源回路セル１８を基準電位（接地電位）に電気的に接続する。ワイヤ１２を介してボンディング電極５と電気的に接続するボンディングパッド９は、電源回路セル１９と電気的に接続され、配線１６を介して電源回路セル１９へ外部電源からの外部電源電位を供給する。ワイヤ１３を介してボンディング電極６と電気的に接続するボンディングパッド９は、入出力回路セル２０と電気的に接続され、入出力回路セル２０より送られてくるクロック信号をワイヤ１３を介してボンディング電極６へ送信、もしくはワイヤ１３を介してボンディング電極６から送られてくる信号を配線１７を介して入出力回路セル２０へ送信する。ワイヤ１４を介してボンディング電極６、７と電気的に接続するボンディングパッド１０は、入出力回路セル２１と電気的に接続され、ワイヤ１４を介してボンディング電極６、７との間で種々の信号の送受信を行う。
入出力回路セル２０、２１は、たとえばバッファ回路ＢＵＦ、静電破壊保護回路ＥＳＤ、プリバッファ回路ＰＢＦ、レベルシフト回路ＬＥＶおよび論理回路ＬＯＧなどから形成されている。
図４に示す各回路セル間の電気的接続関係の例では、１つの電源回路セル１８は、配線２２を介して４つの入出力回路セル２０、２１と電気的に接続し、その配線２２を介して４つの入出力回路セル２０、２１中の所定の回路を基準電位（接地電位）に電気的に接続している。また、１つの電源回路セル１９は、配線２３を介して４つの入出力回路セル２０、２１と電気的に接続し、その配線２３を介して４つの入出力回路セル２０、２１中の所定の回路に外部電源からの外部電源電位を供給している。一方、図５に示す各回路セル間の電気的接続関係の例では、すべての電源回路セル１８と電気的に接続するリング状の配線２２Ａと、すべての電源回路セル１９と電気的に接続するリング状の配線２３Ａとが設けられている。また、電源回路セル１８、１９中においては、基準電位に接続された配線２２Ａと、電源電位に接続された配線２３Ａとの間に、アノードを配線２２Ａに接続し、カソードを配線２３Ａに接続するダイオードＤ１を配置することによって静電破壊を防止している。また、前記ダイオードＤ１に限らず、周知の技術より、様々な静電破壊防止回路を配線２２Ａと配線２３Ａとの間に配置することが可能である。配線２２Ａは、すべての入出力回路セル２０、２１と電気的に接続し、入出力回路セル２０、２１中の所定の回路を基準電位（接地電位）に電気的に接続している。また、配線２３Ａもすべての入出力回路セル２０、２１と電気的に接続し、入出力回路セル２０、２１中の所定の回路に外部電源からの外部電源電位を供給している。このような配線２２Ａ、２３Ａを設けた場合でも、図４に示したような配線２２、２３を設けた場合と同様の効果を得ることができる。なお、以降の本実施の形態１では、配線２２、２３を設けた場合を例に取って説明を続ける。
本実施の形態１においては、ボンディングパッド９とボンディングパッド１０とは、チップ２の主面の外周に沿った方向で互い違いに配置されている。このようにボンディングパッド９、１０を配置することにより、たとえばボンディングパッド９、１０をそれぞれ一列ずつ配置せずにすべてのボンディングパッド９、１０を一列で配置した場合（以下、検討例１と記す）に比べて、大きな面積のボンディングパッド９、１０を配置することが可能となる。たとえば、隣り合う入出力回路セル２０と入出力回路セル２１との配置ピッチＸ１（約４０μｍ）、および間に１つの入出力回路セル２０を挟んで隣り合う入出力回路セル２１の配置ピッチＸ２（約８０μｍ）が、本実施の形態１と検討例１とで変わらないとすると、検討例１では約３５μｍであったボンディングパッド９、１０の幅Ｘ３を、本実施の形態１では約５０μｍに拡大することができる。それにより、ボンディングパッド９、１０とワイヤ１１〜１４とが接続可能な面積を大きく確保することが可能となるので、ワイヤ１１〜１４の径を大きくすることができる。その結果、ボンディングパッド９、１０とワイヤ１１〜１４との接続強度を向上することが可能となる。また、ボンディングパッド９、１０の面積が大きくなったことにより、これらボンディングパッド９、１０が配置された位置が認識しやすくなる。それにより、ボンディングパッドの位置の認識能力が低いワイヤボンダを用いてもワイヤ１１〜１４を取り付けることが可能となる。
また、本実施の形態１においては、ボンディングパッド９のうち、接地電位と電気的に接続する（ワイヤ１１が接続された）ボンディングパッド９と、外部電源より外部電源電位が供給される（ワイヤ１２が接続された）ボンディングパッド９とに着目すると、隣接するボンディングパッド９間には、チップ２の主面の外周に沿った方向で奇数個のボンディングパッド（入出力回路セル２０と電気的に接続するボンディングパッド９およびボンディングパッド１０）が配置されている。このようなボンディングパッド９、１０の配置および電気的接続とすることにより、接地電位と電気的に接続するボンディングパッドおよび外部電源より外部電源電位が供給されるボンディングパッド（以降、これらのボンディングパッド９を電源系のボンディングパッドと記す）を、チップ２の主面内においてボンディングパッド１０より外周に配置されるボンディングパッド９とすることができる。このように、電源系のボンディングパッド９をボンディングパッド１０より外周に配置し、これら電源系のボンディングパッド９が電気的に接続するボンディング電極３、５を配線基板１の主面内で相対的に内側に配置することにより、電源系のボンディングパッド９とボンディング電極３、５とをそれぞれ電気的に接続するワイヤ１１、１２の長さを短くすることができる。それにより、ワイヤ１１、１２の電気抵抗を下げることができるので、たとえばチップ２内に形成されたロジックＩＣの動作の高速化を実現することが可能となる。
ところで、本実施の形態１のようなボンディングパッド９、１０の配置方法とすることにより、電源回路セル１８、１９とボンディングパッド９との間に配置される配線１６は、検討例１より長くなってしまうことになる。また、電源系のボンディングパッド９に接続する配線１６相互の間には、他のボンディングパッド（以降、信号系のボンディングパッドと記す）と接続する配線１７が少なくとも１本配置される。このようなレイアウトになることにより、電源電位に接続される配線１６と基準電位に接続される配線１６との距離が必然的に大きくなる。電源系の配線１６同士の距離が大きくなることにより、電源を供給する配線と、前記電源電流に対して主要なリターンカレント経路となる近接する接地電位を供給する配線との間の距離が大きくなる。従って、電流ループが大きくなり、電源系配線の自己インダクタンスと相互インダクタンスが増大する傾向となる。
前述したように、本実施の形態１では、ボンディングパッド９とボンディングパッド１０とは、チップ２の主面の外周に沿った方向で互い違いに配置されており、隣り合うボンディングパッド９間には配線が配置されていないことから、図６に示すように、電源系のボンディングパッド９の幅Ｘ４は、ボンディングパッド１０の幅Ｘ３より大きく確保することができ、たとえば約１００μｍとすることができる。その結果、図６〜図８に示すように、本実施の形態１においては電源系のボンディングパッド９と接続するワイヤ１１、１２の径を他のワイヤ１３、１４の径より大きくすることができる。本実施の形態１では、ワイヤ１３、１４の径が２０μｍであるのに対して、ワイヤ１１、１２の径を３０μｍにできることを例示できる。その結果、ワイヤ１１、１２におけるインピーダンスを低減できるので、上記配線１６で増加したインピーダンスをワイヤ１１、１２の低抵抗化により相殺することが可能となる。すなわち、電源回路セル１８、１９と電気的に接続する配線１６、ボンディングパッド９およびワイヤ１１、１２の総合的なインピーダンスを低減できるので、チップ２内に形成されたロジックＩＣの動作の高速化またはＡＳＩＣの多機能化を実現することが可能となる。
ここで、ワイヤ１３、１４より径の大きくなったワイヤ１１、１２を接続する工程について説明する。まず、配線基板１の主面のチップ搭載領域にチップ２を搭載した後、第１のワイヤボンダ（第１ボンディング装置）を用いて電源系のボンディングパッド９とボンディング電極３、５との間にそれぞれワイヤ１１、１２を接続する。この時、その第１のワイヤボンダの動く軌跡は、略三角形となる。図８においては、ワイヤ１１、１２が略三角形となっているが、これは第１のワイヤボンダの動いた軌跡とする。このような軌跡となるように第１ワイヤボンダを動作させることにより、相対的に長さの短いワイヤ１１、１２は短時間で電源系のボンディングパッド９とボンディング電極３、５との間にそれぞれ取り付けることが可能となる。次いで、ワイヤボンダを第１のワイヤボンダから第２のワイヤボンダ（第２ボンディング装置）に代え、チップ２内に形成された入出力回路セル２０と電気的に接続するボンディングパッド９とボンディング電極６との間にワイヤ１３を接続する。このようにワイヤボンダの種類を代えたのは、ワイヤボンダによって取り付けることのできるワイヤの太さが変わってくるからである。続いて、その第２のワイヤボンダを用いて、接続後のループがワイヤ１１〜１３より高くなるワイヤ１４をボンディングパッド１０とボンディング電極６、７との間に接続する。この時、その第２のワイヤボンダの動く軌跡は、略台形となる。図８においては、ワイヤ１４が略台形となっているが、これは第２のワイヤボンダの動いた軌跡とする。このように、相対的にループが高くなるワイヤ１４を相対的にループが低くなるワイヤ１１〜１３の後に接続することにより、ワイヤ１４とワイヤ１１〜１３とが接触してしまう不具合を防ぐことができる。
また、上記のような相対的に径の大きいワイヤ１１、１２を用いる代わりに、図９に示すように、ワイヤ１３〜１４と同程度の径を有するワイヤ（第１ワイヤ）１１Ａ、１２Ａを複数本、たとえば２本電源系のボンディングパッド９とボンディング電極３、５との間にそれぞれ接続してもよい。このようなワイヤ１１Ａ、１２Ａとすることにより、ワイヤ１３、１４の接続に用いる第２のワイヤボンダをワイヤ１１Ａ、１２Ａを接続する工程にも用いることが可能となる。すなわち、ワイヤ１１Ａ、１２Ａ、１３、１４を接続する工程を１台のワイヤボンダ（第２のワイヤボンダ）だけで実施することが可能となる。
（実施の形態２）
本実施の形態２の半導体装置も前記実施の形態１の半導体装置と同様に、配線基板上にチップが搭載された樹脂封止型の半導体パッケージである。
図１０は本実施の形態２の半導体装置の構造の一例を示す断面図であり、図１１は図１０に示した半導体装置の要部平面図であり、図１２は図１０に示した半導体装置に含まれるチップの要部構造とチップ下に配置された電極と各部材の電気的接続関係とを示す要部断面図である。
本実施の形態２においては、前記実施の形態１の半導体装置に含まれる配線基板１において、主面のチップ搭載領域に電極（第３ボンディング電極）３Ａを配置したものである。この電極３Ａはその周囲を取り囲むボンディング電極３と連続しており、電極３Ａとボンディング電極３Ａとは、同じ材料から一体に形成されたものである。チップ２は、裏面が電極３Ａと接するように配線基板１上に搭載されている。
前記実施の形態１でも説明したように、配線基板１は、絶縁層２５と配線（配線層）２６とを交互に積み上げることによって形成されたビルドアップ配線板である（図１１参照）。また、配線基板１内に形成されたスルーホール内に配置された配線２７によって、電極３Ａ、ボンディング電極３〜５、配線層２５、およびはんだボール８の対応するもの同士が電気的に接続されている。
また、図１２に示すように、チップ２は、たとえばＳｉ（シリコン）からなるｐ型の半導体基板３１の主面に形成されたｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐおよびｎチャネル型ＭＩＳＦＥＴＱｎを有している。半導体基板１の主面にはｐ型ウエル３２およびｎ型ウエル３３が形成され、ｐ型ウエル３２およびｎ型ウエル３３上にはそれぞれゲート電極３４Ｐ、３４Ｎが形成されている。ゲート電極３４Ｐの両側のｎ型ウエル３３にはｐ型半導体領域３５Ｐが形成され、ｐチャネル型ＭＩＳＦＥＴＱｐはこのｐ型半導体領域３５Ｐをソースおよびドレインとしている。ゲート電極３４Ｎの両側のｐ型ウエル３２にはｎ型半導体領域３５Ｎが形成され、ｎチャネル型ＭＩＳＦＥＴＱｎはこのｎ型半導体領域３５Ｎをソースおよびドレインとしている。また、ｐチャネル型ＭＩＳＦＥＴＱｐのソースとなるｐ型半導体領域３５Ｐに隣接する位置にはｎ型半導体領域３６Ｎが形成され、ｎチャネル型ＭＩＳＦＥＴＱｎのソースとなるｎ型半導体領域３５Ｎに隣接する位置にはｐ型半導体領域３６Ｐが形成されている。ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成された半導体基板１の主面上には層間絶縁膜３７が成膜されており、その層間絶縁膜３７に開孔されたコンタクトホール内にはプラグ３８Ａ、３８Ｂ、３８Ｃ、３８Ｄが形成されている。プラグ３８Ａ、３８Ｂ、３８Ｃ、３８Ｄ上には、それぞれと接続する配線３９Ａ、３９Ｂ、３９Ｃ、３９Ｄが形成されている。プラグ３８Ａは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースであるｎ型半導体領域３５Ｎおよびｐ型半導体領域３６Ｐに達し、これらと配線３９Ａとに電気的に接続している。プラグ３８Ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのドレインであるｎ型半導体領域３５Ｎに達し、これと配線３９Ｂとに電気的に接続している。プラグ３８Ｃは、ｐチャネル型ＭＩＳＦＥＴＱｐのドレインであるｐ型半導体領域３５Ｐに達し、これと配線３９Ｃとに電気的に接続している。プラグ３８Ｄは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースであるｐ型半導体領域３５Ｐおよびｎ型半導体領域３６Ｎに達し、これらと配線３９Ｄとに電気的に接続している。配線３９Ａ、３９Ｄは、さらに上層に形成された配線（図示は省略）を介してボンディング電極３と電気的に接続されている。また、半導体基板３３は、その裏面が電極３と接している。
ところで、チップ２内に形成されたロジックＩＣの電気特性を維持しつつ動作を高速化するには、ロジックＩＣと外部電源との間およびロジックＩＣと接地電位（基準電位）との間の電流容量の向上が求められ、そのために電源系のボンディングパッド９を増やしこれと接続するワイヤ１１、１２も増やす手段が考えられる。このような手段を用いた場合、たとえばチップ２のサイズの小型化も求められると、電源系のボンディングパッド９を小型化し、ワイヤ１１、１２については細くすることで対応することとなる。そのため、ワイヤ１１、１２の電気抵抗が増大し、電流容量の向上とチップ２の小型化を同時に実現することが困難になってしまう。
一方、本実施の形態２の半導体装置によれば、電極３が接地電位（基準電位）と電気的に接続するボンディング電極３と一体に形成されていることにより、チップ２は裏面全体で接地電位（基準電位）と電気的に接続することができる。それにより、チップ２内のロジックＩＣと接地電位（基準電位）との間の電流容量を向上することができる。すなわち、ロジックＩＣの電気特性を維持しつつ動作を高速化することが可能となる。また、ロジックＩＣと接地電位（基準電位）との間の電流容量を向上できることにより、ロジックＩＣに生じるノイズを低減することができる。また、チップ２が裏面全体で接地電位（基準電位）と電気的に接続することで、ロジックＩＣと接地電位（基準電位）との間で十分大きな電流容量を確保することができるので、接地電位（基準電位）と電気的に接続するボンディングパッド９およびワイヤ１１を低減することが可能となる。それにより、チップ２の小型化を実現することができる。また、接地電位（基準電位）と電気的に接続するボンディングパッド９およびワイヤ１１が省略できた個所において、外部電源電位と電気的に接続するボンディングパッド９およびワイヤ１２を配置し、ロジックＩＣと外部電源との間の電流容量を向上させてもよい。
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
（実施の形態３）
図１３は本実施の形態３の半導体装置の要部平面図である。
本実施の形態３の半導体装置は、前記実施の形態１の半導体装置に含まれるチップ２（図１参照）内に内部電源回路が設けられたものである。本実施の形態３において、ボンディング電極４Ａは、その内部電源回路のみと電気的に接続するものである。その内部電源回路は、たとえば外部電源より供給される外部電源電圧（たとえば約５．５Ｖ）を所定の電圧（たとえば約３．３Ｖ）に変換し、内部動作電圧としてチップ２内の回路へ供給するものである。
チップ２の主面においては、ボンディングパッド１０が配置された領域の内側の領域にボンディングパッド４１Ａ、４１Ｂ、４１Ｃがチップ２の主面の外周に沿って並んで配置され、第３列を形成している。これらボンディングパッド４１Ａ、４１Ｂ、４１Ｃは、上記内部電源回路と電気的に接続するものである。また、ボンディングパッド４１Ａは、ワイヤ４２を介してボンディング電極３と電気的に接続し、接地電位（基準電位）と電気的に接続される。ボンディングパッド（第３電極、第４電極）４１Ｂ、４１Ｃは、ワイヤ４３を介してボンディング電極４Ａと電気的に接続する。
図１４に示すように、ボンディングパッド４１Ａ、４１Ｂ、４１Ｃは、ボンディングパッド９、１０と同様に、ぞれぞれ、たとえばＡｌ膜をパターニングすることで形成された配線４４を介して所定の回路セルと電気的に接続されている。
ワイヤ４２を介してボンディング電極３と電気的に接続するボンディングパッド４１Ａは、内部電源回路セル４５と電気的に接続され、配線４４と共に内部電源回路セル４５を基準電位（接地電位）に電気的に接続する。ワイヤ４３を介してボンディング電極４Ａと電気的に接続するボンディングパッド４１Ｂ、４１Ｃは、配線４４を介して内部電源回路セル４５と電気的に接続され、配線４４を介して内部電源回路セル４５から送られてきた内部動作電圧をワイヤ４３を介してボンディング電極４Ａへ送り出す役割、またはボンディング電極４Ａおよびワイヤ４３を経由して送られてきた内部動作電圧を配線４４を介して内部電源回路セル４５へ送り出す役割を果たしている。
図１４に示す各回路セル間の電気的接続関係の例では、前記実施の形態１において図５に示した例と同様のすべての電源回路セル１８と電気的に接続するリング状の配線２２Ａと、すべての電源回路セル１９と電気的に接続するリング状の配線２３Ａとが設けられ、電源回路セル１８、１９中においては、配線２２Ａ、２３Ａ間にダイオードＤ１を配置することによって静電破壊を防止している。また、すべての内部電源回路セル４５と電気的に接続するリング状の配線４６が設けられ、内部電源回路セル４５中においては、配線２２Ａ、４６間にダイオードＤ２を配置することによって静電破壊を防止している。また、配線４６はすべての入出力回路セル２０、２１と電気的に接続し、入出力回路セル２０、２１中の所定の回路に内部電源電圧を供給している。
本実施の形態３においては、ボンディングパッド９、ボンディングパッド１０、およびボンディングパッド４１Ａ、４１Ｂ、４１Ｃは、チップ２の主面の外周に沿った方向で互い違いに配置されている（図１４参照）。このようにボンディングパッド９、１０、４１Ａ、４１Ｂ、４１Ｃを配置することにより、前記実施の形態１と同様に、たとえばすべてのボンディングパッド９、１０、４１Ａ、４１Ｂ、４１Ｃを一列で配置した場合に比べて、大きな面積のボンディングパッド９、１０、４１Ａ、４１Ｂ、４１Ｃを配置することが可能となる。
また、ボンディングパッド４１Ａ、４１Ｂ、４１Ｃを内部電源回路セル４５内に配置することにより、半導体チップの小型化を図ることができる。
また、本実施の形態３においても、前記実施の形態１と同様に、ボンディングパッド９のうち、電源系のボンディングパッド９に着目すると、隣接するボンディングパッド９間には、チップ２の主面の外周に沿った方向で奇数個のボンディングパッド（入出力回路セル２０と電気的に接続するボンディングパッド９、ボンディングパッド１０およびボンディングパッド４１Ａ、４１Ｂ、４１Ｃ）が配置されている。このようなボンディングパッド９、１０、４１Ａ、４１Ｂ、４１Ｃの配置および電気的接続とすることにより、本実施の形態３においても電源系のボンディングパッド９を、チップ２の主面内においてボンディングパッド１０、４１Ａ、４１Ｂ、４１Ｃより外周に配置されるボンディングパッド９とすることができる。このように、電源系のボンディングパッド９をボンディングパッド１０、４１Ａ、４１Ｂ、４１Ｃより外周に配置し、これら電源系のボンディングパッド９が電気的に接続するボンディング電極３、５を配線基板１の主面内で相対的に内側に配置することにより、電源系のボンディングパッド９とボンディング電極３、５とをそれぞれ電気的に接続するワイヤ１１、１２の長さを短くすることができる。それにより、ワイヤ１１、１２の電気抵抗を下げることができるので、たとえばチップ２内に形成されたロジックＩＣの動作の高速化を実現することが可能となる。
上記のような本実施の形態３によっても、前記実施の形態１と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体装置およびその製造方法は、多機能化および高速化に伴った多ピン化が求められる半導体装置およびその製造工程に広く適用することができる。
本発明の実施の形態１である半導体装置の構造を示す断面図である。 図１に示した半導体装置の要部平面図である。 図１に示した半導体装置の要部断面図である。 チップ主面に配置されたボンディングパッドの各々が電気的に接続する回路セルと、各回路セル間の電気的接続関係とを示す説明図である。 チップ主面に配置されたボンディングパッドの各々が電気的に接続する回路セルと、各回路セル間の電気的接続関係とを示す説明図である。 チップ主面に配置されたボンディングパッドの各々が電気的に接続する回路セルと、各回路セル間の電気的接続関係とボンディングパッドに接続するワイヤとを示す説明図である。 本発明の実施の形態１である半導体装置の要部平面図である。 本発明の実施の形態１である半導体装置の要部断面図である。 チップ主面に配置されたボンディングパッドの各々が電気的に接続する回路セルと、各回路セル間の電気的接続関係とボンディングパッドに接続するワイヤとを示す説明図である。 本発明の実施の形態２である半導体装置の構造を示す断面図である。 図１０に示した半導体装置の要部断面図である。 本発明の実施の形態２である半導体装置に含まれるチップの要部構造とチップ下に配置された電極と各部材の電気的接続関係とを示す要部断面図である。 本発明の実施の形態１である半導体装置の要部平面図である。 チップ主面に配置されたボンディングパッドの各々が電気的に接続する回路セルと、各回路セル間の電気的接続関係とボンディングパッドに接続するワイヤとを示す説明図である。
符号の説明
１ 配線基板
２ チップ
２Ａ チップ端部
３、５ ボンディング電極（第１ボンディング電極）
３Ａ 電極（第３ボンディング電極）
４Ａ ボンディング電極
４Ｂ、４Ｃ ボンディング電極（第４ボンディング電極）
６、７ ボンディング電極（第２ボンディング電極）
８ はんだボール
９ ボンディングパッド（電極、第１電極）
１０ ボンディングパッド（電極、第２電極）
１１、１２ ワイヤ（第１ワイヤ）
１１Ａ、１２Ａ ワイヤ（第１ワイヤ）
１３ ワイヤ（第２ワイヤ）
１４ ワイヤ（第２ワイヤ）
１５ 封止体
１６ 配線
１７ 配線
１８ 電源回路セル
１９ 電源回路セル
２０ 入出力回路セル
２１ 入出力回路セル
２２、２２Ａ、２３、２３Ａ 配線
２５ 絶縁層
２６ 配線（配線層）
２７ 配線
３１ 半導体基板
３２ ｐ型ウエル
３３ ｎ型ウエル
３４Ｎ、３４Ｐ ゲート電極
３５Ｎ、３６Ｎ ｎ型半導体領域
３５Ｐ、３６Ｐ ｐ型半導体領域
３７ 層間絶縁膜
３８Ａ、３８Ｂ、３８Ｃ、３８Ｄ プラグ
３９Ａ、３９Ｂ、３９Ｃ、３９Ｄ 配線
４１Ａ ボンディングパッド
４１Ｂ ボンディングパッド
４１Ｃ ボンディングパッド
４２、４３ ワイヤ
４４ 配線
４５ 内部電源回路セル
４６ 配線
ＢＵＦ バッファ回路
Ｄ１、Ｄ２ ダイオード
ＥＳＤ 静電破壊保護回路
ＬＥＶ レベルシフト回路
ＬＯＧ 論理回路
ＰＢＦ プリバッファ回路
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ

Claims (11)

  1. 第１主面と、前記第１主面と対向する第１裏面と、前記第１主面に設けられたチップ搭載領域と、前記チップ搭載領域の周囲に設けられ、かつ電源電位または接地電位が供給される複数の第１ボンディング電極と、前記第１ボンディング電極よりも前記チップ搭載領域から遠い位置に設けられ、かつ信号が入力または出力される複数の第２ボンディング電極とを含む配線基板と、
    第２主面と、前記第２主面と対向する第２裏面と、前記第２主面に設けられ、かつ前記第２主面の外周に沿って設けられた複数の第１電極と、前記第２主面に設けられ、かつ前記複数の第１電極よりも内側に設けられた複数の第２電極と、前記第２主面に設けられ、かつ前記複数の第２電極よりも内側の領域に設けられた複数の電源回路セルと、前記第２主面に設けられ、かつ前記複数の第２電極よりも内側の領域に設けられた複数の入出力回路セルとを含み、前記第２裏面が前記チップ搭載領域と対向するように前記配線基板に搭載された半導体チップと、
    前記複数の第１ボンディング電極と前記複数の第１電極をそれぞれ電気的に接続する複数の第１ワイヤと、前記複数の第２ボンディング電極と前記複数の第２電極をそれぞれ電気的に接続する複数の第２ワイヤとを有し、
    前記第１電極と前記第２電極は、前記半導体チップの外周に沿った方向で互い違いに配置され、
    前記第１電極の外形サイズは、前記第２電極の外形サイズよりも大きく、
    前記複数の電源回路セルと前記複数の第１電極を電気的に接続する複数の第１配線の幅は、前記複数の入出力回路セルと前記複数の第２電極を電気的に接続する複数の第２配線の幅よりも太く、
    前記複数の電源回路セルは、前記接地電位が供給される第１電源回路セルと、前記電源電位のうちの外部電源電位が供給される第２電源回路セルと、前記電源電位のうちの内部電源電位が供給される第３電源回路セルとを有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１ワイヤの径は、前記第２ワイヤの径よりも太いことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１電極に電気的に接続される第１ワイヤの数は、前記第２電極に電気的に接続される第２ワイヤの数よりも多いことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記電源回路セルおよび前記入出力回路セルのそれぞれは、バッファ回路、静電破壊保護回路、プリバッファ回路、レベルシフト回路、および論理回路から形成されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第３電源回路セル上には、第３電極が形成されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記複数の第１ボンディング電極は、前記接地電位が供給され、かつ前記チップ搭載領域の周囲にリング状に形成された第３ボンディング電極と、外部電源電位が供給され、かつ前記第３ボンディング電極よりも前記チップ搭載領域から遠い位置にリング状に形成された第４ボンディング電極を有することを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記複数の第１ボンディング電極は、更に、前記内部電源電位が供給され、かつ前記第３ボンディング電極と前記第４ボンディング電極との間にリング状に形成された第５ボンディング電極を有することを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第３電極は、前記第５ボンディング電極とそれぞれ電気的に接続されていることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、
    前記配線基板は、さらに、前記複数の第１ボンディング電極よりも前記チップ搭載領域から遠い位置に設けられた複数の第６ボンディング電極と、前記複数の第６ボンディング電極よりも前記チップ搭載領域から遠い位置に設けられた複数の第７ボンディング電極を有することを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記半導体チップは、さらに、前記半導体チップの前記第２主面の外周に沿って、クロック信号を入力または出力する複数の第４電極を有し、
    前記複数の第４電極は、前記複数の第６ボンディング電極と複数の第３ワイヤを介してそれぞれ電気的に接続されていることを特徴とする半導体装置。
  11. 請求項１記載の半導体装置において、
    前記配線基板の前記第１裏面には、複数のはんだボールが設けられ、
    前記複数のはんだボールは、前記複数の第１ボンディング電極および前記複数の第２ボンディング電極と複数の配線層を介してそれぞれ電気的に接続されていることを特徴とする半導体装置。
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