CN100369254C - 半导体集成电路器件 - Google Patents

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Abstract

一种半导体集成电路器件，包含：方形平面的半导体衬底；在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；在半导体衬底的主表面上对应多个焊点设置的多个输入/输出单元；在半导体衬底的主表面上比多个输入/输出单元更靠内侧设置的内电路制作区；以及为内电路制作区供电的内电路电源布线，所述电源布线比多个输入/输出单元更靠内侧设置，其中多个输入/输出单元分别包含信号单元和内电路的供电单元，其中多个焊点包含：信号端，分别对应于信号单元设置并与之电连接；内电路供电端，分别对应于供电单元设置并与供电单元和电源布线电连接，以及其中供电端设在比信号端更靠近电源布线处。

Description

半导体集成电路器件
技术领域
本发明涉及到半导体集成电路器件，尤其是涉及到一种技术，若将其用于在一个半导体芯片上混合有逻辑运算电路和存储电路的微计算机，该技术是有效的。
背景技术
已知称作，例如，微计算机的半导体集成电路装置就是半导体集成电路器件。图26是表示常规微计算机的典型平面布置图，图27是图26所示部分的放大典型平面图。
如图26所示，常规的微计算机主要由半导体芯片30制成，其平面为方形。内电路制作区2设在半导体芯片30主表面的中间部分。电路块如逻辑运算电路、存储电路等以多种形式设在内电路制作区2中。
在内电路制作区2的外侧，与半导体芯片30的各边对应地设置有四个输入/输出单元制作区3。多个压焊点9沿半导体芯片30各边设在四个输入/输出单元制作区3的外侧。如图27所示，多个输入/输出单元4沿半导体芯片30的各相应边设在四个输入/输出单元制作区3中。各输入/输出单元4分别配有相应的压焊点9。
为内电路制作区2供电的内电路电源布线8a设在内电路制作区2和输入/输出单元4外侧。电源布线8a为环形，它在内电路制作区2外围连续延伸。
分别为各输入/输出单元4供电的输入/输出单元电源布线8b设在电源布线8a以外和压焊点9以内。电源布线8b为环形，它在多个输入/输出单元4上连续延伸而环绕着内电路制作区2。
多个输入/输出单元4包含信号单元5、内电路供电单元6a、以及输入/输出单元的供电单元6b。多个压焊点9包含：信号端10，分别设在相应的信号单元5处并与之电连接；内电路供电端11a，分别设在相应的供电单元6a处，并与供电单元6a和电源布线8a电连接；以及输入/输出单元供电端11b，分别设在相应的供电单元6b处，并与供电单元6b和电源布线8b电连接。
同时，在微计算机中，压焊点的数目随其功能的增多和高集成度而增多。在微计算机中，多个压焊点9设在沿半导体芯片的各边处如图26所示，随着压焊点数目的增加，芯片的平面尺寸变大。因此，在日本未审专利公开No.Hei 11(1999)-40754号(下面所示的专利文献1)中公开了一种技术来设计压焊点的布置，使得半导体集成电路器件的尺寸变小。在此专利文献1中描述了一种技术，将多个压焊点沿半导体芯片的各边排列成锯齿状。如同一专利文献中的图4所示以及如图4的描述中段落[0014]所述，“外层和里层的压焊点1a和1b只用于信号，而设在每个缓冲区以内的最里层的压焊点4和5只用于电源和地。因此，由于通常封闭在缓冲区里面作为电源和地的所有区域都可用于信号缓冲区2，半导体芯片的尺寸可减小而与芯片上必须提供的电源和地端的数目无关。而且，连接外层和内层压焊点1a和1b以及缓冲区2的每个布线3的宽度可得到充分保证。”
专利文献1：
日本未审专利公开No.Hei 11(1999)-40754号。
本发明者作为常规微计算机的讨论结果发现了以下问题。
如图27所示，内电路的电源布线8a分别设在输入/输出单元4的内侧。分别为电源布线8a供电的内电路电源端11a，分别设在输入/输出单元4外侧。因此，电源端11a与电源布线8a间的距离变大。当从电源端11a至电源布线8a的距离变大时，电源端11a与电源布线8a连线的布线寄生电阻变大，因而电源系统的特性变坏。因此，要加大连线宽度来减小寄生电阻。
每个供电单元6a的宽度也要增大以展宽连接线。当不同宽度的输入/输出单元4混用时，输入/输出单元4的排列间距取决于与最宽的输入/输出单元4的配合。由于信号单元5的供电单元6a的宽度，供电单元6a和供电单元6b变为最宽，输入/输出单元4的排列间距要根据供电单元6a来确定。另一方面，由于压焊点9的设置与输入/输出单元4对应，压焊点9的排列间距要根据输入/输出单元4的排列间距来确定。即，由于压焊点9的排列间距是根据供电单元6a的宽度来确定的，微计算机(半导体集成电路器件)小型化的困难就在于这样的安排，即供电单元6a的宽度变大。
发明内容
本发明的目的是提供一种技术，能够保持和提高半导体集成电路器件的特性，并减小其尺寸。
从本说明书和附图的描述，本发明的上述、其他目的和新的特点将变得更为明显。
本申请所公开的本发明的代表性概述将简要描述如下：
(1)这里提供的一种半导体集成电路器件，包含：
方形平面的半导体衬底；
在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；
在半导体衬底的主表面上对应多个焊点设置的多个输入/输出单元；
在半导体衬底的主表面上比多个输入/输出单元更靠内侧设置的内电路制作区；以及
为内电路制作区供电的内电路电源布线，所述电源布线比多个输入/输出单元更靠内侧设置，
其中多个输入/输出单元分别包含信号单元和内电路的供电单元，
其中多个焊点包含：信号端，分别对应于信号单元设置并与之电连接；内电路供电端，分别对应于供电单元设置并与供电单元和电源布线电连接，以及
其中供电端设在比信号端更靠近电源布线处。
(2)这里还提供的一种半导体集成电路器件，包含：
方形平面的半导体衬底；
在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；
在半导体衬底的主表面上对应多个焊点设置的多个输入/输出单元；
在半导体衬底的主表面上比多个输入/输出单元更靠内侧设置的内电路制作区；以及
其中，多个焊点分别比多个输入/输出单元外端更靠内侧设置。
附图说明
图1为表示本发明实施方式1所说明的半导体集成电路器件布局的典型平面图；
图2为图1所描述部分放大的典型平面图；
图3为图2所说明部分放大的典型平面图；
图4为图3所示部分放大的典型平面图；
图5为说明图4所示信号单元示意结构的框图；
图6为说明图4所示内电路供电单元示意结构的框图；
图7为表示装在图5所示信号单元中的一个输入/输出电路实例的等效电路图；
图8为说明装在图5所示信号单元中的一个保护电路实例的等效电路图；
图9为表示图1所示半导体芯片示意结构的典型剖面图；
图10为说明BGA型半导体器件示意结构的典型平面图，在BGA型半导体器件中建立了本发明实施方式1所示的半导体集成电路器件；
图11为表示图10所示BGA型半导体器件示意结构的典型剖面图；
图12为图11所说明部分放大的典型剖面图；
图13为表示本发明实施方式2所说明的半导体集成电路器件布局的典型平面图；
图14为图13所描述部分放大的典型平面图；
图15为表示本发明实施方式3所说明的半导体集成电路器件布局的典型平面图；
图16为图15所说明部分放大的典型平面图；
图17为表示本发明实施方式4所说明的半导体集成电路器件布局的典型平面图；
图18为描述本发明实施方式5所说明的半导体集成电路器件布局的典型平面图；
图19为表示本发明实施方式6所说明的半导体集成电路器件布局的典型平面图；
图20为描述本发明实施方式7所说明的半导体集成电路器件布局的典型平面图；
图21为说明本发明实施方式7所说明的半导体集成电路器件布局的典型平面图；
图22为表示BGA型半导体器件示意结构的典型剖面图，在BGA型半导体器件中建立了本发明实施方式7所示的半导体集成电路器件；
图23为图22所说明部分放大的典型剖面图；
图24为一典型的图，表示本发明实施方式8所示的BGA型半导体器件中使用的半导体芯片压焊点与电路板背面各端间的连接关系；
图25为图24所说明部分的典型放大图；
图26为表示常规半导体集成电路器件布局的典型平面图；
图27为图26所说明部分放大的典型剖面图。
具体实施方式
下面将参照附图对本发明的实施方式作详细描述。顺便提及，为描述本发明的实施方式，在所有图中具有相同功能的部件都分别用相同的数字来表示，因而将省略其重复的描述。
(实施方式1)
本实施方式将说明一个实例，其中内电路的供电端设在或布置在内电源布线附近，而非靠近信号供电端。
图1为表示实施方式1所示微计算机(半导体集成电路器件)布局的典型平面图；
图2为图1所描述部分放大的典型平面图；
图3为图2所说明部分放大的典型平面图；
图4为图3所示部分放大的典型平面图；
图5为说明图4所示信号单元示意结构的框图；
图6为说明图4所示内电路供电单元示意结构的框图；
图7为表示装在图5所示信号单元中的一个输入/输出电路实例的等效电路图；
图8为说明装在图5所示信号单元中的一个保护电路实例的等效电路图；
图9为表示图1所示半导体芯片示意结构的典型剖面图；
图10为说明BGA型半导体器件示意结构的典型平面图，在BGA型半导体器件中建立了本发明实施方式1所示的半导体集成电路器件(半导体芯片)；
图11为表示图10所示BGA型半导体器件示意结构的典型剖面图；
图12为图11所说明部分放大的典型剖面图。
根据本实施方式1的微计算机主要由图1所示的半导体芯片制成。半导体芯片1在与其厚度方向相截的平面上被做成方形。在本实施方式中，半导体芯片1被做成，例如，5mm×5mm的方形。半导体芯片1不必限于，但要构成，主要有一个半导体衬底1a，在半导体衬底1 a的主表面上分别在多个阶段制作绝缘层和布线层叠置的多层布线层1b，以及制作表面保护膜(最终保护膜)来盖住此多层布线层。绝缘层由，例如，氧化硅膜制成。布线层由金属膜如铝(Al)、铝合金、铜(Cu)、或铜合金制成。表面保护膜由，例如，无机绝缘膜如氧化硅膜或氮化硅膜与有机绝缘膜彼此叠置而成的多层膜制成。本实施方式的半导体芯片1采取，例如，六层金属布线结构。
如图1和2所示，内电路制作区2设在半导体芯片1主表面(在半导体衬底1a的主表面上)的中间部分。在内电路制作区2中设有多个被布线通道区划分的电路块。CPU(中央处理器)设在电路块2a中，DSP(数字信号处理器)设在电路块2b中，RAM(随机存储器)设在每个电路块2c中作为存储电路，外围电路设在电路块2d中，以及各种控制器分别设在电路块2e中。
四个输入/输出单元制作区3设在半导体芯片1的主表面(半导体衬底1a的主表面)上，且在内电路制作区2的外侧对应于半导体芯片1的各个边(半导体衬底的各个边)。多个压焊点9设在半导体芯片1的主表面上，且在沿半导体芯片1各边的输入/输出单元制作区3的外侧。
如图3所示，在四个输入/输出单元制作区3中，沿着对应的半导体芯片1的边配置有多个输入/输出单元4。输入/输出单元4分别与压焊点9对应设置。
分别为内电路制作区2供电的多个内电路电源布线8a设在内电路制作区2以外和输入/输出单元4以内处。电源布线8a被布置为环形，它在内电路制作区2周围连续延伸。
分别为输入/输出单元4供电的多个电源布线8b设在输入/输出单元制作区3中。电源布线8b被布置为环形，它在多个输入/输出单元4上连续延伸而环绕着内电路制作区。
多个输入/输出单元4分别包含信号单元5、内电路供电单元6a以及输入/输出电路供电单元6b。多个压焊点9包括：信号端10，分别与信号单元5对应设置并与之电连接；内电路供电端11a，分别与供电单元6a对应设置，并与供电单元6a和电源布线8a电连接；以及分别与供电单元6b对应设置的输入/输出单元供电端11b，它与供电单元6b和电源布线8b电连接。
每个供电端11a包含有供给Vss电压(例如，0V)的供电端和供给高于Vss电压的Vdd电压(例如，2.5V)的供电端。每个供电端11b包含有供给Vssq电压(例如，0V)的供电端、供给高于Vssq电压的Vddq电压(例如，3.3V)的供电端、以及供给Vss电压的供电端和供给Vdd电压的供电端。
多个电源布线8a包含固定为Vss电压的布线，和固定为Vdd电压的布线。电源布线8b包含固定为Vssq电压的布线、固定为Vddq电压(例如，3.3V)的布线、固定为Vss电压的布线、以及固定为Vdd电压的布线。
每个信号单元5都是包含发送/接收输入/输出信号的电路单元，每个供电单元6a都是向每个内电路以及需要供给与内电路相同电压的电路供电的电路单元，而每个供电单元6b都是为驱动外部负载(LSI外部)输出电路的每个末级晶体管以及需要供给与末级晶体管相同电压的电路供电的电路单元。
保护环12设在多个压焊点9与半导体芯片1的各边之间。保护环12沿半导体芯片1各边连续延伸。压焊点9制作在，例如，相应于第六层的金属布线层中，而电源布线8a和电源布线8b制作在，例如，相应于第五层的金属布线层中。
如图4所示，信号单元5配有逻辑区15和末级区16。信号单元5的逻辑区15设在半导体芯片1上末级区16的另一侧。如图5所示，例如，外电路15a和内电路15b等都设在信号单元5的逻辑区15中。末级输出电路16a、保护电阻元件16b以及保护电路16c等都设在信号单元5的末级区16中。
每个输出电路15a、输入电路15b以及末级输出电路16a都是由，例如，图7所示n沟道MISFET Qn和p沟道MISFET Qp组成的反相器电路。单个的MISFET被用于每个输出电路15a和输入电路15b。由多个MISFET并联构成的输出MISFET用于末级输出电路16a。
保护电路16c包括由n型MISFET Qn和p型MISFET Qp组成的箝位电路，作为实例如图8所示，它使栅极和源极分别与另一只晶体管的相应电极相连。保护电阻16b由，例如，多晶硅制成。
如图6所示，供电单元6a配有逻辑区15和末级区16。在供电单元6a的逻辑区15中没有配备电路。两个保护电路16c和一个保护电阻16b都设在供电单元6a的末级区16中。在本实施方式中，供电单元6a的末级区16配有两个保护电路16c。然而，只有面对图6时右侧的一个(设在保护电阻16b和相应的供电端11a之间的保护电路16c)可用作保护电路16c。
如图3和4所示，信号单元5与信号端10经连接部分13彼此电连接，连接部分13设在信号单元5末级区16一侧的布线端处。供电单元6a与供电端11a经连接部分13彼此电连接，此连接部分13设在供电单元6a末级区16一侧的布线端处。供电单元6b与供电端11b也经连接部分13彼此电连接，此连接部分13设在供电单元6b末级区16一侧的布线端处。
在本实施方式中，半导体芯片1的边缘与每个输入/输出单元4外端间的距离L1取为，例如，150μm。每个输入/输出单元4内端与内电路制作区2间的距离L2取为，例如，120μm。每个信号单元5和供电单元6a都为，例如，240μm长和40μm宽。供电单元6b为，例如，200μm长和50μm宽。各电极端9的排列间距9p取为，例如，50μm。
信号端10设在输入/输出单元4外侧，每个电源布线8a设在输入/输出单元4内侧。供电端11a设在输入/输出单元4内侧，其平面与电源布线8a重叠。即，供电端11a设置得比信号端10更靠近电源布线8a。虽然图3和4中的供电单元6a直接与Vdd电源布线8a连接代表Vdd供电单元，它也直接与另一个Vss电源布线8a连接表示Vss供电单元。
由于供电端11a接近电源布线8a，供电端11a与电源布线8a间的距离缩短。供电端11a与电源布线8a间连接线的寄生电阻变小。如果连接线的寄生电阻变小，由于不需要增加连接线的宽度，每个供电单元6a的宽度可以变窄。这样，由于供电端11a设置得比信号端10更靠近电源布线8a，而使供电单元6a的宽度可以变窄，输入/输出单元4间的排列间距也可变窄。结果，根据输入/输出单元4间的排列间距来决定的相邻压焊点9的排列间距9p就可变窄。因此就能缩小半导体芯片1的尺寸或使之小型化，亦即使微计算机有较小的尺寸。
图10为表示BGA型半导体器件示意结构的典型平面图，在这种器件中建立了本发明的微计算机(半导体芯片1)。
图11为表示图10所示BGA型半导体器件示意结构的典型剖面图，而图12为图11所示部分放大的典型剖面图。
如图10-12所示，BGA型半导体器件20具有一种结构，其中半导体芯片1装在称为插入件的电路板21的主表面侧，多个焊料突点(焊球)26置于与电路板21主表面相反的背面侧作为外部连接端。
如图9所示，多个柱状突点24，例如，由Au制成，设在半导体芯片1的主表面上作为突起电极。此多个柱状突点24分别置于半导体芯片1主表面的多个压焊点9上，而在该处电连接和机械接触。柱状突点24是用，例如，Au丝和超声振动与热压焊相结合的球焊法制作的。球焊法是一种先在Au丝布线端形成球，然后从球形部分截去Au丝而形成柱状突点的方法。因此，用柱状突点24作为突起电极由压接形成柱状突点所引起的冲击施加在半导体芯片1上。
如图11和12所示，多个焊点22设在电路板21的主表面上，与半导体芯片1上的压焊点9相对应。多个焊点23设在其背面上。焊料突点26紧固在其相应的焊点23上，在该处电连接和机械接触。
半导体芯片1是在其主表面对着电路板21的状态下封装的。例如，在半导体芯片1与电路板21间加入各向异性导电树脂25作为粘合树脂。半导体芯片1由各向异性导电树脂25键合固定在电路板21上。例如，将许多导电颗粒混入热固性环氧树脂中可用作各向异性导电树脂25。
例如，在半导体晶片被切割成一个个半导体芯片1后，用球焊法在每个半导体芯片1的相应压焊点9上制作柱状突点24。半导体芯片1的封装是将膜状的各向异性导电树脂25置于电路板21主表面的芯片安装区中，然后用压焊工具在加热时将半导体芯片1压上，使各向异性导电树脂25介于电路板21与半导体芯片1之间。顺便提及，除了膜状各向异性导电树脂(ACF：各向异性导电膜)外，膏状各向异性导电膜(ACP：各向异性导电膏)、片状非导电树脂(NCF：非导电膜)等也都可用作粘合树脂。
柱状突点24被分别置于半导体芯片1的压焊点9与电路板21的焊点22之间，使焊点9与焊点22彼此电连接。柱状突点24与其电路板21上的相应焊点22压配，这是由介于电路板21和半导体芯片1之间的各向异性导电树脂25的热收缩力(当各向异性导电树脂25从加热态恢复至室温时产生的收缩力)，或热固化收缩力(热固性树脂固化产生的收缩力)等来实现的。任何电路其特性及击穿因应力或冲击有退降危险者，因为压配时的应力和制作柱状突点时的冲击，一般都不设置在焊点之下。然而，即使焊点设在电源布线8a上，由于没有安排对应力或冲击敏感的微加工晶体管，因而对电路特性几乎不产生影响。
由于以这种方法构成的BGA型半导体器件20芯片1的小型化，电路板21的平面尺寸可减小，随着半导体芯片1的小型化，BGA型半导体器件20的尺寸也可减小。
(实施方式2)
本发明将说明其焊点设在输入/输出单元上的一个实例。
图13为表示本实施方式2所说明的微计算机布局的典型平面图，而图14为图13所示部分放大的典型平面图。
如图13和14所示，多个压焊点9设在其相应的输入/输出单元4外端以内。在本实施方式中，多个压焊点9设置得与其相应的输入/输出单元成平面重叠。由于采取这样的结构，半导体芯片1的边缘与每个输入/输出单元4外端之间的距离L1可缩短。因此，就可能使半导体芯片1(微计算机)的尺寸变小。
为了避免压配时的应力和制作柱状突点时的冲击，任何电路其特性及击穿因应力或冲击有退降危险者，一般都不设置在焊点之下，但是即使焊点设在其相应的每个输入/输出制作区3的末级区16上，由于没有安排对应力或冲击敏感的微加工晶体管，因而对电路特性几乎不产生影响。
(实施方式3)
图15为表示本实施方式3所说明的微计算机布局的典型平面图，而图16为图15所示部分放大的典型平面图。
如图15和16所示，内电路供电端11a分别设在输入/输出单元4以内，并使之与内电路的电源布线8a成平面重叠。信号端10和输入/输出单元的供电端11b设置得与其相应的输入/输出单元4成平面重叠。因此，每个内电路供电单元6a的宽度可变窄。由于采取这样的结构，半导体芯片1(微计算机)的尺寸可做得较小。
(实施方式4)
图17为表示本实施方式4所说明的微计算机部分布局的典型平面图。
如图17所示，内电路供电端11a分别设在输入/输出单元4以内，并安排得与内电路电源布线8a成平面重叠。信号端10和输入/输出单元的供电端11b设置得与其相应的输入/输出单元4成平面重叠。多个压焊点9被排列成锯齿状，其第一焊点9位于半导体芯片1的边上，而第二焊点9位于从半导体芯片1的边缘起离开第一焊点9处，这样交替和重复地排列在半导体芯片1的每一边。由于采取这样的结构，彼此相邻的压焊点9的间隔可做得如压焊点9排列方向所看到的那样宽。因此，提高了柱状突点制作和布线键合工艺过程的生产率。插入器21的布线也变得容易了，因而提高了生产率。
(实施方式5)
图18为表示本实施方式5所说明的微计算机布局的典型平面图。
如图18所示，在内电路制作区2中设有由布线通道区来划分的多个电路块(2a、2b、2c、2d和2e)。各电路块的连接布线就制作在布线通道区中。
内电路的供电单元6a和供电端11a因而设在内电路制作区2中。供电单元6a和供电端11a都设在不与电路块成平面重叠的区域中，亦即，在布线通道制作区中。由于采取这样的结构，可提高内电路电源系统的特性。因为构成每个电路的晶体管元件不制作在布线通道制作区中，在柱状突点或键合布线与供电端11a连接时产生冲击所引起的失效就可能得到抑制。
顺便提及，在内电路制作区2中的供电单元6a可以省略。
(实施方式6)
图19为表示本实施方式6所说明的微计算机部分布局的典型平面图。
在上一实施方式中信号端10和信号单元5分别在信号单元5外侧(在半导体芯片1边上)互相电连接，而在本实施方式中信号端10和信号单元5分别在信号单元5内侧(内电路制作区2一侧)互相电连接。由于采取这样的结构，每个压焊点9和每个连接部分13之间的距离缩短，使电路特性得到提高。因为较易受应力或冲击影响的输入/输出单元4中的逻辑区15设在半导体芯片1的外围侧(边缘侧)，压焊点9的安排就变得容易了。在本实施方式中，压焊点9安排成四排。
(实施方式7)
图20为表示本实施方式7所说明的微计算机部分布局的典型平面图，而图21为表示图20的相同区域中压焊点安排状况的典型平面图，图22为表示BGA型半导体器件示意结构的典型剖面图，在BGA型半导体器件中为本实施方式7的半导体集成电路器件(半导体芯片)，图23为图22所示部分放大的典型剖面图。
本实施方式在图20和21所示部分与实施方式6是一致的，信号单元5与信号端10的电连接是在信号单元5里面(在半导体芯片1的边缘)实现的。
如图22和23所示，半导体芯片(微计算机1)及其相应的电路板21由本发明的BGA型半导体器件30中的焊料突点31彼此电连接。这样，图21中所示的压焊点9成形为用于焊料突点连接的焊料岛形(例如，其平面形状成为圆形)。
如图22和23所示，BGA型半导体器件30具有一种结构，其中半导体芯片1装在电路板(插入器)21的主表面侧，多个焊料突点(焊球)26置于电路板21与主表面相反的背面侧作为外连接端。
半导体芯片1是在其主表面对着电路板21主表面的状态下封装的。多个焊料突点31置于半导体芯片1与电路板21之间。此多个焊料突点31分别设在半导体芯片1的各个压焊点9(本实施方式中的焊料突点着落点)与电路板21的各个端子(由布线部分构成的每个连接部分)之间，使各压焊点9与各端子22分别电连接和机械接触。
一种下填充树脂32，例如，由热固性环氧绝缘树脂制成，被充入(注入)半导体芯片1与电路板21之间的间隙区。在半导体芯片1组装在电路板21上以后，在电路板21与半导体芯片1之间注入下填充树脂32。焊料突点31的制作是用，例如，在半导体芯片1的相应压焊点上提供焊球，然后对其热处理使焊球熔化。半导体芯片1的组装是将制作有焊料突点31的半导体芯片1置于电路板21上，然后对其热处理而使焊料突点31熔化来实现的。
由于在制作焊料突点时或使半导体芯片1与电路板21连接时没有施加冲击，对于使用焊料突点31连接系统的情形，压焊点9可置于半导体芯片1的任何位置。图21表示四排的焊点布局。焊点间距p1可增大(例如，增至200μm)。
(实施方式8)
图24为表示本实施方式8所示的BGA型半导体器件所用的半导体芯片压焊点与电路板背面侧焊点间的典型连接关系图，而图25为图24所示部分的典型放大图。
如图24和25所示，半导体芯片1的多个压焊点9被布置成锯齿状，其第一焊点9位于半导体芯片1的边缘，而第二焊点9位于从半导体芯片1的边缘起离开第一焊点9处，这样交替和重复地排列在半导体芯片1的边缘(边沿)。包含多个第一焊点9的第一组焊点(相应于从半导体芯片1的边沿计数的第一排)含有信号端10和输入/输出单元的供电端11b。包含多个第二焊点9的第二组焊点(相应于从半导体芯片1的边沿计数的第二排)含有内电路供电端11a。
虽然图25和26未示出，电路板21的焊点22(见图23和24)分别与半导体芯片1的压焊点9电连接，这些焊点22被布置得与半导体芯片1的压焊点9相对应。即，电路板21的焊点22也被布置成锯齿状，在电路板21的芯片安装区(半导体芯片1装在其中的区域)中，第一焊点22位于电路板21的边缘，而第二焊点22位于从电路板21的边缘起离开第一焊点22处，这样交替和重复地排列在电路板21的边缘(边沿)。
电路板21背面的多个端子23被分成多排(在本实施方式中为四排)布置在电路板21的周边区域。即，多个端子23布置在半导体芯片1的周围，除了半导体芯片1下面以外。
与焊点22电连接的布线27设在电路板的主表面上，电路板背面的端子23也以多种形式布置在电路板21的主表面上。多条布线27从电路板21的芯片安装区(半导体芯片1装在其中的区域)引出至电路板21的周边。对于多条布线27，使第二焊点22与端子23电连接的布线27从电路板21的芯片安装区引出经第一焊点22间的间隔达到电路板的周边。由于采用这样的结构，半导体器件30的电源特性可提高，器件尺寸可减小。
虽然由本发明者开发的此项发明已根据所说明的实施方式作了具体描述，但本发明不限于这些实施方式。自不待言，在不背离本发明实质的范围内可对其做出各种改变。由本申请公开的发明典型所得到的优良效果将简述如下：
根据本发明，半导体集成电路器件每个电路的特性可被保持或提高，并可同时做到减小其尺寸。对于这种情形的电路特性，就要减小每条电源连接线的寄生电阻和降低电源系统的阻抗。降低电源系统的阻抗，就可扩展电路特性的工作电压余量。而且，噪音可降低，并可在降低噪音的条件下扩展电路工作的计时余量。

Claims (16)

1.一种半导体集成电路器件，包含：
方形平面的半导体衬底；
在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；
在半导体衬底的主表面上对应所述多个焊点设置的多个输入/输出单元；
在半导体衬底的主表面上比所述多个输入/输出单元更靠内侧设置的内电路制作区；以及
为内电路制作区供电的内电路电源布线，所述电源布线分别设置在所述多个输入/输出单元和所述内电路制作区之间，
其中所述多个输入/输出单元分别包含内电路的信号单元和供电单元，
其中所述多个焊点包含：信号端，分别对应于信号单元设置并与信号单元电连接；内电路供电端，分别对应于供电单元设置并与供电单元和电源布线电连接，并且
其中供电端设在比信号端更靠近电源布线处，并且设置在内电路电源布线之上。
2.根据权利要求1的半导体集成电路器件，其中供电端分别比输入/输出单元更靠内侧设置。
3.根据权利要求1的半导体集成电路器件，其中供电端被分别设置得与电源布线按平面方式重叠。
4.根据权利要求1的半导体集成电路器件，其中信号端分别比输入/输出单元更靠外侧设置。
5.根据权利要求1的半导体集成电路器件，其中电源布线比内电路制作区更靠外侧设置。
6.根据权利要求1的半导体集成电路器件，其中，电源布线围绕着内电路制作区延伸。
7.根据权利要求1的半导体集成电路器件，
其中每个信号单元都包含提供输入/输出电路的逻辑区，和提供保护电路的末级区，以及
其中，与末级区相比，逻辑区设在更靠近半导体衬底的一侧上。
8.一种半导体集成电路器件，包含：
方形平面的半导体衬底；
在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；
在半导体衬底的主表面上对应所述多个焊点设置的多个输入/输出单元；
在半导体衬底的主表面上比所述多个输入/输出单元更靠内侧设置的内电路制作区；以及
为内电路制作区供电的内电路电源布线，所述电源布线分别设置在所述多个输入/输出单元和所述内电路制作区之间，
分别为所述多个输入/输出单元供电的输入/输出单元电源布线，所述电源布线沿半导体衬底的一边延伸，以便与所述多个输入/输出单元按平面方式重叠，
其中所述多个输入/输出单元分别包含信号单元、内电路供电单元、以及输入/输出单元的供电单元，
其中所述多个焊点分别包含：信号端，分别对应于信号单元设置并与信号单元电连接；内电路供电端，分别对应于内电路供电单元设置，并与内电路供电单元和内电路电源布线电连接；以及输入/输出单元供电端，分别对应于输入/输出单元供电单元设置，并与输入/输出单元的供电单元和输入/输出单元电源布线电连接，以及
其中内电路供电端设在比信号端更靠近内电路电源布线处，并且设置在内电路电源布线之上。
9.根据权利要求8的半导体集成电路器件，其中内电路供电端分别比输入/输出单元更靠内侧设置。
10.根据权利要求8的半导体集成电路器件，其中内电路供电端被分别设置得与内电路电源布线按平面方式重叠。
11.根据权利要求8的半导体集成电路器件，其中输入/输出单元的信号端和供电端分别比输入/输出单元更靠外侧设置。
12.根据权利要求8的半导体集成电路器件，其中内电路电源布线比内电路制作区更靠外侧设置。
13.根据权利要求8的半导体集成电路器件，其中内电路电源布线围绕着内电路制作区外围延伸。
14.根据权利要求8的半导体集成电路器件，
其中每个信号单元都包含提供输入/输出电路的逻辑区，和提供保护电路的末级区，并
其中，与末级区相比，逻辑区设在更靠近半导体衬底的一侧上。
15.根据权利要求8的半导体集成电路器件，
其中所述信号端被分别设置得与输入/输出单元按平面方式重叠，并且
其中所述输入/输出单元供电端被分别设置得与输入/输出单元供电单元按平面方式重叠。
16.根据权利要求8的半导体集成电路器件，
其中多个突起电极分别设置在所述多个焊点上。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4510370B2 (ja) * 2002-12-25 2010-07-21 パナソニック株式会社 半導体集積回路装置
US7411601B2 (en) * 2004-08-03 2008-08-12 Seiko Epson Corporation Exposure head
KR100674936B1 (ko) 2005-01-10 2007-01-26 삼성전자주식회사 강화된 파우워를 갖는 반도체 메모리장치 및 이의 파우워강화 방법
CN101175572A (zh) * 2005-05-19 2008-05-07 皇家飞利浦电子股份有限公司 功能组件及其获得方法
JP4934325B2 (ja) * 2006-02-17 2012-05-16 株式会社フジクラ プリント配線板の接続構造及びプリント配線板の接続方法
JP5264135B2 (ja) * 2006-11-09 2013-08-14 パナソニック株式会社 半導体集積回路及びマルチチップモジュール
JP2008147374A (ja) * 2006-12-08 2008-06-26 Fujitsu Ltd 半導体装置
JP5147234B2 (ja) * 2006-12-28 2013-02-20 パナソニック株式会社 半導体集積回路装置
JP2009200101A (ja) * 2008-02-19 2009-09-03 Liquid Design Systems:Kk 半導体チップ及び半導体装置
US8106487B2 (en) * 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
JP5535490B2 (ja) * 2009-01-30 2014-07-02 住友電工デバイス・イノベーション株式会社 半導体装置
JP5325684B2 (ja) * 2009-07-15 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
US10892236B2 (en) * 2019-04-30 2021-01-12 Qualcomm Incorporated Integrated circuit having a periphery of input/output cells
US11749572B2 (en) 2020-05-19 2023-09-05 Macronix International Co., Ltd. Testing bonding pads for chiplet systems

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365091A (en) * 1992-06-11 1994-11-15 Hitachi, Ltd. Semiconductor integrated circuit device
US6008532A (en) * 1997-10-23 1999-12-28 Lsi Logic Corporation Integrated circuit package having bond fingers with alternate bonding areas
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
US6339234B1 (en) * 1999-06-24 2002-01-15 Rohm Co., Ltd. Semiconductor integrated circuit device with enhanced protection from electrostatic breakdown
CN1347149A (zh) * 2000-09-29 2002-05-01 株式会社鼎新 复合集成电路的设计验证方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346352A (ja) * 1989-07-14 1991-02-27 Mitsubishi Electric Corp 半導体集積回路装置
JPH03165543A (ja) * 1989-11-25 1991-07-17 Seiko Epson Corp 半導体装置
JP3177464B2 (ja) * 1996-12-12 2001-06-18 株式会社日立製作所 入出力回路セル及び半導体集積回路装置
JPH1140754A (ja) 1997-07-17 1999-02-12 Mitsubishi Electric Corp 半導体装置
JP3679923B2 (ja) * 1998-05-07 2005-08-03 株式会社東芝 半導体装置
JP2002170844A (ja) * 2000-12-04 2002-06-14 Oki Electric Ind Co Ltd 半導体装置
US6798069B1 (en) * 2003-03-28 2004-09-28 Lsi Logic Corporation Integrated circuit having adaptable core and input/output regions with multi-layer pad trace conductors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365091A (en) * 1992-06-11 1994-11-15 Hitachi, Ltd. Semiconductor integrated circuit device
US6008532A (en) * 1997-10-23 1999-12-28 Lsi Logic Corporation Integrated circuit package having bond fingers with alternate bonding areas
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
US6339234B1 (en) * 1999-06-24 2002-01-15 Rohm Co., Ltd. Semiconductor integrated circuit device with enhanced protection from electrostatic breakdown
CN1347149A (zh) * 2000-09-29 2002-05-01 株式会社鼎新 复合集成电路的设计验证方法

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