KR20040028518A - 반도체 집적회로장치 - Google Patents

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KR20040028518A
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Abstract

반도체 집적회로장치의 특성을 유지 혹은 향상시킴과 동시에 소형화를 꾀한다.
평면이 사각형인 반도체기판과, 상기 반도체기판의 주면상에 상기 반도체기판의 일변에 따라 배치된 복수의 패드와, 상기 반도체기판의 주면상에 상기 복수의 전극패드에 대응하여 배치된 복수의 입출력 셀과,상기 반도체기판의 주면상에서 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로 형성부와, 상기 내부회로 형성부에 전위를 공급하는 내부회로용 전원배선으로서, 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로용 전원배선을 가지며,
상기 복수의 입출력 셀은 신호용 셀과, 내부회로용 전원 셀을 포함하고,
상기 복수의 패드는 상기 신호용 셀에 대응하여 배치되고 또 상기 신호용 셀과 전기적으로 접속된 신호용 패드와, 상기 내부회로용 전원 셀에 대응하여 배치되고 또 상기 내부회로용 전원 셀 및 상기 내부회로용 전원배선과 전기적으로 접속된 내부회로용 전원패드를 포함하며,
상기 내부회로용 전원패드는 상기 신호용 전원패드보다도 상기 내부회로용 전원배선 근처에 배치되어 있다.

Description

반도체 집적회로장치{A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적회로장치에 관한 것으로, 특히 논리연산회로 및 메모리회로를 하나의 반도체칩에 혼재한 마이크로 컴퓨터에 적용하는 유용한 기술에 관한 것이다.
반도체 집적회로장치로서, 예를 들면 마이크로 컴퓨터라 불리는 반도체 집적회로장치가 알려져 있다. 도26은 종래의 마이크로 컴퓨터의 레이아웃을 나타내는 모식적 평면도이며, 도27은 도26의 일부를 확대한 모식적 평면도이다.
종래의 마이크로 컴퓨터는 도26에 나타내는 바와 같이, 평면이 사각형인 반도체칩(30)을 주체로 구성되어 있다. 반도체칩(30)의 주면의 중앙부에는 내부회로 형성부(2)가 배치되어 있다. 이 내부회로 형성부(2)에는 논리연산회로, 메모리회로 등의 회로블록이 복수 배치되어 있다.
내부회로 형성부(2)의 외측에는 반도체칩(30)의 각변에 대응하여 4개의 입출력 셀 형성부(3)가 배치되어 있다. 4개의 입출력 셀 형성부(3)의 외측에는 반도체칩(30)의 각변에 따라 복수의 본딩패드(9)가 배치되어 있다. 4개의 입출력 셀 형성부(3)에는 도27에 나타내는 바와 같이, 각각이 대응하는 반도체칩(30)의 변에 따라 복수의 입출력 셀(4)이 배치되어 있다. 입출력 셀(4)은 본딩패드(9)와 대응하여 배치되어 있다.
내부회로 형성부(2)의 외측이며 입출력 셀(4)의 내측에는 내부회로 형성부(2)에 전위를 공급하는 내부회로용 전원배선(8a)이 배치되어 있다. 이 내부회로용 전원배선(8a)은 내부회로 형성부(2)의 주위를 연속적으로 연재하는 링형상으로 되어 있다.
내부회로용 전원배선(8a)의 외측이며 본딩패드(9)의 내측에는 입출력 셀(4)에 전위를 공급하는 입출력 셀용 전원배선(8b)이 배치되어 있다. 이 입출력 셀용 전원배선(8b)은 내부회로 형성부(2)를 둘러싸듯이 하여 복수의 입출력 셀(4) 상을연속적으로 연재하는 링형상으로 되어 있다.
복수의 입출력 셀(4)은 신호용 셀(5)과, 내부회로용 전원 셀(6a)과, 입출력 회로용 전원 셀(6b)을 포함한다. 또 복수의 본딩패드(9)는 신호용 셀(5)에 대응하여 배치되고 또 신호용 셀(5)과 전기적으로 접속된 신호용 패드(10)와, 내부회로용 전원 셀(6a)에 대응하여 배치되고 또 내부회로용 전원 셀(6a) 및 내부회로용 전원배선(8a)과 전기적으로 접속된 내부회로용 전원패드(11a)와, 입출력 회로용 전원 셀(6b)에 대응하여 배치되고 또 입출력 회로용 전원 셀(6b) 및 입출력 셀용 전원배선(8b)과 전기적으로 접속된 입출력 셀용 전원패드(11b)를 포함한다.
그런데, 마이크로 컴퓨터에 있어서는 다기능화 및 고집적화에 따라 본딩패드 수가 증가하고 있다. 도26에 나타내는 바와 같이, 반도체칩(30)의 각 변에 따라 복수의 본딩패드(9)를 배치하는 마이크로 컴퓨터에서는 본딩패드 수의 증가에 따라 평면 사이즈가 크게 된다. 그래서, 본딩패드의 레이아웃을 연구하여 반도체 집적회로장치의 소형화를 꾀하는 기술이 일본 특허공개 평11-40754호 공보(특허문헌1)에 기재되어 있다. 이 특허문헌1에는 반도체칩의 변에 따라 복수의 본딩패드를 지그재그 형상으로 배치하는 기술이 기재되어 있다. 또 동 특허문헌1의 도4 및 도4의 설명의 단락번호 [0014]에 기재되어 있는 바와 같이, 「외주 및 내주 본딩패드(1a, 1b)는 신호용으로만 사용하고, 버퍼영역보다도 내측에 배치된 가장 안쪽의 본딩패드(4, 5)는 전원 내지 접지용으로서만 사용한다. 이 때문에, 종래 전원 내지 접지용으로서 버퍼영역에 확보하고 있던 영역을 모두 신호용의 버퍼(2)를 위해 사용할 수 있으므로, 칩상에 필요한 전원 및 접지핀의 갯수에 의존하지 않고 반도체칩의사이즈를 작게 할 수 있다. 또 외주 및 내주 본딩패드(1a, 1b)와 버퍼(2)를 접지하는 배선(3)의 폭을 충분하게 확보할 수 있다.」라는 기술도 기재되어 있다.
(특허문헌1)
일본 특허공개 평11-40754호 공보
본 발명자는 종래의 마이크로 컴퓨터에 대해서 검토한 결과, 이하의 문제점을 발견했다.
도27에 나타내는 바와 같이, 내부회로용 전원배선(8a)은 입출력 셀(4)의 내측에 배치되고, 내부회로용 전원배선(8a)에 전위를 공급하는 내부회로용 전원패드(11a)는 입출력 셀(4)의 외측에 배치되어 있으므로, 내부회로용 전원패드(11a)에서 내부회로용 전원배선(8a)까지의 거리가 길게 된다. 내부회로용 전원패드(11a)에서 내부회로용 전원배선(8a)까지의 거리가 길게 되면, 내부회로용 전원패드(11a)와 내부회로용 전원배선(8a)을 결선하는 결선배선의 기생저항이 크게 되어 전원계의 특성이 악화되기 때문에, 결선배선의 폭을 넓게하여 기생저항을 작게 하고 있다.
결선배선의 폭을 넓게 하기 위해서는 내부회로용 전원 셀(6a)의 폭도 넓게 할 필요가 있다. 폭이 다른 입출력 셀(4)이 혼재하는 경우, 입출력 셀(4)의 배열 피치는 폭이 가장 넓은 입출력 셀(4)에 맞추어 결정된다. 신호용 셀(5), 내부회로용 전원 셀(6a), 입출력 회로용 전원 셀(6b) 중, 내부회로용 전원 셀(6a)의 폭이 가장 넓기 때문에, 입출력 셀(4)의 배열 피치는 내부회로용 전원 셀(6a)에 맞추어결정된다. 한편, 본딩패드(9)는 입출력 셀(4)과 대응하여 배치되므로, 본딩패드(9)의 배열 피치는 입출력 셀(4)의 배열 피치로 결정된다. 즉 내부회로용 전원 셀(6a)의 폭으로 본딩패드(9)의 배열 피치가 결정되기 때문에, 내부회로용 전원 셀(6a)의 폭이 넓게 되는 레이아웃에서는 마이크로 컴퓨터(반도체 집적회로장치)의 소형화가 곤란하다.
본 발명의 목적은 반도체 집적회로장치의 특성을 유지 혹은 향상시킴과 동시에 소형화를 꾀하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에 의해 명백하게 될 것이다.
도1은 본 발명의 실시형태1인 반도체 집적회로장치의 레이아웃을 나타내는 모식적 평면도,
도2는 도1의 일부를 확대한 모식적 평면도,
도3은 도2의 일부를 확대한 모식적 평면도,
도4는 도3의 일부를 확대한 모식적 평면도,
도5는 도4의 신호용 셀의 개략구성을 나타내는 블록도,
도6은 도4의 내부회로용 전원 셀의 개략구성을 나타내는 블록도,
도7은 도5의 신호용 셀에 탑재되는 입출력 회로의 일예를 나타내는 등가회로도,
도8은 도5의 신호용 셀에 탑재되는 보호회로의 일예를 나타내는 등가회로도,
도9는 도1의 반도체칩의 개략구성을 나타내는 모식적 단면도,
도10은 본 발명의 실시형태1인 반도체 집적회로장치를 조립한 BGA형 반도체장치의 개략구성을 나타내는 모식적 평면도,
도11은 도10의 BGA형 반도체장치의 개략구성을 나타내는 모식적 단면도,
도12는 도11의 일부를 확대한 모식적 단면도,
도13은 본 발명의 실시형태2인 반도체 집적회로장치의 레이아웃을 나타내는모식적 평면도,
도14는 도13의 일부를 확대한 모식적 평면도,
도15는 본 발명의 실시형태3인 반도체 집적회로장치의 레이아웃을 나타내는 모식적 평면도,
도16은 도15의 일부를 확대한 모식적 평면도,
도17은 본 발명의 실시형태4인 반도체 집적회로장치의 레이아웃을 나타내는 모식적 평면도,
도18은 본 발명의 실시형태5인 반도체 집적회로장치의 레이아웃을 나타내는 모식적 평면도,
도19는 본 발명의 실시형태6인 반도체 집적회로장치의 레이아웃을 나타내는 모식적 평면도,
도20은 본 발명의 실시형태7인 반도체 집적회로장치의 레이아웃을 나타내는 모식적 평면도,
도21은 본 발명의 실시형태7인 반도체 집적회로장치의 레이아웃을 나타내는 모식적 평면도,
도22는 본 발명의 실시형태7인 반도체 집적회로장치를 조립한 BGA형 반도체장치의 개략구성을 나타내는 모식적 단면도,
도23은 도22의 일부를 확대한 모식적 단면도,
도24는 본 발명의 실시형태8인 BGA형 반도체장치에 있어서, 반도체칩의 본딩패드와 배선기판의 이면측의 패드와의 결선관계를 나타내는 모식도,
도25는 도24의 일부를 확대한 모식도,
도26은 종래의 반도체 집적회로장치의 레이아웃을 나타내는 모식적 평면도,
도27은 도26의 일부를 확대한 모식적 단면도이다.
(부호의 설명)
1반도체칩
2내부회로 형성부
2a,2b,2c,2d,2e회로블록
3입출력 셀 형성부
4입출력 셀
5신호용 셀
6a내부회로용 전원 셀
6b입출력 회로용 전원 셀
8a내부회로용 전원배선
8b입출력 셀용 전원배선
9본딩패드
10신호용 패드
11a내부회로용 전원패드
11b입출력 셀용 전원패드
12가드링
13접속부
15로직영역
15a출력회로
15b입력회로
16최종단 영역
16a최종단 출력회로
16b보호저항소자
16c보호회로
20반도체장치
21배선기판(인터포져)
22,23패드
24스터드 범프(돌기모양 전극)
25이방도전성수지
26땜납범프(외부 접속용 단자)
27배선
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다.
(1) 본 발명의 반도체 집적회로장치는, 평면이 사각형인 반도체기판과,
상기 반도체기판의 주면상에 상기 반도체기판의 일변에 따라 배치된 복수의 패드와,
상기 반도체기판의 주면상에 상기 복수의 전극패드에 대응하여 배치된 복수의 입출력 셀과,
상기 반도체기판의 주면상에서 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로 형성부와,
상기 내부회로 형성부에 전위를 공급하는 내부회로용 전원배선으로, 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로용 전원배선을 가지며,
상기 복수의 입출력 셀은 신호용 셀과, 내부회로용 전원 셀을 포함하고,
상기 복수의 패드는 상기 신호용 셀에 대응하여 배치되고 또 상기 신호용 셀과 전기적으로 접속된 신호용 패드와, 상기 내부회로용 전원 셀에 대응하여 배치되고 또 상기 내부회로용 전원 셀 및 상기 내부회로용 전원배선과 전기적으로 접속된 내부회로용 전원패드를 포함하며,
상기 내부회로용 전원패드는 상기 신호용 전원패드보다도 상기 내부회로용 전원배선 근처에 배치되어 있다.
(2) 본 발명의 반도체 집적회로장치는, 평면이 사각형인 반도체기판과,
상기 반도체기판의 주면상에 상기 반도체기판의 일변에 따라 배치된 복수의 패드와,
상기 반도체기판의 주면상에 상기 복수의 패드에 대응하여 배치된 복수의 입출력 셀과,
상기 반도체기판의 주면상에서 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로 형성부를 가지며,
상기 복수의 패드는 상기 복수의 입출력 셀의 외측 단부보다도 내측에 배치되어 있다.
이하, 도면을 참조하여 본 발명의 실시형태를 상세하게 설명한다. 또한 발명의 실시형태를 설명하기 위한 전 도면에 있어서, 동일 기능을 가지는 것은 동일부호를 붙여 그 반복의 설명은 생략한다.
(실시형태 1)
본 실시형태에서는 내부회로용 전원패드를 신호용 전원패드보다도 내부회로용 배선의 근처에 배치한 예에 관해서 설명한다.
도1은 본 실시형태1의 마이크로 컴퓨터(반도체 집적회로장치)의 레이아웃을 나타내는 모식적 평면도,
도2는 도1의 일부를 확대한 모식적 평면도,
도3은 도2의 일부를 확대한 모식적 평면도,
도4는 도3의 일부를 확대한 모식적 평면도,
도5는 도4의 신호용 셀의 개략구성을 나타내는 블록도,
도6은 도4의 내부회로용 전원 셀의 개략구성을 나타내는 블록도,
도7은 도5의 신호용 셀에 탑재되는 입출력 회로의 일예를 나타내는 등가회로도,
도8은 도5의 신호용 셀에 탑재되는 보호회로의 일예를 나타내는 등가회로도,
도9는 도1의 반도체칩의 개략구성을 나타내는 모식적 단면도,
도10은 본 실시형태1의 반도체 집적회로장치(반도체칩)를 조립한 BGA형 반도체장치의 개략구성을 나타내는 모식적 평면도,
도11은 도10의 BGA형 반도체장치의 개략구성을 나타내는 모식적 단면도,
도12는 도11의 일부를 확대한 모식적 단면도이다.
본 실시형태1의 마이크로 컴퓨터는 도1에 나타내는 바와 같이, 반도체칩(1)을 주체로 구성되어 있다. 반도체칩(1)은 두께방향과 직교하는 평면형상이 사각형으로 되어 있으며, 본 실시형태에서는 예를 들면 약 5㎜×5㎜의 정사각형으로 되어 있다. 반도체칩(1)은 이것에 한정되지 않지만, 도9에 나타내는 바와 같이, 주로 반도체기판(1a)과, 이 반도체기판(1a)의 주면상에서 절연층, 배선층의 각각을 복수단 적층한 다층 배선층(1b)과, 이 다층 배선층을 덮도록 하여 형성된 표면보호막(최종 보호막)을 가지는 구성으로 되어 있다. 절연층은 예를 들면 산화실리콘막으로 형성되어 있다. 배선층은 예를 들면 알루미늄(Al) 또는 알루미늄합금 또는 동(Cu) 또는 동합금 등의 금속막으로 형성되어 있다. 표면보호막은 예를 들면 산화실리콘막 또는 질화실리콘막 등의 무기절연막 및 유기절연막을 적층한 다층막으로 형성되어 있다. 본 실시형태의 반도체칩(1)은 예를 들면 6층의 금속배선구조로 되어 있다.
도1 및 도2에 나타내는 바와 같이, 반도체칩(1)의 주면(반도체기판(1a)의 주면상)의 중앙부에는 내부회로 형성부(2)가 배치되어 있다. 이 내부회로 형성부(2)에는 배선채널영역으로 구분된 복수의 회로블록이 배치되어 있다. 회로블록(2a)에는 CPU(Central Processing Unit ; 중앙처리장치)가 배치되며, 회로블록(2b)에는 DSP(Digital Signal Processor)가 배치되고, 회로블록(2c)에는 메모리회로로서 RAM(Random Access Memory)이 배치되며, 회로블록(2d)에는 주변회로가 배치되고, 회로블록(2e)에는 각종 컨트롤러가 배치되어 있다.
반도체칩(1)의 주면(반도체기판(1a)의 주면상)이며 내부회로 형성부(2)의 외측에는 반도체칩(1)의 각변(반도체기판(1a)의 각변)에 대응하여 4개의 입출력 셀 형성부(3)가 배치되어 있다. 반도체칩(1)의 주면에서 입출력 셀 형성부(3)의 외측에는 반도체칩(1)의 각변에 따라 복수의 본딩패드(9)가 배치되어 있다. 4개의 입출력 셀 형성부(3)에는 도3에 나타내는 바와 같이, 각각이 대응하는 반도체칩(1)의 변에 따라 복수의 입출력 셀(4)이 배치되어 있다. 입출력 셀(4)은 본딩패드(9)와 대응하여 배치되어 있다.
내부회로 형성부(2)의 외측이며 입출력 셀(4)의 내측에는 내부회로 형성부(2)에 전위를 공급하는 복수의 내부회로용 전원배선(8a)이 배치되어 있다. 이 내부회로용 전원배선(8a)은 내부회로 형성부(2)의 주위를 연속적으로 연재(延在)하는 링형상으로 되어 있다.
입출력 셀 형성부(3) 상에는 입출력 셀(4)에 전위를 공급하는 복수의 입출력 셀용 전원배선(8b)이 배치되어 있다. 이 입출력 셀용 전원배선(8b)은 내부회로 형성부(2)를 둘러싸듯이 복수의 입출력 셀(4) 상을 연속적으로 연재하는 링형상으로 되어 있다.
복수의 입출력 셀(4)은 신호용 셀(5)과, 내부회로용 전원 셀(6a)과, 입출력 회로용 전원 셀(6b)을 포함한다. 또 복수의 본딩패드(9)는 신호용 셀(5)에 대응하여 배치되고 또 신호용 셀(5)과 전기적으로 접속된 신호용 패드(10)와, 내부회로용 전원 셀(6a)에 대응하여 배치되고 또 내부회로용 전원 셀(6a) 및 내부회로용 전원배선(8a)과 전기적으로 접속된 내부회로용 전원패드(11a)와, 입출력 회로용 전원 셀(6b)에 대응하여 배치되고 또 입출력 회로용 전원 셀(6b) 및 입출력 셀용 전원배선(8b)와 전기적으로 접속된 입출력 셀용 전원패드(11b)를 포함한다.
또 내부회로용 전원패드(11a)는 Vss전위(예를 들면 0V)가 인가되는 전원패드와, Vss전위보다도 높은 Vdd전위(예를 들면 2.5V)가 인가되는 전원패드를 포함한다. 또 입출력 셀용 전원패드(11b)는 Vssq전위(예를 들면 0V)가 인가되는 전원패드와, Vssq전위보다도 높은 Vddq전위(예를 들면 3.3V)가 인가되는 전원패드와, Vss전위가 인가되는 전원패드와, Vdd전위가 인가되는 전원패드를 포함한다.
또 복수의 내부회로용 전원배선(8a)은 Vss전위로 전위 고정되는 배선과, Vdd전위로 전위 고정되는 배선을 포함한다. 또 입출력 셀용 전원배선(8b)은 Vssq전위로 전위 고정되는 배선과, Vddq전위(예를 들면 3.3V)로 전위 고정되는 배선과, Vss전위로 전위 고정되는 배선과, Vdd전위로 전위 고정되는 배선을 포함한다.
신호용 셀(5)은 입출력 신호를 송수신하는 회로를 포함하는 셀이며, 내부회로용 전원 셀(6a)은 내부회로 및 내부회로와 동전위의 전원을 필요로 하는 회로에 전위를 공급하는 셀이며, 입출력 회로용 전원 셀(6b)은 외부 부하(LSI 외부)를 구동하는 출력회로의 최종단 트랜지스터 및 이 최종단 트랜지스터와 동전위의 전원을 필요로 하는 회로에 전위를 공급하는 셀이다.
복수의 본딩패드(9)와 반도체칩(1)의 변과의 사이에는 가드링(guard ring)(12)이 배치되어 있다. 가드링(12)은 반도체칩(1)의 각변에 따라 연속적으로 연재하고 있다. 본딩패드(9)는 예를 들면 제6층째의 금속배선층에 형성되며, 내부회로용 전원배선(8a) 및 입출력 셀용 전원배선(8b)은 예를 들면 제5층째의 금속배선층에 형성되어 있다.
신호용 셀(5)은 도4에 나타내는 바와 같이, 로직영역(15)과 최종단 영역(16)을 가지는 구성으로 되어 있다. 신호용 셀(5)의 로직영역(15)은 최종단 영역(16)보다도 반도체칩(1)의 외측에 배치되어 있다. 신호용 셀(5)의 로직영역(15)에는 도5에 나타내는 바와 같이, 예를 들면 출력회로(15a) 및 입력회로(15b) 등이 배치되어 있다. 신호용 셀(5)의 최종단 영역(16)에는 최종단 출력회로(16a), 보호저항소자(16b) 및 보호회로(16c) 등이 배치되어 있다.
출력회로(15a), 입력회로(15b) 및 최종단 출력회로(16a)는 예를 들면 도7에 나타내는 바와 같은 n채널 도전형 MISFET-Qn 및 p채널 도전형 MISFET-Qp로 이루어지는 인버터회로로 구성되어 있다. 출력회로(15a) 및 입력회로(15b)에서는 단체(單體)의 MISFET가 사용되며, 최종단 출력회로(16a)에서는 복수의 MISFET를 병렬로 접속하여 구성된 출력 MISFET가 사용되고 있다.
보호회로(16c)는 예를 들면 도8에 나타내는 바와 같은 게이트전극과 소스전극을 접속한 클램프용 n형 MISFET-Qn 및 p형 MISFET-Qp로 구성되어 있다. 보호저항소자(16b)는 예를 들면 폴리실리콘 저항으로 구성되어 있다.
내부회로용 전원 셀(6a)은 도6에 나타내는 바와 같이, 로직영역(15)과 최종단 영역(16)을 가지는 구성으로 되어 있다. 내부회로용 전원 셀(6a)의 로직영역(15)에는 회로가 구성되어 있지 않으며, 내부회로용 전원 셀(6a)의 최종단 영역(16)에는 2개의 보호회로(16c) 및 1개의 보호저항소자(16b)가 배치되어 있다. 본 실시형태에 있어서, 내부회로용 전원 셀(6a)의 최종단 영역(16)은 2개의 보호회로(16c)를 가지는 구성으로 되어 있지만, 보호회로(16c)로서는 도6에서 오른쪽의 1개(보호저항소자(16b)와 내부회로용 전원패드(11a)와의 사이에 배치된 보호회로(16c))만이라도 된다.
도3 및 도4에 나타내는 바와 같이, 신호용 셀(5)과 신호용 패드(10)와의 전기적인 접속은 신호용 셀(5)의 최종단 영역(16)측의 선단부에 설치된 접속부(13)를 통해서 행해지고 있다. 내부회로용 전원 셀(6a)과 내부회로용 전원패드(11a)와의 전기적인 접속은 내부회로용 전원 셀(6a)의 최종단 영역(16)측의 선단부에 설치된 접속부(13)를 통해서 행해지고 있다. 입출력 회로용 전원 셀(6b)과 입출력 셀용 전원패드(11b)와의 전기적인 접속은 입출력 회로용 전원 셀(6b)의 최종단 영역(16)측의 선단부에 설치된 접속부(13)를 통해서 행해지고 있다.
본 실시형태에 있어서, 반도체칩(1)의 변에서 입출력 셀(4)의 외측의 단부까지의 거리(L1)는 예를 들면 약 150㎛ 정도로 되어 있으며, 입출력 셀(4)의 내측의 단부에서 내부회로 형성부(2)까지의 거리(L2)는 예를 들면 약120㎛ 정도로 되어 있다. 또 신호용 셀(5) 및 내부회로용 전원 셀(6a)은 예를 들면 길이가 약 240㎛, 폭이 약 40㎛로 되어 있다. 또 입출력 회로용 전원 셀(6b)은 예를 들면 길이가 약 200㎛, 폭이 약 50㎛로 되어 있다. 또 전원패드(9)의 배열피치(9p)는 예를 들면 50㎛로 되어 있다.
신호용 패드(10)는 입출력 셀(4)보다도 외측에 배치되며, 내부회로용 전원배선(8a)은 입출력 셀(4)보다도 내측에 배치되어 있다. 내부회로용 전원패드(11a)는 입출력 셀(4)보다도 내측에 배치되며, 내부회로용 전원배선(8a)과 평면적으로 중첩되도록 배치되어 있다. 즉, 내부회로용 전원패드(11a)는 신호용 패드(10)보다도 내부회로용 전원배선(8a)의 근처에 배치되어 있다. 또 도3, 도4에서의 내부회로용 전원 셀(6a)은 내부회로용 전원배선(8a)의 Vdd에도 직접 결선하고 있어 Vdd용 전원 셀을 나타내고 있지만, 내부회로용 전원배선(8a)의 또 다른 하나인 Vss배선에도 직접 결선하고 있어, Vss용 전원 셀로서의 표현도 포함한다.
내부회로용 전원패드(11a)와 내부회로용 전원배선(8a)과의 거리는 내부회로용 전원패드(11a)가 내부회로용 전원배선(8a)에 근접함에 따라 짧게 되며, 내부회로용 전원패드(11a)와 내부회로용 전원배선(8a)을 결선하는 결선배선의 기생저항도 작게 된다. 결선배선의 기생저항이 작게 되면, 결선배선의 폭을 넓게할 필요가 없게 되므로, 내부회로용 전원 셀(6a)의 폭을 좁게 할 수 있다. 따라서, 내부회로용전원패드(11a)를 신호용 패드(10)보다도 내부회로용 전원배선(8a)의 근처에 배치하는 것에 의해, 내부회로용 전원 셀(6a)의 폭을 좁게 할 수 있기 때문에, 입출력 셀(4)의 배열 피치를 좁게 할 수 있다. 이 결과, 입출력 셀(4)의 배열 피치로 결정되는 본딩패드(9)의 배열 피치(9p)를 좁게 할 수 있으므로, 반도체칩(1)의 소형화, 즉 마이크로 컴퓨터의 소형화를 꾀할 수 있다.
도10은 본 실시형태의 마이크로 컴퓨터(반도체칩(1))를 조립한 BGA형 반도체장치의 개략구성을 나타내는 모식적 평면도,
도11은 도10의 BGA형 반도체장치의 개략구성을 나타내는 모식적 단면도,
도12는 도11의 일부를 확대한 모식적 단면도이다.
도10 내지 도12에 나타내는 바와 같이, BGA형 반도체장치(20)는 인터포져(interposer)라 불리는 배선기판(21)의 주면측에 반도체칩(1)이 실장되며, 배선기판(21)의 주면과 반대측의 이면측에 외부 접속용 단자로서 복수의 땜납범프(땜납볼)(26)가 배치된 구성으로 되어 있다.
반도체칩(1)의 주면에는 도9에 나타내는 바와 같이, 돌기형상 전극으로서 예를 들면 Au로 이루어지는 복수의 스터드(stud) 범프(24)가 배치되어 있다. 복수의 스터드 범프(24)는 반도체칩(1)의 주면에 배치된 복수의 본딩패드(9) 상에 각각 배치되며, 전기적 또 기계적으로 접속되어 있다. 스터드 범프(24)는 예를 들면 Au 와이어를 사용하고, 열압착에 초음파 진동을 병용한 볼 본딩법에 의해 형성되어 있다. 볼 본딩법은 Au 와이어의 선단부에 볼을 형성하고, 그후, 볼의 부분에서 Au 와이어를 절단하여 범프를 형성하는 방법이다. 따라서, 돌기형상 전극으로서 스터드 범프(24)를 이용하는 반도체칩(1)에 있어서는 스터드 범프 형성시의 압착에 의한 충격이 가해진다.
도11 및 도12에 나타내는 바와 같이, 배선기판(21)의 주면에는 반도체칩(1)의 본딩패드(9)와 대응하여 복수의 패드(22)가 배치되며, 그 이면에는 복수의 패드(23)가 배치되어 있다. 복수의 패드(23)의 각각에는 땜납범프(26)가 고착되고, 전기적 또는 기계적으로 접속되어 있다.
반도체칩(1)은 그 주면이 배선기판(21)과 서로 마주하는 상태로 실장되어 있다. 반도체칩(1)과 배선기판(21)과의 사이에는 접착용 수지로서 예를 들면 이방도전성 수지(25)가 개재되며, 이 이방도전성 수지(25)에 의해 반도체칩(1)은 배선기판(21)에 접착 고정되어 있다. 이방도전성 수지(25)로서는 예를 들면 에폭시계의 열경화성 수지 중에 다수의 도전입자가 혼입된 것을 이용하고 있다.
스터드 범프(24)는 예를 들면 반도체 웨이퍼를 다이싱(dicing)하여 개별 조각의 반도체칩(1)을 형성한 후, 반도체칩(1)의 본딩패드(9) 상에 볼 본딩법에 의해 형성된다. 반도체칩(1)의 실장은 배선기판(21)의 주면의 칩 실장영역에 필름형상의이방도전성 수지(25)를 배치하고, 그후, 배선기판(21)과 반도체칩(1)과의 사이에 이방도전성 수지(25)를 개재한 상태에서, 열을 가하면서 반도체칩(1)을 본딩 툴로 압착하는 것에 의해 행해진다. 또한 접착용 수지로서는 필름형상의 이방도전성 수지(ACF;Anisotropic Conductive Film) 이외에, 페이스트 형상의 이방도전성 수지(ACP;AnisotropicConductivePeste)와 시트형상의 비도전성 수지(NCF;NonConductiveFilm) 등을 이용해도 된다.
스터드 범프(24)는 반도체칩(1)의 본딩패드(9)와, 배선기판의 21의 패드(22)와의 사이에 개재되며, 패드(9)와 패드(22)를 전기적으로 접속하고 있다. 스터드 범프(24)는 배선기판(21)과 반도체칩(1)과의 사이에 개재된 이방도전성 수지(25)의 열수축력(가열상태에서 상온으로 되돌아갔을 때에 생기는 수축력)과 열경화수축력(열경화성 수지의 경화시에 생기는 수축력) 등에 의해, 배선기판(21)의 패드(22)에 압착된다. 이 압접시의 응력과 스터드 형성시의 충격 때문에, 통상 패드의 하부에는 응력과 충격에 의한 특성의 열화와 파괴의 우려가 있는 회로를 배치하는 경우는 없지만, 내부회로용 전원배선(8a) 상에 패드를 배치해도, 응력과 충격에 민감한 미세가공 트랜지스터가 배치되어 있지 않기 때문에, 회로특성 상의 영향은 거의 없다.
이와 같이 구성된 BGA형 반도체장치(20)에서는 반도체칩(1)을 소형화하는 것에 의해 배선기판(21)의 평면 사이즈를 축소할 수 있으므로, 반도체칩(1)의 소형을 꾀하는 것으로 BGA형 반도체장치(20)의 소형화를 도모할 수도 있다.
(실시형태2)
본 실시형태에서는 입출력 셀 상에 본딩패드를 배치한 예에 대해서 설명한다.
도13은 본 실시형태2의 마이크로 컴퓨터의 레이아웃을 나타내는 모식적 평면도,
도14는 도13의 일부를 확대한 모식적 평면도이다.
도13 및 도14에 나타내는 바와 같이, 복수의 본딩패드(9)는 각각이 대응하는 입출력 셀(4)의 외측의 단부보다도 내측에 배치되어 있다. 본 실시형태에 있어서, 복수의 본딩패드(9)는 각각이 대응하는 입출력 셀(4)과 평면적으로 중첩되도록 배치되어 있다. 이와 같은 구성으로 하는 것에 의해, 반도체칩(1)의 변에서 입출력 셀(4) 외측 단부까지의 거리(L1)를 짧게 할 수 있으므로, 반도체칩(1)(마이크로 컴퓨터)의 소형화를 꾀할 수 있다.
또 압접(壓接)시의 응력과 스터드 범프 형성시의 충격 때문에, 통상 패드의 하부에는 응력과 충격에 의한 특성의 열화와 파괴의 우려가 있는 회로를 배치하는 경우는 없지만, 입출력 셀 형성부(3)의 최종단 영역(16) 상에 패드를 배치해도, 응력과 충격에 민감한 미세가공 트랜지스터가 배치되어 있지 않기 때문에, 회로특성 상의 영향은 거의 없다.
(실시형태3)
도15는 본 실시형태3인 마이크로 컴퓨터의 레이아웃을 나타내는 모식적 평면도,
도16은 도15의 일부를 확대한 모식적 평면도이다.
도15 및 도16에 나타내는 바와 같이, 내부회로용 전원패드(11a)는 입출력 셀(4)보다도 내측에 배치되며, 내부회로용 전원배선(8a)과 평면적으로 중첩되도록 배치되어 있다. 신호용 패드(10) 및 입출력 셀용 전원패드(11b)는 각각이 대응하는 입출력 셀(4)과 평면적으로 중첩되도록 배치되어 있다. 이 때문에, 내부회로용 전원 셀(6a)의 폭을 좁게 할 수 있다. 이와 같은 구성으로 하는 것에 의해, 더욱 반도체칩(1)(마이크로 컴퓨터)의 소형화를 꾀할 수 있다.
(실시형태4)
도17은 본 실시형태4의 마이크로 컴퓨터의 일부의 레이아웃을 나타내는 모식적 평면도이다.
도17에 나타내는 바와 같이, 내부회로용 전원패드(11a)는 입출력 셀(4)보다도 내측에 배치되며, 내부회로용 전원배선(8a)과 평면적으로 중첩되도록 배치되어 있다. 신호용 패드(10) 및 입출력 셀용 전원패드(11b)는 각각이 대응하는 입출력 셀(4)과 평면적으로 중첩되도록 배치되어 있다. 복수의 본딩패드(9)는 반도체칩(1)의 변측에 위치하는 제1의 패드(9)와, 제1의 패드(9)보다도 반도체칩(1)의 변에서 떨어져 위치하는 제2의 패드(9)를 반도체칩(1)의 변에 따라 서로 반복하여 배치한 지그재그 배열로 되어 있다. 이와 같은 구성으로 하는 것에 의해, 본딩패드(9)의 배열방법에 있어서, 서로 인접하는 본딩패드(9)의 간격이 넓게 되므로, 스터드 범프 형성공정과 와이어 본딩 공정에서의 생산성이 향상한다. 또 인터포져(21)의 배선도 용이하게 되는 것도 생산성 향상에 기여한다.
(실시형태5)
도18은 본 실시형태5의 마이크로 컴퓨터의 레이아웃을 나타내는 모식적 평면도이다.
도18에 나타내는 바와 같이, 내부회로 형성부(2)에는 배선 채널 형성영역으로 구분된 복수의 회로블록(2a, 2b, 2c, 2d, 2e)이 배치되어 있다. 배선채널영역에는 각 회로블록간을 결선하는 배선이 형성되어 있다.
내부회로 형성부(2)에는 내부회로용 전원 셀(6a) 및 내부회로용 전원패드(11a)가 배치되어 있다. 내부회로용 전원 셀(6a) 및 내부회로용 전원패드(11a)는 회로블록과 평면적으로 중첩되지 않는 영역, 즉 배선 채널 형성영역에 배치되어 있다. 이와 같은 구성으로 하는 것에 의해, 내부회로용의 전원계의 특성을 향상시킬 수 있다. 또 배선 채널 형성영역에는 회로를 구성하는 트랜지스터 소자가 형성되어 있지 않으므로, 내부회로용 전원패드(11a)에 스터드 범프와 본딩 와이어를 접속할 때의 충격에 기인하는 불량을 제어할 수 있다.
또한 내부회로 형성부(2)에서의 내부회로용 전원 셀(6a)은 생략할 수도 있다.
(실시형태6)
도19는 본 실시형태6의 마이크로 컴퓨터의 일부의 레이아웃을 나타내는 모식적 평면도이다.
전술의 실시형태에서는 신호용 패드(10)와 신호용 셀(5)과의 전기적인 접속을 신호 셀(5)의 외측(반도체칩(1)의 변측)에서 행하고 있지만, 본 실시형태에서는 신호용 패드(10)와 신호용 셀(5)과의 전기적인 접속을, 신호 셀(5)의 내측(내부회로 형성부(2)측)에서 행하고 있다. 이와 같은 구성으로 하는 것에 의해, 본딩패드(9)와 접속부(13)와의 거리가 짧게 되어 회로특성이 향상한다. 또 비교적 응력과 충격의 영향을 받기 쉬운 입출력 셀(4) 중의 로직영역(15)이 반도체칩(1)의 주변측(테두리측)에 배치되므로, 본딩패드(9)의 배치가 용이하게 된다. 본 실시형태에서는 본딩패드(9)의 배치가 4열로 되어 있다.
(실시형태7)
도20은 본 실시형태7의 마이크로 컴퓨터의 일부의 레이아웃을 나타내는 모식적 평면도,
도21은 도20과 동일한 영역에서의 본딩패드의 배열상태를 나타내는 모식적 평면도,
도22는 본 실시형태7의 반도체 집적회로장치(반도체칩)을 조립한 BGA형 반도체장치의 개략구성을 나타내는 모식적 단면도,
도23은 도22의 일부를 확대한 모식적 단면도이다.
본 실시형태에서는 도20 및 도21에 나타내는 바와 같이, 신호용 셀(5)과 신호용 패드(10)와의 접속을 신호용 셀(5)의 내측(반도체칩(1)의 변측)에서 행하는 점은 실시형태6과 동일하다.
도22 및 도23에 나타내는 바와 같이, 본 실시형태의 BGA형 반도체장치(30)는 반도체칩(마이크로 컴퓨터)(1)과 배선기판(21)과의 접속을 땜납범프(31)로 행하고 있다. 따라서, 도21에 나타내는 본딩패드(9)는 땜납범프 접속용의 범프랜드(bump land)로서의 형상(예를 들면 평면형상이 원형모양)으로 되어 있다.
도22 및 도23에 나타내는 바와 같이, BGA형 반도체장치(30)는 배선기판(인터포져)(21)의 주면측에 반도체칩(1)이 실장되고, 배선기판(21)의 주면과 반대측의 이면측에 외부 접속용 단자로서 복수의 땜납범프(땜납 볼)(26)가 배치된 구성으로 되어 있다.
반도체칩(1)은 그 주면이 배선기판(21)의 주면과 서로 마주하는 상태로 실장되어 있다. 반도체칩(1)과 배선기판(21)과의 사이에는 복수의 땜납범프(31)가 개재되어 있다. 복수의 땜납범프(31)의 각각은 반도체칩(1)의 각 본딩패드(본 실시형태에서는 범프랜드)(9)와 배선기판(21)의 각 패드(배선의 일부로 이루어지는 접속부)(23)와의 사이에 배치되며, 각 본딩패드(9)와 각 패드(22)를 각각 전기적 또 기계적으로 접속하고 있다.
반도체칩(1)과 배선기판(21)과의 사이의 간극영역에는 예를 들면 에폭시계의 열경화형 절연성 수지로 이루어지는 언더필수지(32)가 충전(주입)되어 있다. 이 언더필수지(32)는 배선기판(21)에 반도체칩(1)을 실장한 후, 배선기판(21)과 반도체칩(1)과의 사이에 주입된다. 땜납범프(31)는 예를 들면 반도체칩(1)의 본딩패드 상에 땜납 볼을 공급한 후, 열처리를 시행하여 땜납 볼을 용융하는 것에 의해 형성된다. 반도체칩(1)의 실장은 땜납범프(31)가 형성된 반도체칩(1)을 배선기판(21) 상에 배치한 후, 반열처리를 시행하여 땜납범프(31)를 용융하는 것에 의해 행해진다.
땜납펌프(31)에 의한 접속방식은 범프형성시와 반도체칩(1)과 배선기판(21)과의 접속시에도 충격이 가해지는 일이 없으므로, 반도체칩(1) 상의 어느 장소에도 본딩패드(9)를 배치할 수 있다. 도21에서는 4열의 패드배치를 나타내고 있으며, 패드 피치(p1)를 크게 할 수 있다(예를 들면 약 200㎛).
또한 본딩패드(9)의 배치는 2열 또는 3열 혹은 5열 이상으로 할 수 있다.
(실시형태8)
도24는 본 실시형태8의 BGA형 반도체장치에 있어서, 반도체칩의 본딩패드와 배선기판의 이면측의 패드와의 결선관계를 나타내는 모식도,
도25는 도24의 일부를 확대한 모식도이다.
도24 및 도25에 나타내는 바와 같이, 반도체칩(1)의 복수의 본딩패드(9)는 반도체칩(1)의 변측에 위치하는 제1의 패드(9)와, 제1의 패드(9)보다도 반도체칩(1)의 변에서 떨어져 위치하는 제2의패드(9)를 반도체칩(1)의 변(반도체칩(1)의 테두리)에 따라 서로 반복하여 배치한 지그재그 배열로 되어 있다. 복수의 제1의 패드(9)로 이루어지는 제1의 패드군(반도체칩(1)의 변에서 세어 1열째)은 신호용 패드(10) 및 입출력 셀용 전원패드(11b)를 포함하며, 복수의 제2의 패드(9)로 이루어지는 제2의 패드군(반도체칩(1)의 변에서 세어 2열째)은 내부회로용 전원패드(11a)를 포함한다.
도25 및 도26에는 도시하고 있지 않지만, 반도체칩(1)의 본딩패드(9)와 전기적으로 접속되는 배선기판(21)의 패드(도23 및 도24 참조)(22)는 반도체칩(1)의 본딩패드(9)와 대응하여 배치되어 있다. 즉 배선기판(21)의 패드(22)는 배선기판(21)의 칩 탑재영역(반도체칩(1)이 탑재된 영역)에 있어서, 배선기판(21)의 변측에 위치하는 제1의 패드(22)와, 제1의 패드(22)보다도 배선기판(21)의 변에서 떨어져 위치하는 제2의 패드(22)를 배선기판(21)의 변(테두리)에 따른 방향으로 서로 반복하여 배치한 지그재그 배열로 되어 있다.
배선기판(21)의 이면측의 복수의 패드(23)는 배선기판(21)의 주변영역에 복수열(본 실시형태에서는 4열)로 배치되어 있다. 즉 복수의 패드(23)는 반도체칩(1)의 바로 아래를 제외하고 주위에 배치되어 있다.
배선기판(21)의 주면에는 배선기판의 주면의 패드(22)와 그 이면의 패드(23)를 전기적으로 접속하기 위한 배선(27)이 복수 배치되어 있다. 이 복수의 배선(27)은 배선기판(21)의 칩 탑재영역(반도체칩(1)이 탑재된 영역)에서 배선기판(21)의 주변을 향해 인출되어 있다. 복수의 배선(27) 중, 제2의 패드(22)와 패드(23)를 전기적으로 접속하기 위한 배선(27)은 제1의 패드(22) 사이를 통해 배선기판(21)의 칩 탑재영역에서 그 주위로 인출되어 있다. 이와 같은 구성으로 하는 것에 의해, 반도체장치(30)의 전원강화 및 소형화를 꾀할 수 있다.
이상, 본 발명자에 의해 행해진 발명을 상기 실시형태에 의거하여 구체적으로 설명했으나, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.
본 발명에 의하면, 반도체 집적회로장치의 회로의 특성을 유지 혹은 향상시킬 수 있음과 동시에, 소형화를 꾀할 수 있다. 이 경우의 회로의 특성은 전원용 결선배선의 기생저항을 작게 하고, 전원계 임피던스를 저감하는 것을 말한다. 전원계임피던스를 저감하는 것에 의해, 회로특성의 동작전압 마진을 크게 하고, 또 노이즈 저감 및 노이즈의 저감에 의한 동작시의 타이밍 마진도 크게 할 수 있다.

Claims (24)

  1. 평면이 사각형인 반도체기판과,
    상기 반도체기판의 주면상에 상기 반도체기판의 일 변에 따라 배치된 복수의 패드와,
    상기 반도체기판의 주면상에 상기 복수의 전극패드에 대응하여 배치된 복수의 입출력 셀과,
    상기 반도체기판의 주면상에서 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로 형성부와,
    상기 내부회로 형성부에 전위를 공급하는 내부회로용 전원배선으로서, 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로용 전원배선을 가지며,
    상기 복수의 입출력 셀은 신호용 셀과, 내부회로용 전원 셀을 포함하고,
    상기 복수의 패드는 상기 신호용 셀에 대응하여 배치되고 또 상기 신호용 셀과 전기적으로 접속된 신호용 패드와, 상기 내부회로용 전원 셀에 대응하여 배치되고 또 상기 내부회로용 전원 셀 및 상기 내부회로용 전원배선과 전기적으로 접속된 내부회로용 전원패드를 포함하며,
    상기 내부회로용 전원패드는 상기 신호용 전원패드보다도 상기 내부회로용 전원배선 근처에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서,
    상기 내부회로용 전원패드는 상기 입출력 셀보다도 내측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 1 항에 있어서,
    상기 내부회로용 전원패드는 상기 내부회로용 전원배선과 평면적으로 중첩되도록 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 1 항에 있어서,
    상기 신호용 패드는 상기 입출력 셀보다도 외측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제 1 항에 있어서,
    상기 신호용 패드는 상기 입출력 셀의 외측 단부보다도 내측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제 1 항에 있어서,
    상기 내부회로용 전원배선은 상기 내부회로 형성부보다도 외측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 1 항에 있어서,
    상기 내부회로용 전원배선은 상기 내부회로 형성부의 주위를 둘러싸듯이 하여 연재(延在)하고 있는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제 1 항에 있어서,
    상기 신호용 셀은 입출력회로가 설치된 로직영역과, 보호회로가 설치된 최종단 영역을 가지며,
    상기 로직영역은 상기 최종단 영역보다도 상기 반도체기판의 일변측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  9. 평면이 사각형인 반도체기판과,
    상기 반도체기판의 주면상에 상기 반도체기판의 일변에 따라 배치된 복수의 패드와,
    상기 반도체기판의 주면상에 상기 복수의 패드에 대응하여 배치된 복수의 입출력 셀과,
    상기 반도체기판의 주면상에서 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로 형성부와,
    상기 내부회로 형성부에 전위를 공급하는 내부회로용 전원배선으로서, 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로용 전원배선과,
    상기 복수의 입출력 셀에 전위를 공급하는 입출력 셀용 전원배선으로서, 상기 복수의 입출력 셀과 평면적으로 중첩되도록 상기 반도체기판의 일변에 따라 연재하는 입출력 셀용 전원배선을 가지며,
    상기 복수의 입출력 셀은 신호용 셀과, 내부회로용 전원 셀과, 입출력 셀용 전원 셀을 포함하고,
    상기 복수의 패드는 상기 신호용 셀에 대응하여 배치되고 또 상기 신호용 셀과 전기적으로 접속된 신호용 패드와, 상기 내부회로용 전원 셀에 대응하여 배치되고 또 상기 내부회로용 전원 셀 및 상기 내부회로용 전원배선과 전기적으로 접속된 내부회로용 전원패드와, 상기 입출력 셀용 전원 셀에 대응하여 배치되고 또 상기 입출력 셀용 전원 셀 및 상기 입출력 셀용 전원배선과 전기적으로 접속된 입출력 셀용 전원패드를 포함하며,
    상기 내부회로용 전원패드는 상기 신호용 전원패드보다도 상기 내부회로용 전원배선의 근처에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  10. 제 9 항에 있어서,
    상기 내부회로용 전원패드는 상기 입출력 셀보다도 내측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 9 항에 있어서,
    상기 내부회로용 전원패드는 상기 내부회로용 전원배선과 평면적으로 중첩되도록 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제 9 항에 있어서,
    상기 신호용 패드 및 입출력 셀용 전원패드는 상기 입출력 셀보다도 외측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제 9 항에 있어서,
    상기 신호용 패드는 상기 입출력 셀과 평면적으로 중첩되도록 배치되고,
    상기 입출력 셀용 전원패드는 상기 입출력 셀용 전원 셀과 평면적으로 중첩되도록 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  14. 제 9 항에 있어서,
    상기 내부회로용 전원배선은 상기 내부회로 형성부보다도 외측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  15. 제 9 항에 있어서,
    상기 내부회로용 전원배선은 상기 내부회로 형성부의 주위를 둘러싸도록 하여 연재하고 있는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제 9 항에 있어서,
    상기 신호용 셀은 입출력회로가 설치된 로직영역과, 보호회로가 설치된 최종단 영역을 가지며,
    상기 로직영역은 상기 최종단 영역보다도 상기 반도체기판의 일변측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  17. 평면이 사각형인 반도체기판과,
    상기 반도체기판의 주면상에 상기 반도체기판의 일변에 따라 배치된 복수의 패드와,
    상기 반도체기판의 주면상에 상기 복수의 패드에 대응하여 배치된 복수의 입출력 셀과,
    상기 반도체기판의 주면상에서 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로 형성부를 가지며,
    상기 복수의 패드는 상기 복수의 입출력 셀의 외측 단부보다도 내측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  18. 제 17 항에 있어서,
    상기 복수의 패드는 각각 대응하는 상기 패드와 평면적으로 중첩되도록 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  19. 제 17 항에 있어서,
    상기 복수의 패드는 상기 반도체기판의 일변측에 위치하는 제1의 패드와, 상기 제1의 패드보다도 상기 반도체기판의 일변에서 떨어져 위치하는 제2의 패드를상기 반도체기판의 일변에 따라 서로 반복하여 배치한 지그재그 배열로 되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  20. 제 17 항에 있어서,
    상기 내부회로 형성부에 전위를 공급하는 내부회로용 전원배선으로서, 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로용 전원배선과,
    상기 복수의 입출력 셀에 전위를 공급하는 입출력 셀용 전원배선으로서, 상기 복수의 입출력 셀과 평면적으로 중첩되도록 상기 반도체기판의 일변에 따라 연재하는 입출력 셀용 전원배선을 더 가지고,
    상기 복수의 입출력 셀은 신호용 셀과, 내부회로용 전원 셀과, 입출력 셀용 전원 셀을 포함하며,
    상기 복수의 패드는 상기 신호용 셀에 대응하여 배치되고 또 상기 신호용 셀과 전기적으로 접속된 신호용 패드와, 상기 내부회로용 전원 셀에 대응하여 배치되고 또 상기 내부회로용 전원 셀 및 상기 내부회로용 전원배선과 전기적으로 접속된 내부회로용 전원패드와, 상기 입출력 셀용 전원 셀에 대응하여 배치되고 또 상기 입출력 셀용 전원 셀 및 상기 입출력 셀용 전원배선과 전기적으로 접속된 입출력 셀용 전원패드를 포함하며,
    상기 신호용 패드는 상기 신호용 셀과 평면적으로 중첩되도록 배치되고,
    상기 입출력 전원패드는 상기 입출력 셀용 전원 셀과 평면적으로 중첩되도록 배치되며,
    상기 내부회로용 전원패드는 상기 신호용 패드보다도 상기 내부회로용 전원배선측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  21. 제 20 항에 있어서,
    상기 내부회로용 전원패드는 상기 입출력 셀보다도 내측에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  22. 제 20 항에 있어서,
    상기 내부회로용 전원패드는 상기 내부회로용 전원배선과 평면적으로 중첩되도록 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  23. 평면이 사각형인 반도체기판과,
    신호용 패드 및 제1의 내부회로용 전원패드를 포함하는 복수의 패드로서, 상기 반도체기판의 주면상에 상기 반도체기판의 일변에 따라 배치된 복수의 패드와,
    상기 반도체기판의 주면상에 상기 복수의 전극패드에 대응하여 배치된 복수의 입출력 셀과,
    상기 반도체기판의 주면상에서 상기 복수의 입출력 셀보다도 내측에 배치된 내부회로 형성부와,
    상기 내부회로 형성부에 배치된 제2의 내부회로용 전원패드를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  24. 제 23 항에 있어서,
    상기 제2의 내부회로용 전원패드는 상기 내부회로 형성부의 배선 채널 형성영역 상에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
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