JP2006278449A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2006278449A
JP2006278449A JP2005091754A JP2005091754A JP2006278449A JP 2006278449 A JP2006278449 A JP 2006278449A JP 2005091754 A JP2005091754 A JP 2005091754A JP 2005091754 A JP2005091754 A JP 2005091754A JP 2006278449 A JP2006278449 A JP 2006278449A
Authority
JP
Japan
Prior art keywords
electrodes
semiconductor device
semiconductor chip
wiring
external connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005091754A
Other languages
English (en)
Inventor
Masaya Ninomiya
正也 二ノ宮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005091754A priority Critical patent/JP2006278449A/ja
Publication of JP2006278449A publication Critical patent/JP2006278449A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 半導体装置において設計自由度及び耐ノイズ性の向上を図ることにある。
【解決手段】 半導体装置は、集積回路１２が形成された半導体チップ１０と、半導体チップ１０上に配列された複数の電極２０と、半導体チップ１０が実装され、配線パターン３２を有する配線基板３０と、を含む。配線パターン３２は、半導体チップ１０の複数の電極２０に電気的に接続される複数のＩＣ用接続部４０と、複数の外部用接続部６０と、ＩＣ用接続部４０及び外部用接続部６０を電気的に接続する配線部５０と、を有する。複数の電極２０における互いに隣接しない少なくとも第１及び第２の電極２２，２４は、配線部５０により、複数の外部用接続部６０におけるいずれか１つの共通外部用接続部６２に電気的に接続されている。
【選択図】 図１

Description

本発明は、半導体装置に関する。
半導体装置において耐ノイズ性の向上が求められている。ノイズは、半導体チップの電源の寄生インピーダンス等が原因でトランジスタのスイッチング時の過渡的な電流変化に伴い生ずる。
例えば、特定の電源端子を半導体チップの端部に配置した場合、電源端子が配置された側とそれとは反対側とにおいて電流密度にばらつきが生じ、これによりノイズが発生しやすくなる。改善のため、複数の電源端子を半導体チップ上にバランス良く配列することが考えられるが、半導体装置の小型化を追求すると、外部端子の個数を減少せざるを得ず、それに伴い電源端子の個数が減り、例えば電源端子が１つとなると電流密度のばらつきを改善することは困難である。
また、ノイズ対策として、電源端子に電気的に接続するベタ状の導電箔を設けることが知られているが、ベタ状の導電箔は所定の面積が必要となるため、半導体装置の設計が制約される場合がある。
特開平７−１５３８６９号公報
本発明の目的の１つは、半導体装置において設計自由度及び耐ノイズ性の向上を図ることにある。
（１）本発明に係る半導体装置は、
集積回路が形成された半導体チップと、
前記半導体チップ上に配列された複数の電極と、
前記半導体チップが実装され、配線パターンを有する配線基板と、
を含み、
前記配線パターンは、前記半導体チップの複数の前記電極に電気的に接続される複数のＩＣ用接続部と、複数の外部用接続部と、前記ＩＣ用接続部及び前記外部用接続部を電気的に接続する配線部と、を有し、
複数の前記電極における互いに隣接しない少なくとも第１及び第２の電極は、前記配線部により、複数の前記外部用接続部におけるいずれか１つの共通外部用接続部に電気的に接続されている。本発明によれば、半導体チップ上の少なくとも第１及び第２の電極が１つの共通外部用接続部に電気的に接続されている。そのため、例えば共通外部用接続部に流れる電流が半導体チップの内部の電流密度のばらつきを引き起こす場合、共通外部用接続部に電気的に接続する電極を第１及び第２の電極に分割して配置することにより、半導体チップ１０の内部の電流密度のばらつきを緩和することが可能になる。また、設計制約上、第１及び第２の電極を半導体チップの内部配線により電気的に接続できない場合であっても、共通外部用接続部を介してそれらを電気的に接続することができるため、設計自由度の向上を図ることができる。
（２）この半導体装置において、
複数の前記外部用接続部は、前記半導体チップにオーバーラップして配列され、
前記第１及び第２の電極のそれぞれは、前記共通外部用接続部を基準として対称な位置に配置されていてもよい。これにより、半導体チップの内部の電流密度の均一化を図り、耐ノイズ性の向上を図ることができる。
（３）この半導体装置において、
前記配線部は、前記第１の電極及び前記共通外部電極を電気的に接続する第１の配線部と、前記第２の電極及び前記共通外部電極を電気的に接続する第２の配線部と、を含み、
前記第１及び第２の配線部は、互いにほぼ対称な配線形状をなしていてもよい。これにより、配線部の寄生インピーダンス等も考慮して耐ノイズ性の向上を図ることができる。
（４）本発明に係る半導体装置は、
集積回路が形成された半導体チップと、
前記半導体チップ上に配列された複数の電極と、
複数のボンディング部を有するリードと、
前記電極及び前記リードの前記ボンディング部を電気的に接続するワイヤと、
を含み、
複数の前記電極における互いに隣接しない少なくとも第１及び第２の電極は、前記ワイヤにより、複数の前記ボンディング部におけるいずれか１つの共通ボンディング部に電気的に接続されている。本発明によれば、半導体チップ上の少なくとも第１及び第２の電極が１つの共通ボンディング部に電気的に接続されている。そのため、例えば共通ボンディング部に流れる電流が半導体チップの内部の電流密度のばらつきを引き起こす場合、共通ボンディング部に電気的に接続する電極を第１及び第２の電極に分割して配置することにより、半導体チップ１０の内部の電流密度のばらつきを緩和することが可能になる。また、設計制約上、第１及び第２の電極を半導体チップの内部配線により電気的に接続できない場合であっても、共通ボンディング部を介してそれらを電気的に接続することができるため、設計自由度の向上を図ることができる。
（５）この半導体装置において、
前記ボンディング部は、配線基板の表面に形成されたＩＣ用接続部であってもよい。
（６）この半導体装置において、
前記ボンディング部は、リードフレームのインナーリードであってもよい。
（７）この半導体装置において、
前記第１及び第２の電極は、電源端子であってもよい。
（８）この半導体装置において、
複数の前記電極は、前記第１及び第２の電極を複数グループ有し、
第１のグループに属する前記第１及び第２の電極は、第１の電源端子であり、
第２のグループに属する前記第１及び第２の電極は、前記第１の電源端子とは異なるレベルの電圧を供給する第２の電源端子であってもよい。
（９）この半導体装置において、
複数の前記電極は、前記第１及び第２の電極を複数グループ有し、
前記複数グループのそれぞれのグループに属する前記第１及び第２の電極は、それぞれ異なるレベルの電圧を供給する電源端子であってもよい。
（１０）この半導体装置において、
前記第１及び第２の電極のそれぞれは、前記半導体チップの対向する辺側に配置されていてもよい。これにより、半導体チップの内部の電流密度の均一化を図り、耐ノイズ性の向上を図ることができる。
（１１）この半導体装置において、
前記第１及び第２の電極のそれぞれは、前記半導体チップの隣接する辺側に配置されていてもよい。
（１２）この半導体装置において、
前記第１及び第２の電極のそれぞれは、前記半導体チップの同一辺側に配置されていてもよい。
以下、本発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の実施の形態に係る半導体装置の平面図であり、図２は、図１のII−II線断面図である。なお、図１では、配線基板における半導体チップ搭載領域面を示すものである。半導体装置は、いわゆるＣＳＰ（Chip Scale/Size Package）又はＢＧＡ（Ball Grid Array）であってもよいが、この形態に限定されるものではない。
半導体装置は、半導体基板（半導体チップ１０）を含む。半導体チップ１０は、直方体（平面において長方形）になっていてもよい。半導体チップ１０は、内部に集積回路１２が形成された集積回路チップ（ＩＣチップ）である。集積回路１２は、複数の能動素子（ＭＯＳトランジスタなど）を有する。また、半導体チップ１０上には、複数の電極２０が配列されている。複数の電極２０は、半導体チップ１０の表面（集積回路１２側の面）の端部に配列されていてもよい。複数の電極２０は、図１に示すように半導体チップ１０の４辺のそれぞれに沿って配列されていてもよいし、対向する２辺のそれぞれに沿って配列されていてもよい。複数の電極２０は、半導体チップ１０の内部配線（図示しない）により集積回路１２に電気的に接続されている。複数の電極２０は、集積回路１２の外側の領域上に形成されていてもよいし、集積回路１２の内側の領域上に形成されていてもよい。電極２０は、パッド（例えばＡｌパッド）を含む。図２に示すように半導体チップ１０がフェースダウン実装される場合には、電極２０はパッドの表面に形成されるバンプ（例えばＡｕバンプ）をさらに含んでいてもよい。なお、半導体チップ１０の表面には、複数の電極２０を避ける領域にパッシベーション膜１４（ＳｉＯ２，ＳｉＮ）が形成されている。
配線基板３０は、ベース基板と、ベース基板に形成された配線パターン３２を有する。ベース基板は、有機系材料（例えばポリイミド樹脂、エポキシ樹脂）、無機系材料（例えばガラス、セラミック）又はそれらの複合構造からなるものであってもよい。配線基板３０は、半導体パッケージのインターポーザであってもよい。配線パターン３２がスルーホール又はビアホールを有し、配線基板３０が多層構造をなしていてもよい。
配線パターン３２は、半導体チップ１０の複数の電極２０に電気的に接続される複数のＩＣ用接続部４０と、複数の外部用接続部６０と、ＩＣ用接続部４０及び外部用接続部６０を電気的に接続する配線部５０と、を有する。ＩＣ用接続部４０、配線部５０及び外部用接続部６０は、Ｃｕなどの金属により一体的に形成されている。また、例えば、ＩＣ用接続部４０は、配線部５０の一方の端部に設けられ、外部用接続部６０は、配線部５０の他方の端部に設けられている。図２に示す例では、ＩＣ用接続部４０は配線基板３０の一方の面に形成され、外部用接続部６０は配線基板３０の他方の面に形成され、両者が配線部５０の一部であるスルーホールを介して電気的に接続されている。ＩＣ用接続部４０又は外部用接続部６０は、配線部５０よりも幅が大きくなっていてもよい。なお、配線基板３０の表面には、ＩＣ用接続部４０及び外部用接続部６０を避ける領域に保護膜３４（例えばソルダレジスト）が設けられていてもよい。
複数のＩＣ用接続部４０は、半導体チップ１０の複数の電極２０の配列形態に対して面対称となる配列形態を有してもよい。すなわち、複数のＩＣ用接続部４０は、半導体チップ１０の搭載外形の４辺のそれぞれに沿って配列されていてもよいし、対向する２辺のそれぞれに沿って配列されていてもよい。複数の外部用接続部６０は、左右対称となる配列形態を有していてもよく、例えば複数行複数列（図１では３行３列）に配列されている。複数の外部用接続部６０は、配線部５０（及びＩＣ用接続部４０）により複数の電極２０に電気的に接続されている。
半導体チップ１０は、配線基板３０に実装されている。図２に示す例では、半導体チップ１０は、配線基板３０にフェースダウン実装されている。すなわち、半導体チップ１０の電極２０の形成面と、配線基板３０のＩＣ用接続部４０の形成面とが向き合っている。電極２０及びＩＣ用接続部４０の電気的接続形態には、導電粒子を含有する異方性導電材料（例えばＡＣＦ（Anisotoropic Conductive Film））による接続のほか、絶縁樹脂接合（例えばＮＣＰ（Non Conductive Paste）やＮＣＦ（Non Conductive Film）等を使用した接合）、合金接合（例えばＡｕ−Ａｕ又はＡｕ−Ｓｎ接合等）、ハンダ接合等の既知の接続方法のいずれを適用してもよい。半導体チップ１０と配線基板３０との間には、アンダーフィル材３６（例えば樹脂材）が設けられていてもよい。アンダーフィル材３６は、少なくとも電極２０及びＩＣ用接続部４０の両者の電気的接続部を被覆する。
外部用接続部６０上には外部端子７０が設けられていてもよい。外部端子７０は、導電性部材（例えばハンダ）により形成され、例えばハンダボールであってもよい。図１に示す例では、複数の外部端子７０（外部用接続部６０）が半導体チップ１０とオーバーラップして配列されている、いわゆるファンイン構造をなしている。なお、変形例として、複数の外部端子７０が半導体チップ１０とオーバーラップしない外側のみに設けられている、いわゆるファンアウト構造をなしていてもよいし、それらの複合のファンイン・アウト構造をなしていてもよい。
本実施の形態では、図１に示すように、複数の電極２０における互いに隣接しない第１及び第２の電極２２，２４が、配線部５０（詳しくは第１及び第２の配線部５２，５４）により、複数の外部用接続部６０におけるいずれか１つの共通外部用接続部６２に電気的に接続されている。すなわち、図１に示す例では、電極：外部用接続部の接続個数の関係が２：１となっている。なお、共通外部用接続部６２上には、外部端子７０として共通外部端子７２が設けられている。
これによれば、例えば共通外部用接続部６２に流れる電流が半導体チップ１０の内部の電流密度のばらつきを引き起こす場合、共通外部用接続部６２に電気的に接続する電極を第１及び第２の電極２２，２４に分割して配置することにより、半導体チップ１０の内部の電流密度のばらつきを緩和することが可能になる。また、設計制約上、第１及び第２の電極２２，２４を半導体チップ１０の内部配線により電気的に接続できない場合であっても、共通外部用接続部６２を介してそれらを電気的に接続することができるため、設計自由度の向上を図ることができる。
ここで、第１及び第２の電極２２，２４が隣接しないとは、複数の電極２０の配列方向（半導体チップ１０の各辺に沿った方向）において第１及び第２の電極２２，２４が連続して並ぶことがないことを意味する。言い換えれば、複数の電極２０の配列方向において第１及び第２の電極２２，２４の間には、少なくとも１つの他の電極２０が設けられている。
第１及び第２の電極２２，２４は、電源端子であってもよい。例えば第１及び第２の電極２２，２４は、電源電圧ＶＤＤを供給するための電極であってもよいし、電源電圧ＶＳＳ（グランド電圧ＶＳＳ）を供給するための電極であってもよい。これによれば、電源に起因する電流密度のばらつきを少なくし、ノイズの発生を防止することができる。あるいは、第１及び第２の電極２２，２４は、入出力端子（信号端子）であってもよい。これによれば、設計制約上、第１及び第２の電極２２，２４を半導体チップ１０の内部配線により電気的に接続できない場合であっても、共通外部用接続部６２を介してそれらを電気的に接続することができるため、設計自由度の向上を図ることができる。
図１に示すように、ファンイン構造の場合、第１及び第２の電極２２，２４のそれぞれは、共通外部用接続部６２を基準として対称な位置に配置されていてもよい。対称とは、図１に示すように共通外部用接続部６２の中心線（例えば辺１０ａと平行な方向の仮想線）に対して線対称であってもよいし、あるいは共通外部用接続部６２の中心点に対して点対称であってもよいことを意味する。また、対称となる配線長に多少の長短があっても良い。これによれば、第１及び第２の電極２２，２４が半導体チップ１０の平面視においてバランス良く配置されるので、半導体チップ１０の内部の電流密度の均一化を図ることができる。
第１及び第２の電極２２，２４のそれぞれは、半導体チップ１０の異なる辺側（例えば対向する辺側又は隣接する辺側）に配置されていてもよい。図１に示す例では、第１の電極２２は、半導体チップ１０の所定の辺１０ａ側に配置され、第２の電極２４は、半導体チップ１０の辺１０ａと対向する辺１０ｂ側に配置されている。これによって、半導体チップ１０の両端部において内部の電流密度の均一化を図ることができる。
なお、変形例として、第１及び第２の電極２２，２４は、半導体チップ１０の同一辺側であって、少なくとも１つの電極を挟む両側に配置されていてもよい。
共通外部用接続部６２は、複数行複数列の中央の行（又は列）に属していてもよい。詳しくは、中央の行（又は列）とは、奇数行（又は奇数列）である場合の中央の１行（又は１列）であってもよいし、偶数行（又は偶数列）である場合の中央の２行（又は２列）のいずれかであってもよい。例えば、図１に示すように、第１及び第２の電極２２，２４が半導体チップ１０の対向する２辺側に配置されている場合、共通外部用接続部６２は、第１及び第２の電極２２，２４に挟まれた複数行の中央に属していてもよい。
第１の電極２２は、第１の配線部５２により共通外部用接続部６２に電気的に接続され、第２の電極２４は、第２の配線部５４により共通外部用接続部６２に電気的に接続されている。そして、第１及び第２の配線部５２，５４は、互いにほぼ対称な配線形状をなしていてもよい。詳しくは、上述したように第１及び第２の電極２２，２４が共通外部用接続部６２を基準として対称な位置に配置されている場合、第１及び第２の配線部５２，５４が互いにほぼ対称な配線形状をなしていてもよい。これにより、配線部５０の寄生インピーダンス等も考慮して耐ノイズ性の向上を図ることができる。
図１に示すように、複数の電極２０は、第１及び第２の電極を複数グループ有していてもよい。例えば、複数の電極２０は、第１のグループに属する上述した第１及び第２の電極２２，２４と、第２のグループに属する第１及び第２の電極２６，２８と、を有する。第２のグループに属する第１及び第２の電極２６，２８は、互いに隣接することなく配置され、配線部５０（詳しくは第１及び第２の配線部５６，５８）により、他の共通外部用接続部６４に電気的に接続されている。この場合、第１のグループに属する第１及び第２の電極２２，２４が第１の電源端子（例えば電源電圧ＶＤＤを供給する端子）であり、第２のグループに属する第１及び第２の電極２６，２８が第２の電源端子（例えば電源電圧ＶＳＳを供給する端子）であってもよい。第２の電源端子は、第１の電源端子とは異なるレベルの電圧を供給するものである。これによれば、それぞれの異なる電圧を供給する電源端子に基づいて電流密度の均一化を図ることができるので、さらなる耐ノイズ性の向上を図ることができる。なお、共通外部用接続部６４には、他の共通外部端子７４が設けられている。
また、変形例として、複数の電極は、上述した第１及び第２の電極を含む３つ以上のグループを有していてもよく、その場合もそれぞれのグループごとに第１及び第２の電極２２，２４が異なるレベルの電圧を供給する電源端子となっていてもよい。
第１及び第２の電極２６，２８、第１及び第２の配線部５６，５８、並びに共通外部用接続部６４のその他の詳細は、上述した内容を適用することができる。
本発明に係る半導体装置によれば、上述したように半導体チップ１０の内部の電流密度のばらつきを緩和（好ましくは均一化）することができるので、耐ノイズ性の向上を図ることができる。したがって、ノイズ発生に起因する半導体装置の誤動作を低減することができる。さらに、設計制約上、第１及び第２の電極２２，２４を半導体チップ１０の内部配線により電気的に接続できない場合であっても、共通外部用接続部６２を介してそれらを電気的に接続することができるため、設計自由度の向上を図ることができる。また、ベタ状の導電箔を形成することによる設計制約もなく、その点からも設計自由度が高いことがわかる。
図３は、本実施の形態の変形例を示す図である。図３に示す変形例では、半導体チップ１０はフェースアップ実装されている。すなわち、半導体チップ１０の電極２０とは反対側の面と、配線基板３０のＩＣ用接続部４０の形成面とが向き合っている。電極２０及びＩＣ用接続部４０の電気的接続形態は、ワイヤボンディングであってもよい。すなわち、第１の電極２２がワイヤ８２によりＩＣ用接続部４０に電気的に接続され、第２の電極２４がワイヤ８４によりＩＣ用接続部４０に電気的に接続されている。配線基板３０の表面には封止材３８（モールド樹脂又はポッティング樹脂）が設けられていてもよい。封止材３８は、半導体チップ１０及びワイヤ８２，８４等を封止する。本変形例のその他の詳細は上述した内容を適用することができる。
他の変形例として、電極：外部用接続部の接続個数の関係がｎ：１（ｎは３以上の自然数）であってもよい。その場合であっても、共通外部用接続部に電気的に接続するｎ個の電極をバランス良く配置することにより、効果的に耐ノイズ性の向上を図ることができる。なお、本実施の形態は、１つの外部用接続部を基準として複数の電極が電気的に接続されていればよく、１つの電極が２以上の外部用接続部に電気的に接続する形態を含むことができる。
なお、本実施の形態に係る半導体装置は、ＣＯＢ（Chip On Board）実装、ＣＯＦ（Chip On Film）実装又はＴＡＢ（Tape Automated Bonding）実装により製造されるデバイスに適用することもできる。
（第２の実施の形態）
図４は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。本実施の形態では、互いに隣接しない第１及び第２の電極２２，２４がワイヤ（詳しくは第１及び第２のワイヤ９２，９４）により、リード１３２の複数のボンディング部におけるいずれか１つの共通ボンディング部１３４に電気的に接続されている。
図４に示す例では、リード１３２は、配線基板１３０の一部である。リード１３２は、半導体チップ１０の複数の電極２０に電気的に接続される複数のボンディング部（共通ボンディング部１３４を含む）と、複数の外部用接続部１３８と、ボンディング部及び外部用接続部１３８を電気的に接続する配線部１３６と、を有する。図４に示す例では、リード１３２は、上述した配線パターンの内容を適用することができる。その場合、ボンディング部は、配線基板１３０の表面に形成されたＩＣ用接続部である。ただし、複数のボンディング部は、半導体チップ１０の外側の領域に形成されている。外部用接続部１３８上には、外部端子１４０が設けられていてもよく、その詳細も第１の実施の形態で説明した通りである。なお、配線基板１３０の表面には封止材３８が設けられている。
半導体チップ１０は、配線基板１３０にフェースアップ実装され、電極２０とリード１３２のボンディング部との電気的接続形態としてワイヤボンディングが適用されている。なお、半導体チップ１０、複数の電極２０（第１及び第２の電極２２，２４を含む）の詳細は、第１の実施の形態で説明した通りである。
図４に示す例では、第１の電極２２が第１のワイヤ９２を介して共通ボンディング部１３４に電気的に接続され、第２の電極２４が第２のワイヤ９４を介して共通ボンディング部１３４に電気的に接続されている。すなわち、共通ボンディング部１３４に電気的に接続される電極が、ワイヤによって第１及び第２の電極２２，２４に分割されている。したがって、本実施の形態においても第１の実施の形態で説明したように、耐ノイズ性及び設計自由度の向上を図ることができる。
第１及び第２の電極２２，２４の配列形態は、第１の実施の形態の内容を適用することができる。また、共通ボンディング部１３４は、例えば第１及び第２の電極２２，２４のいずれかが配置される辺側（図４では第２の電極２４が配置される辺側）に設けられていてもよい。これにより、第１及び第２のワイヤ９２，９４のいずれか一方のワイヤ長を最短にすることができる。
第１の実施の形態で説明したように、第１及び第２の電極２２，２４は、電源端子であってもよいし、入出力端子（信号端子）であってもよい。また、複数の電極２０は、第１及び第２の電極２２，２４を含む２つ以上のグループを有していてもよく、その場合、それぞれのグループごとに第１及び第２の電極２２，２４が異なるレベルの電圧を供給する電源端子となっていてもよい。
上述とは別に、電極：ボンディング部の接続個数の関係がｎ：１（ｎは３以上の自然数）であってもよい。その場合であっても、共通ボンディング部に電気的に接続するｎ個の電極をバランス良く配置することにより、効果的に耐ノイズ性の向上を図ることができる。なお、本実施の形態は、１つのボンディング部を基準として複数の電極が電気的に接続されていればよく、１つの電極が２以上のボンディング部に電気的に接続する形態を含むことができる。
図５は、本実施の形態の変形例に係る半導体装置を示す図である。本変形例に示すように、上述した構造をリードフレームタイプの半導体装置に適用してもよい。この半導体装置は、半導体チップ１０と、リード１５２と、を含む。
半導体チップ１０は、ダイパッド１５０に搭載されている。例えば、半導体チップ１０は、ダイパッド１５０に接着材料１６２（樹脂材料又は金属ペースト材料）により固定することができる。ダイパッド１５０は、半導体チップ１０よりもわずかに大きい相似形をなしていてもよく、ダイパッド１５０に向けてリード１５２の一方の端部が延出されている。ダイパッド１５０及びリード１５２は、リードフレームの一部である。リードフレームは、Ｃｕなどの金属により形成されている。リード１５２は、半導体チップ１０の複数の電極２０に電気的に接続される複数のボンディング部（共通ボンディング部１５４を含む）を含む。本変形例では、ボンディング部はリードフレームのインナーリードである。インナーリードとは、封止材１６０により封止されたリード１５２の先端部を指す。また、リード１５２の他方の端部には、アウターリード１５８が設けられている。アウターリード１５８は、外部の部品（例えばマザーボード）に電気的に接続するための外部端子である。
なお、本実施の形態におけるその他の詳細は、すでに説明した内容を適用することができるので省略する。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１は、本発明の第１の実施の形態に係る半導体装置の平面図である。 図２は、図１のII−II線断面図である。 図３は、本発明の第１の実施の形態の変形例を示す図である。 図４は、本発明の第２の実施の形態に係る半導体装置の断面図である。 図５は、本発明の第２の実施の形態の変形例を示す図である。
符号の説明
１０…半導体チップ １２…集積回路 １４…パッシベーション膜 ２０…電極
２２，２６…第１の電極 ２４，２８…第２の電極 ３０…配線基板
３２…配線パターン ３４…保護膜 ３６…アンダーフィル材 ３８…封止材
４０…ＩＣ用接続部 ５０…配線部 ５２，５６…第１の配線部
５４，５８…第２の配線部 ６０…外部用接続部 ６２，６４…共通外部用接続部
７０…外部端子 ７２，７４…共通外部端子 ８２，８４…ワイヤ
９２．９４…第１のワイヤ １３０…配線基板 １３２…リード
１３４…共通ボンディング部 １３６…配線部 １３８…外部用接続部
１４０…外部端子 １５０…ダイパッド １５２…リード
１５４…共通ボンディング部 １５８…アウターリード １６０…封止材

Claims (12)

  1. 集積回路が形成された半導体チップと、
    前記半導体チップ上に配列された複数の電極と、
    前記半導体チップが実装され、配線パターンを有する配線基板と、
    を含み、
    前記配線パターンは、前記半導体チップの複数の前記電極に電気的に接続される複数のＩＣ用接続部と、複数の外部用接続部と、前記ＩＣ用接続部及び前記外部用接続部を電気的に接続する配線部と、を有し、
    複数の前記電極における互いに隣接しない少なくとも第１及び第２の電極は、前記配線部により、複数の前記外部用接続部におけるいずれか１つの共通外部用接続部に電気的に接続されている半導体装置。
  2. 請求項１記載の半導体装置において、
    複数の前記外部用接続部は、前記半導体チップにオーバーラップして配列され、
    前記第１及び第２の電極のそれぞれは、前記共通外部用接続部を基準として対称な位置に配置されている半導体装置。
  3. 請求項１又は請求項２記載の半導体装置において、
    前記配線部は、前記第１の電極及び前記共通外部電極を電気的に接続する第１の配線部と、前記第２の電極及び前記共通外部電極を電気的に接続する第２の配線部と、を含み、
    前記第１及び第２の配線部は、互いにほぼ対称な配線形状をなしている半導体装置。
  4. 集積回路が形成された半導体チップと、
    前記半導体チップ上に配列された複数の電極と、
    複数のボンディング部を有するリードと、
    前記電極及び前記リードの前記ボンディング部を電気的に接続するワイヤと、
    を含み、
    複数の前記電極における互いに隣接しない少なくとも第１及び第２の電極は、前記ワイヤにより、複数の前記ボンディング部におけるいずれか１つの共通ボンディング部に電気的に接続されている半導体装置。
  5. 請求項４記載の半導体装置において、
    前記ボンディング部は、配線基板の表面に形成されたＩＣ用接続部である半導体装置。
  6. 請求項４記載の半導体装置において、
    前記ボンディング部は、リードフレームのインナーリードである半導体装置。
  7. 請求項１から請求項６のいずれかに記載の半導体装置において、
    前記第１及び第２の電極は、電源端子である半導体装置。
  8. 請求項１から請求項６のいずれかに記載の半導体装置において、
    複数の前記電極は、前記第１及び第２の電極を複数グループ有し、
    第１のグループに属する前記第１及び第２の電極は、第１の電源端子であり、
    第２のグループに属する前記第１及び第２の電極は、前記第１の電源端子とは異なるレベルの電圧を供給する第２の電源端子である半導体装置。
  9. 請求項１から請求項６のいずれかに記載の半導体装置において、
    複数の前記電極は、前記第１及び第２の電極を複数グループ有し、
    前記複数グループのそれぞれのグループに属する前記第１及び第２の電極は、それぞれ異なるレベルの電圧を供給する電源端子である半導体装置。
  10. 請求項１から請求項９のいずれかに記載の半導体装置において、
    前記第１及び第２の電極のそれぞれは、前記半導体チップの対向する辺側に配置されている半導体装置。
  11. 請求項１から請求項９のいずれかに記載の半導体装置において、
    前記第１及び第２の電極のそれぞれは、前記半導体チップの隣接する辺側に配置されている半導体装置。
  12. 請求項１から請求項９のいずれかに記載の半導体装置において、
    前記第１及び第２の電極のそれぞれは、前記半導体チップの同一辺側に配置されている半導体装置。
JP2005091754A 2005-03-28 2005-03-28 半導体装置 Withdrawn JP2006278449A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005091754A JP2006278449A (ja) 2005-03-28 2005-03-28 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005091754A JP2006278449A (ja) 2005-03-28 2005-03-28 半導体装置

Publications (1)

Publication Number Publication Date
JP2006278449A true JP2006278449A (ja) 2006-10-12

Family

ID=37212933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005091754A Withdrawn JP2006278449A (ja) 2005-03-28 2005-03-28 半導体装置

Country Status (1)

Country Link
JP (1) JP2006278449A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416181A (zh) * 2018-04-27 2019-11-05 拉碧斯半导体株式会社 电子设备以及布线基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416181A (zh) * 2018-04-27 2019-11-05 拉碧斯半导体株式会社 电子设备以及布线基板

Similar Documents

Publication Publication Date Title
US8885356B2 (en) Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution
US9818679B2 (en) Semiconductor device
US9461015B2 (en) Enhanced stacked microelectronic assemblies with central contacts
JP4387076B2 (ja) 半導体装置
JP5010275B2 (ja) チップ積層型半導体装置
JP2011249582A (ja) 半導体装置
JP4776861B2 (ja) 半導体装置
JP4538830B2 (ja) 半導体装置
JP2001156251A (ja) 半導体装置
JP7273654B2 (ja) 半導体装置、その製造方法および電子装置
JP2006278449A (ja) 半導体装置
US10937754B1 (en) Semiconductor package and manufacturing method thereof
JP2010258254A (ja) 半導体装置
KR20160114852A (ko) 반도체 칩, 및 이를 포함하는 플립 칩 패키지와 웨이퍼 레벨 패키지
US11121103B1 (en) Semiconductor package including interconnection member and bonding wires and manufacturing method thereof
JP4536808B2 (ja) 半導体装置およびインターポーザチップ
JP5855913B2 (ja) 半導体装置
JP2016119379A (ja) 半導体装置及び電子装置
JP2007180587A (ja) 半導体装置
US20160027758A1 (en) Semiconductor device
JP6105773B2 (ja) 半導体装置
JP2014123783A (ja) 半導体装置
KR101006529B1 (ko) 볼 랜드 및 이를 이용한 인쇄회로기판 및 이를 이용한 반도체 패키지
JP2006278450A (ja) 半導体装置
JP2006245613A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070920

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080626

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091007

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091021

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20091204