CN110416181A - 电子设备以及布线基板 - Google Patents

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Abstract

本发明提高针对来自外部的电磁噪声的耐性。电子装置包含具有相互被施加相同电位的电压的多个端子的半导体装置以及具有供半导体装置安装的安装区域的布线基板。布线基板具有基板上布线，该基板上布线从连接多个端子中的一个端子的连接部经由安装区域的内侧到达连接多个端子中的另一端子的连接部。

Description

电子设备以及布线基板
技术领域
本发明涉及电子设备以及布线基板。
背景技术
作为有关电子设备中的噪声对策的技术，已知有以下的技术，上述电子设备包含封装有半导体芯片的半导体装置以及安装有半导体装置的布线基板。
例如，在专利文献1中，记载有在安装有具有多个电源引脚和多个信号引脚的LSI的多层印刷布线板中，构成为多个电源引脚的一部分或者全部经由电感图案与电源图案连接的多层印刷布线板。
专利文献1：日本特开平9－326451号公报
封装有半导体芯片的半导体装置存在以强化电源为目的，具有被施加相互相同电位的电压的多个电源端子的情况。具有多个电源端子的半导体装置可能包含从多个电源端子中的一个经由线、形成于半导体芯片的内部的芯片内布线以及线到达多个电源端子中的另一个的导电路径。安装有具有这样的导电路径的半导体装置的布线基板可能包含将多个电源端子分别相互连接的基板上布线。在这里，以针对来自外部的噪声的耐性为目的，存在在布线基板上设置接地图案的情况，该接地图案覆盖安装半导体装置的安装区域。在安装半导体装置的安装区域设置接地图案的情况下，将多个电源端子的每一个相互连接的基板上布线配置为在安装半导体装置的安装区域上走线。在该情况下，存在通过形成于半导体装置的内部的上述导电路径、以及将多个电源端子分别相互连接的上述基板上布线形成导电环，从而针对来自外部的电磁噪声的耐性降低的可能。例如，若贯穿导电环的内侧的磁通发生变化，则电源电压因电磁感应而变动，由此存在电路动作变得不稳定、或电路元件破坏的可能。
发明内容
本发明是鉴于上述的点而完成的，目的在于提高针对来自外部的电磁噪声的耐性。
本发明的电子设备是包含具有相互被施加相同电位的电压的多个端子的半导体装置以及具有供上述半导体装置安装的安装区域的布线基板的电子设备，上述布线基板具有基板上布线，上述基板上布线从连接上述多个端子中的一个端子的连接部经由上述安装区域的内侧到达连接上述多个端子中的另一端子的连接部。
本发明的布线基板具有：安装区域，用于安装具有相互被施加相同电位的电压的多个端子的半导体装置；以及基板上布线，从连接上述多个端子中的一个端子的连接部经由上述安装区域的内侧到达连接上述多个端子中的另一端子的连接部。
根据本发明，能够提高针对来自外部的电磁噪声的耐性。
附图说明
图1A是表示本发明的第一实施方式的电子设备1的简要结构的一个例子的俯视图。
图1B是沿着图1A中的1B－1B线的剖视图。
图2是表示本发明的实施方式的半导体装置的内部结构的一个例子的俯视图。
图3是表示形成于本发明的实施方式的布线基板的布线图案的一个例子的俯视图。
图4A是一并示出本发明的实施方式的半导体装置的内部结构、形成于半导体装置的导电路径以及形成于布线基板的基板上布线的俯视图。
图4B是提取图4A所示的各要素中的导电路径以及基板上布线来表示的俯视图。
图5A是表示比较例的电子设备的结构的一个例子的俯视图。
图5B是提取图5A所示的各要素中的导电路径以及基板上布线来表示的俯视图。
图6A是表示本发明的第二实施方式的电子设备的结构的一个例子的俯视图。
图6B是提取图6A所示的各要素中的导电路径以及基板上布线来表示的俯视图。
图7A是表示本发明的第三实施方式的电子设备的结构的一个例子的俯视图。
图7B是提取图7A所示的各要素中的导电路径以及基板上布线来表示的俯视图。
图8A是表示本发明的第四实施方式的电子设备的结构的一个例子的俯视图。
图8B是提取图8A所示的各要素中的导电路径以及基板上布线来表示的俯视图。
图9A是表示本发明的第五实施方式的电子设备的结构的一个例子的俯视图。
图9B是表示形成于本发明的实施方式的布线基板的第一面的布线图案的一个例子的俯视图。
图9C是表示形成于本发明的实施方式的布线基板的第二面的布线图案的一个例子的俯视图。
图9D是沿着图9A中的9D－9D线的剖视图。
图10A是表示本发明的第六实施方式的电子设备的结构的一个例子的俯视图。
图10B是表示形成于本发明的实施方式的布线基板的第一面的布线图案的一个例子的俯视图。
图10C是表示形成于本发明的实施方式的布线基板的第二面的布线图案的一个例子的俯视图。
图10D是沿着图10A中的10D－10D线的剖视图。
具体实施方式
以下，参照附图对公开的技术的实施方式的一个例子进行说明。此外，在各附图中对于相同或者等价的构成要素以及部分标注相同的附图标记。
[第一实施方式]
图1A是表示本发明的第一实施方式的电子设备1的简要结构的一个例子的俯视图。图1B是沿着图1A中的1B－1B线的剖视图。电子设备1包含布线基板10、安装于布线基板10的半导体装置20而构成。
图2是表示半导体装置20的内部结构的一个例子的俯视图。半导体装置20包含形成有集成电路的半导体芯片21、经由线22与半导体芯片21连接的多个端子23、以及密封半导体芯片21的密封部件24而构成。在本实施方式中，半导体装置20的俯视时的外形为大致矩形。半导体装置20例如也可以具有QFP(Quad Flat Package：四方扁平封装)的封装形式。
在本实施方式中，多个端子23中包含有相互被施加相同电位的电源电压VDD的2个电源端子23Pa、23Pb。电源端子23Pa配置于半导体装置20的角部25A的附近，经由线22与半导体芯片21连接。电源端子23Pb配置于成为半导体装置20的角部25A的对角的角部25B的附近，经由线22与半导体芯片的与连接有电源端子23Pa的位置不同的位置连接。半导体装置20具有多个电源端子23Pa以及23Pb，从而能够提高半导体芯片21的面内的电源电压的均匀性。
半导体装置20具有电源端子23Pa、线22、形成于半导体芯片21内的芯片内布线(未图示)、以及经由线22到达电源端子23Pb的导电路径26。此外，导电路径26的在半导体芯片21的内部通过的部分未必限于图2中例示的直线状，也可以弯曲。
图3是表示形成于布线基板10的布线图案的一个例子的俯视图。布线基板10具有作为连结半导体装置20的多个端子23的连接部的多个连接盘11。多个连接盘11包含有连接电源端子23Pa的连接盘11Pa以及连接电源端子23Pb的连接盘11Pb。布线基板10具有经由连接盘11Pa、安装区域30的内侧以及连接盘11Pb的基板上布线12。像这样，通过基板上布线12将连接盘11Pa以及11Pb相互连接，从而能够向半导体装置20的电源端子23Pa以及23Pb分别供给具有相同的电位的电源电压VDD。
图4A是一并示出半导体装置20的内部结构、形成于半导体装置20的导电路径26以及形成于布线基板10的基板上布线12的俯视图。图4B是提取图4A所示的各要素中的导电路径26以及基板上布线12来表示的俯视图。根据本实施方式的电子设备1，形成于半导体装置20的导电路径26、以及形成于布线基板10的基板上布线12电连接，由此，构成导电环40。导电环40存在作为环形天线来发挥作用的可能，根据来自外部的电磁噪声，若贯穿导电环40的内侧的磁通发生变化，则导电路径26以及基板上布线12的电位(即，电源电压VDD的电位)因电磁感应而变动。为了抑制这样的电位变动，优选尽可能地减小导电环40的内侧区域(在图4B中用阴影表示的区域)的面积。
在这里，图5A是表示比较例的电子设备1X的结构的一个例子的俯视图。在图5A中一并示出半导体装置20的内部结构、形成于半导体装置20的导电路径26以及形成于布线基板10的基板上布线12X。图5B是提取图5A所示的各要素中的导电路径26以及基板上布线12X来表示的俯视图。比较例的电子设备1X的基板上布线12X的走线与本发明的实施方式的基板上布线12不同。即，比较例的基板上布线12X从连接电源端子23Pa的连接盘11Pa经由安装区域30的外侧到达连接电源端子23Pb的连接盘11Pb。
根据比较例的电子设备1X，由于从基板上布线12X的连接盘11Pa到达连接盘11Pb的部分在半导体装置20的安装区域30的外侧通过，所以由形成于半导体装置20的导电路径26、以及基板上布线12X构成的导电环40X的内侧区域(在图5B中用阴影表示的区域)的面积比本发明的实施方式的导电环40大。
另一方面，根据本发明的实施方式的电子设备1，由于基板上布线12的从连接盘11Pa到连接盘11Pb的部分在半导体装置20的安装区域30的内侧通过，所以能够使导电环40的内侧区域的面积比比较例的导电环40X小。因此，根据本发明的实施方式的电子设备1与，比较例的电子设备1X相比，能够提高针对来自外部的电磁噪声的耐性。此外，优选导电环40的内侧区域的面积为半导体装置20的安装区域30的面积的一半(50％)以下。
进一步，根据本发明的实施方式的电子设备1，基板上布线12的在安装区域30的内侧通过的部分被半导体装置20的线22以及端子23覆盖。由于线22以及端子23作为针对电磁噪声的屏障发挥作用，所以通过基板上布线12的在安装区域30的内侧通过的部分被线22以及端子23覆盖，能够进一步提高针对电磁噪声的耐性。
另外，根据本发明的实施方式的电子设备1，由于不用安装用于降低电磁噪声的影响的电容器等电磁噪声对策部件就能够提高针对电磁噪声的耐性，所以与安装电磁噪声对策部件的电子设备相比较，能够抑制制造成本。
[第二实施方式]
图6A是表示本发明的第二实施方式的电子设备1A的结构的一个例子的俯视图。在图6A中一并示有半导体装置20的内部结构、形成于半导体装置20的导电路径26以及形成于布线基板10的基板上布线12A。图6B是提取图6A所示的各要素中的导电路径26以及基板上布线12A的俯视图。
本发明的第二实施方式的电子设备1A的基板上布线12A的走线与第一实施方式的基板上布线12不同。第二实施方式的基板上布线12A从连接电源端子23Pa的连接盘11Pa经由半导体装置20的安装区域30的内侧到达连接电源端子23Pb的连接盘11Pb。基板上布线12A的经由安装区域30的内侧的部分沿着形成于半导体装置20的导电路径26配置。更具体而言，基板上布线12A的经由安装区域30的内侧的部分配置于导电路径26的正下方，以与导电路径26重叠。
根据本发明的第二实施方式的电子设备1A，能够使由形成于半导体装置20的导电路径26、以及形成于布线基板10的基板上布线12A构成的导电环40的内侧区域的面积几乎为零。由此，贯穿导电环40的内侧的磁通几乎为零，能够进一步提高针对电磁噪声的耐性。
[第三实施方式]
图7A是表示本发明的第三实施方式的电子设备1B的结构的一个例子的俯视图。在图7A中一并示有半导体装置20的内部结构、形成于半导体装置20的导电路径26B以及形成于布线基板10的基板上布线12B。图7B是提取图7A所示的各要素中的导电路径26B以及基板上布线12B来表示的俯视图。
在本发明的第三实施方式的电子设备1B中，半导体装置20的电源端子23Pa以及电源端子23Pb沿着半导体装置20的一个边来设置。因此，经由电源端子23Pa、线22、形成于半导体芯片21内的芯片内布线(未图示)、以及线22到达电源端子23Pb的导电路径26B如图7A以及图7B所示那样弯曲。
基板上布线12B从连接电源端子23Pa的连接盘11Pa经由半导体装置20的安装区域30的内侧到达连接电源端子23Pb的连接盘11Pb。基板上布线12B的经由安装区域30的内侧的部分沿着形成于半导体装置20的导电路径26B配置。更具体而言，基板上布线12B的经由安装区域30的内侧的部分配置于导电路径26B的正下方以与导电路径26B重叠。
根据本发明的第三实施方式的电子设备1B，能够使由形成于半导体装置20的导电路径26B、和形成于布线基板10的基板上布线12B构成的导电环40的内侧区域的面积几乎为零。由此，贯穿导电环40的内侧的磁通几乎为零，并能够进一步提高针对电磁噪声的耐性。
[第四实施方式]
图8A是表示本发明的第四实施方式的电子设备1C的结构的一个例子的俯视图。在图8A中一并示有半导体装置20的内部结构、形成于半导体装置20的导电路径26C以及形成于布线基板10的基板上布线12C。图8B是提取图8A所示的各要素中的导电路径26C以及基板上布线12C来表示的俯视图。
本发明的第四实施方式的半导体装置20具有相互施加相同的电位的电源电压VDD的4个电源端子23Pa、23Pb、23Pc、23Pd。电源端子23Pa、23Pb、23Pc、23Pd分别配置于半导体装置20的各角部的附近。半导体装置20具有将电源端子23Pa、23Pb、23Pc、23Pd相互连接的导电路径26C。导电路径26C包含线22以及形成于半导体芯片21内的芯片内布线(未图示)而构成。
布线基板10具有连接电源端子23Pa的连接盘11Pa、连接电源端子23Pb的连接盘11Pb、连接电源端子23Pc的连接盘11Pc以及连接电源端子23Pd的连接盘11Pd。布线基板10具有从连接盘11Pa经由半导体装置20的安装区域30的内侧到达其它的连接盘11Pb、11Pc、11Pd的基板上布线12C。像这样，通过利用基板上布线12C将连接盘11Pa、11Pb、11Pc、11Pd相互连接，能够向半导体装置20的电源端子23Pa、23Pb、23Pc、23Pd分别供给具有相同的电位的电源电压VDD。
基板上布线12C的经由安装区域30的内侧的部分沿着形成于半导体装置20的导电路径26C配置。更具体而言，基板上布线12C的经由安装区域30的内侧的部分配置于导电路径26C的正下方，以与导电路径26C重叠。
根据本发明的第四实施方式的电子设备1C，能够使由形成于半导体装置20的导电路径26C、和形成于布线基板10的基板上布线12C构成的导电环40的内侧区域的面积几乎为零。由此，贯穿导电环40的内侧的磁通几乎为零，能够进一步提高针对电磁噪声的耐性。
[第五实施方式]
图9A是表示本发明的第五实施方式的电子设备1D的结构的一个例子的俯视图。在图9A中一并示有半导体装置20的内部结构、形成于半导体装置20的导电路径26以及形成于布线基板10的布线图案。图9B是表示形成于布线基板10的安装半导体装置20的第一面S1的布线图案的一个例子的俯视图。图9C是表示形成于布线基板10的与第一面S1相反侧的第二面S2的布线图案的一个例子的俯视图。图9D是沿着图9A中的9D－9D线的剖视图。
半导体装置20除了电源端子23Pa以及23Pb以外，还具有接地端子23Ga、23Gb以及多个信号端子23S。
在布线基板10的第一面S1，除了分别连接电源端子23Pa以及23Pb的连接盘11Pa和11Pb以外，还设置有分别连接接地端子23Ga和23Gb的连接盘11Ga以及和11Gb、以及分别连接信号端子23S的多个连接盘11S。另外，在布线基板10的第一面S1，设置有与连接盘11S分别连接的多个信号布线12s。
在布线基板10的第二面S2设置有电源布线12p。信号布线12s以及电源布线12p分别是构成基板上布线12的布线。电源布线12p经由贯通孔13Pa与设置于布线基板10的第一面S1的连接盘11Pa连接。另外，电源布线12p经由贯通孔13Pb，与设置于布线基板10的第一面S1的连接盘11Pb连接。电源布线12p从连接盘11Pa经由安装区域30的内侧到达连接盘11Pb。像这样，通过利用电源布线12p将连接盘11Pa以及11Pb相互连接，能够向半导体装置20的电源端子23Pa以及23Pb分别供给具有相同的电位的电源电压VDD。
在布线基板10的第二面S2设置有隔着间隙15相互分离的导体图案14a、14b。布线基板10的第二面S2的包括安装区域30在内的区域的大部分(例如70％以上)被导体图案14a、14b覆盖。对导体图案14a以及14b施加接地电位。导体图案14a经由贯通孔13Ga与设置于布线基板10的第一面S1的连接盘11Ga连接。导体图案14b经由贯通孔13Gb，与设置于布线基板10的第一面S1的连接盘11Gb连接。将导体图案14a和导体图案14b隔开的间隙15经由安装区域30的内侧延伸。电源布线12p配置于间隙15。
电源布线12p的经由安装区域30的内侧的部分沿着形成于半导体装置20的导电路径26配置。更具体而言，电源布线12p的经由安装区域30的内侧的部分配置于导电路径26的正下方以与导电路径26重叠。
根据本发明的第五实施方式的电子设备1D，能够使由形成于半导体装置20的导电路径26和形成于布线基板10的电源布线12p构成的导电环的内侧区域的面积几乎为零。由此，贯穿导电环的内侧的磁通几乎为零，而能够提高针对电磁噪声的耐性。
另外，布线基板10的第二面S2的包括安装区域30在内的区域的大部分被施加接地电位的导体图案14a以及14b覆盖。由于被施加接地电位的导体图案14a以及14b作为针对电磁噪声的屏障发挥作用，所以通过利用导体图案14a以及14b覆盖布线基板10的第二面S2中的包括安装区域30在内的区域的大部分，能够进一步提高针对电磁噪声的耐性。
另外，半导体装置20的接地端子23Ga经由贯通孔13Ga与配置于其正下方的导体图案14a连接，半导体装置20的接地端子23Gb经由贯通孔13Gb与配置于其正下方的导体图案14b连接。由此，能够通过最短路径将接地端子23Ga以及23Gb连接于接地电位。
此外，也可以接地端子23Ga以及23Gb双方与共用的导体图案14a(或者导体图案14b)连接。由此，能够进一步提高针对电磁噪声的耐性。
[第六实施方式]
图10A是表示本发明的第六实施方式的电子设备1E的结构的一个例子的俯视图。在图10A中一并示有半导体装置20的内部结构、形成于半导体装置20的导电路径26以及形成于布线基板10的布线图案。图10B是表示形成于布线基板10的安装半导体装置20的第一面S1的布线图案的一个例子的俯视图。图10C是表示形成于布线基板10的与第一面S1相反侧的第二面S2的布线图案的一个例子的俯视图。图10D是沿着图10A中的10D－10D线的剖视图。
半导体装置20除了电源端子23Pa以及23Pb以外，具有接地端子23Ga、23Gb以及多个信号端子23S。
在布线基板10的第一面S1，设置有分别连接电源端子23Pa和23Pb的连接盘11Pa和11Pb、以及分别连接信号端子23S的多个连接盘11S。另外，在布线基板10的第一面S1，设置有与连接盘11S分别连接的多个信号布线12s。另外，在布线基板10的第一面S1，设置有与连接盘11Pa以及11Pb连接的电源布线12p。电源布线12p从连接盘11Pa经由安装区域30的内侧到达连接盘11Pb。像这样，通过利用电源布线12p将连接盘11Pa以及11Pb相互连接，能够对半导体装置20的电源端子23Pa以及23Pb分别供给具有相同的电位的电源电压VDD。信号布线12s以及电源布线12p分别是构成基板上布线12的布线。
另外，在布线基板10的第一面S1设置有分别连接接地端子23Ga以及23Gb的导体图案14a以及14b。导体图案14a以及14b隔着间隙15相互分离。导体区域14a以及14b在半导体装置20的安装区域30的内外延伸，在布线基板10的第一面S1，安装区域30的大部分(例如70％以上)被导体图案14a、14b覆盖。对导体图案14a以及14b施加接地电位。将导体图案14a和导体图案14b隔开的间隙15经由安装区域30的内侧延伸。电源布线12p配置于间隙15。
在布线基板10的第二面S2设置有导体图案16。布线基板10的第二面S2的包括安装区域30在内的区域的大部分(例如70％以上)被导体图案16覆盖。导体图案16在半导体装置20的安装区域30，配置为与将导体图案14a和导体图案14b隔开的间隙15重叠。对导体图案16施加接地电位。
电源布线12p的经由安装区域30的内侧的部分沿着形成于半导体装置20的导电路径26配置。更具体而言，电源布线12p的经由安装区域30的内侧的部分配置于导电路径26的正下方，以与导电路径26重叠。
根据本发明的第六实施方式的电子设备1E，能够使由形成于半导体装置20的导电路径26和形成于布线基板10的电源布线12p构成的导电环的内侧区域的面积几乎为零。由此，贯穿导电环的内侧的磁通几乎为零，而能够提高针对电磁噪声的耐性。
另外，在布线基板10的第一面S1，安装区域30的大部分被施加接地电位的导体图案14a以及14b覆盖。由于施加接地电位的导体图案14a以及14b作为针对电磁噪声的屏障发挥作用，所以通过在布线基板10的第一面S1，利用导体图案14a以及14b覆盖安装区域30的大部分，能够进一步提高针对电磁噪声的耐性。在这里，通过将导体图案14a和导体图案14b相互隔开的间隙15配置于安装区域30的内侧，存在屏蔽效果减退的可能。然而，由于在布线基板10的第二面S2，在与间隙15重叠的位置设置有导体图案16，所以能够抑制因间隙15被配置于安装区域30的内侧引起的屏蔽效果的减退。
附图标记说明
1、1A、1B、1C、1D、1E、1X…电子设备；10…布线基板；11、11Ga、11Gb、11Pa、11Pb、11Pc、11Pc、11S…连接盘；12、12A、12B、12C、12X…基板上布线；12p…电源布线；12s…信号布线；14a、14b、16…导体图案；15…间隙；20…半导体装置；21…半导体芯片；22…线；23…端子；23Ga、23Gb…接地端子；23Pa、23Pb、23Pc、23Pd…电源端子；23S…信号端子；26、26B、26C…导电路径；30…安装区域；40、40X…导电环。

Claims (11)

1.一种电子设备，包括半导体装置以及布线基板，上述半导体装置具有相互被施加相同电位的电压的多个端子，上述布线基板具有供上述半导体装置安装的安装区域，
上述布线基板具有基板上布线，上述基板上布线从连接上述多个端子中的一个端子的连接部经由上述安装区域的内侧到达连接上述多个端子中的另一端子的连接部。
2.根据权利要求1所述的电子设备，其中，
上述半导体装置具有将上述多个端子相互连接的导电路径，
上述基板上布线的经由上述安装区域的内侧的部分沿着上述导电路径配置。
3.根据权利要求2所述的电子设备，其中，
上述基板上布线具有与上述导电路径重叠的部分。
4.根据权利要求2或3所述的电子设备，其中，
上述半导体装置包括半导体芯片、以及将上述半导体芯片与上述多个端子中的各个端子连接的多条线，
上述导电路径包含上述线以及形成于上述半导体芯片的内部的芯片内布线而构成。
5.根据权利要求2～4中任一项所述的电子设备，其中，
被上述基板上布线以及上述导电路径围起的区域的面积为上述安装区域的面积的一半以下。
6.根据权利要求1～5中任一项所述的电子设备，其中，
上述布线基板还包括多个导体图案，上述多个导体图案在包括上述安装区域的区域中隔着间隙相互分离而设置，
上述基板上布线配置于上述间隙。
7.根据权利要求6所述的电子设备，其中，
上述多个端子中的一个端子与上述多个导体图案中的一个导体图案连接，上述多个端子中的另一个端子与上述多个导体图案中的另一个导体图案连接。
8.根据权利要求6所述的电子设备，其中，
上述多个端子中的各个端子与上述多个导体图案中的一个导体图案连接。
9.根据权利要求1～5中任一项所述的电子设备，其中，
上述布线基板包含：
第一导体图案，设置于第一面；
第二导电图案，在上述第一面上与上述第一导体图案隔着间隙设置；以及
第三导体图案，在与上述第一面相反侧的第二面被设置为具有与上述间隙重叠的部分，
上述基板上布线配置于上述间隙。
10.一种布线基板，具有：
安装区域，用于安装半导体装置，该半导体装置具有相互被施加相同电位的电压的多个端子；以及
基板上布线，从连接上述多个端子中的一个端子的连接部经由上述安装区域的内侧到达连接上述多个端子中的另一端子的连接部。
11.根据权利要求10所述的布线基板，其中，
还包括多个导体图案，上述多个导体图案在包括上述安装区域的区域中隔着间隙相互分离而设置，
上述基板上布线配置于上述间隙。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7217565B1 (ja) 2022-10-28 2023-02-03 ナミックス株式会社 樹脂組成物、接着剤、封止材、硬化物、半導体装置及び電子部品

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020145180A1 (en) * 2001-04-06 2002-10-10 Makoto Terui Semiconductor apparatus with decoupling capacitor
US20030080353A1 (en) * 2001-10-18 2003-05-01 Motoo Suwa Semiconductor device and an electronic device
JP2006278449A (ja) * 2005-03-28 2006-10-12 Seiko Epson Corp 半導体装置
JP2008311554A (ja) * 2007-06-18 2008-12-25 Alps Electric Co Ltd 半導体モジュールの製造方法及び半導体モジュール
CN103517550A (zh) * 2012-06-20 2014-01-15 佳能株式会社 印刷电路板和印刷布线板
CN203661402U (zh) * 2012-10-30 2014-06-18 飞思卡尔半导体公司 印刷电路板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3513333B2 (ja) * 1995-09-29 2004-03-31 キヤノン株式会社 多層プリント配線板およびそれを実装する電子機器
JP2001135898A (ja) 1999-11-02 2001-05-18 Canon Inc プリント配線板
JP3745176B2 (ja) 1999-11-10 2006-02-15 キヤノン株式会社 プリント配線板
JP5084153B2 (ja) 2005-08-15 2012-11-28 キヤノン株式会社 プリント基板
US8063480B2 (en) * 2006-02-28 2011-11-22 Canon Kabushiki Kaisha Printed board and semiconductor integrated circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020145180A1 (en) * 2001-04-06 2002-10-10 Makoto Terui Semiconductor apparatus with decoupling capacitor
US20030080353A1 (en) * 2001-10-18 2003-05-01 Motoo Suwa Semiconductor device and an electronic device
JP2006278449A (ja) * 2005-03-28 2006-10-12 Seiko Epson Corp 半導体装置
JP2008311554A (ja) * 2007-06-18 2008-12-25 Alps Electric Co Ltd 半導体モジュールの製造方法及び半導体モジュール
CN103517550A (zh) * 2012-06-20 2014-01-15 佳能株式会社 印刷电路板和印刷布线板
CN203661402U (zh) * 2012-10-30 2014-06-18 飞思卡尔半导体公司 印刷电路板

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